KR101160185B1 - 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법 - Google Patents

차폐전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법 Download PDF

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Abstract

본 발명은 수직형 반도체 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조방법에 관한 것으로서, 보다 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위하여 차폐전극을 사이에 두고 반도체 기판 상에 수직 방향을 따라 3차원으로 반도체 메모리 셀 스트링을 구현한 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링과 이를 이용한 메모리 어레이 및 그 제조 방법에 관한 것이다.

Description

차폐전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법{3D VERTICAL TYPE MEMORY CELL STRING WITH SHIELD ELECTRODE, MEMORY ARRAY USING THE SAME AND FABRICATION METHOD THEREOF}
본 발명은 수직형 반도체 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조방법에 관한 것으로서, 보다 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위하여 반도체 기판 상에 수직 방향을 따라 3차원으로 반도체 메모리 셀 스트링을 구현하되 셀 스트링에서 발생하는 간섭을 줄이기 위해 차폐전극(shield electrode)을 갖도록 한 3차원 수직형 메모리 셀 스트링과 이를 이용한 메모리 어레이 및 그 제조 방법에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있어 지속적인 성장이 가능할 것으로 예상되고 있다.
낸드(NAND) 플래시 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 그런데 낸드 플래시 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 그러나 기존의 도전성 플로팅 게이트를 갖는 평탄 채널 구조의 낸드 플래시 소자는 짧은채널효과가 크게 문제되어 더 이상 게이트 길이를 줄일 수 없는 한계에 직면했다. 또한 다중 레벨(multi-level) 셀의 요구가 증가되고 있는데, 소자의 축소화에 따른 짧은채널효과는 다중 레벨 셀을 구현에 있어 문턱전압 산포를 크게 하기 때문에 사용이 아주 제한적이거나 불가능할 수 있다. 게이트 길이가 50 nm 이하인 기술은 높은 가격의 장비나 공정을 필요로 하므로 제조 단가가 증가하는 문제점도 있다. 향후 계속해서 게이트 길이가 줄어들어야 집적도를 향상시킬 수 있는데, 이러한 상황을 대처할 수 있는 대안이 고려되어야 하는 실정이다.
셀 소자의 집적도를 높이기 위하여 기존의 플로팅 게이트를 갖는 메모리 셀 대신 질화막과 같은 절연성 저장노드를 사용하는 SONOS 계열의 플래시 메모리 셀이 고려되고 있다. 또한, 나노 dot 또는 나노 crystal을 전하 저장노드로 사용하는 NFGM(Nano-Floating Gate Memory) 셀이 고려되고 있다. 기존의 평탄 채널 구조에 질화막이나 나노 dot과 같은 전하 저장노드를 사용하여 메모리 셀을 구현할 경우, 기존의 도전성 폴리 실리콘의 플로팅 게이트를 사용한 경우에 비해 축소화 특성이 개선된다. 그러나 이러한 개선된 전하 저장노드를 사용하더라도 40 nm 급 또는 그 이하의 게이트 길이에 대해서는 짧은채널효과에 의해 특성이 크게 저하되어 축소화가 불가능한 한계에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 또는 그 이하로 줄일 경우 발생하는 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄 채널 구조에서 비대칭 소스/드레인 구조를 갖는 SONOS 혹은 TANOS(TaN-AlO-SiN-Oxide-Si) 셀 소자(K. T. Park et al., A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 셀 소자의 게이트를 중심으로 한쪽은 소스/드레인에 해당하는 불순물 도핑 영역이 있으나, 다른 쪽에는 소스/드레인을 위한 불순물 도핑 영역이 없는 구조이다. 이는 불순물 도핑 대신 이웃 제어전극으로부터의 프린징(fringing) 전계로 형성되는 반전층(inversion layer)으로 가상 소스/드레인을 형성하도록 함으로써 짧은채널효과를 억제하는 구조이다. 비록 기존의 불순물 도핑으로 양측 소스/드레인을 형성하는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 양측 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널 길이에서 여전히 짧은채널효과를 보이며, 궁극적으로 평탄 채널 구조가 갖는 축소화 한계에 직면하게 된다.
기존의 평탄 채널 구조에서 발생하는 짧은채널효과를 줄이기 위해 채널을 함몰시키고 저장노드로 도전성 플로팅 게이트를 적용한 플래시 소자구조(S.-P. Sim et al., Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate - A scaling direction for 65 nm and beyond, in Technical Digest of Symposium on VLSI Technology, p. 22, 2006)가 삼성전자에 의해 발표되었다. 이에 의하더라도 집적도 향상을 위해선 함몰영역의 폭은 축소되어야 하고, 이럴 경우 소자의 불균일성이 증가하게 되는 문제점이 있다.
제조 단가를 줄이면서 집적도를 높일 수 있는 방법은 셀 소자나 셀 스트링을 수직으로 형성하는 방법이 있다. 미국 특허(등록번호: 5739567, 명칭: Highly compact memory device with nonvolatile vertical transistor memory cell)에서는 트렌치를 형성하고 터널링 절연막, 플로팅 게이트, 블로킹 절연막 및 제어전극을 트렌치 내에 순차적으로 형성하여 구현하였다. 소스는 트렌치의 바닥 근처 반도체 영역에, 그리고 드레인은 트렌치의 상부 근처 반도체 영역에 각각 형성하였다. 이 구조에서는 수직형 셀 소자가 1개만 형성되어 실질적으로 메모리 용량을 높일 수 없으며, 구조적인 문제로 인해 여러 개의 셀 소자들을 수직으로 형성할 수 없다.
최근 발표된 논문(Y. Fukuzumi et al., Optimal integration and characteristics of vertical array devices for ultra-high density, bit-cost scalable flash memory, IEDM Tech. Dig., pp. 449-452, 2007)에서는 상기 미국 특허가 갖는 문제점을 해결하기 위해 수직으로 여러 개의 셀들과 두 개의 스위치 소자들을 배치하고 있다. 이에 의하면, 집적도는 높일 수 있으나, 쓰기 시간이 다소 느리고, 특히 지우기 시간이 느린 단점이 있다. 또한, 유지시간(retention) 특성이 나쁘다. 제조공정에 있어서 수직으로 적층되는 여러 층의 제어전극들 사이에 전기적 절연을 위해 절연층을 형성한다. 이 경우 하나의 스트링을 형성하기 위해 원 모양의 비아홀(via hole)을 형성할 때, 폴리실리콘으로 구성되는 제어전극과 실리콘 산화막으로 구성되는 절연층을 번갈아 가면서 계속 식각해야 하는데, 이는 공정적으로 매우 어렵고 많은 시간을 소요할 수 있다. 또한 튜브(tube) 형태의 바디를 수직으로 형성할 때 바닥이 반도체 영역과 전기적으로 연결되도록 하기 위해서 비아홀의 수직 측벽에 형성된 게이트 절연막 또는 블로킹 절연막은 남기고 비아홀 바닥에 있는 것만 식각해야 한다. 이때 측벽의 절연막이 손상을 입을 수 있고, 이는 메모리 셀 특성의 저하로, 결국 수율이 저하될 수 있다. 비아홀의 바닥에 형성되는 소스 영역을 비아홀의 상부 표면으로부터 전기적인 콘택을 하고 배선을 하려면 큰 단차를 극복해야 함은 물론이고 추가의 마스크를 필요로 할 수 있다. 요컨대 공정적 측면에서 많은 어려움이 있다.
상기와 같은 기존 소자들의 문제점을 해결하기 위하여, 본 발명자에 의하여 새로운 구조의 고집적/고성능 플래시 메모리 소자를 개발하여 한국 특허출원 제10-2009-0038652호(고집적 수직형 반도체 메모리 셀 스트링, 셀 스트링 어레이 및 그 제조 방법)로 한 바 있다. 이에 의하면, 수직으로 형성된 셀 스트링에서 전기적으로 절연된 다층의 제어전극 스택을 공유하도록 형성함으로써, 집적도를 크게 개선한 점이 있으나, 동작에 있어서 셀 스트링을 구성하는 바디에서의 cross-talk이 문제가 되며, 특히, 리드 동작시 인접한 스택구조에 형성된 반도체 바디 사이에 전기적인 간섭(interference)이 생겨 셀 특성의 산포를 크게 하는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점들을 해결하기 위하여 창안된 것으로, 고집적이 가능하면서도 셀 스트링에서 바디 사이의 간섭(cross-talk 또는 interference)를 제거하기 위해 차폐전극(shield electrode)을 셀 스택 사이에 위치시킨 3차원 수직형 메모리 셀 스트링과 이를 이용한 메모리 어레이 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링은 반도체 기판 상에 하나 이상의 트렌치로 일정거리 이격되며 수직방향으로 절연막과 도전성 물질층이 교대로 반복 적층되어 형성된 두 개 이상의 전극스택들; 상기 각 전극스택의 상부 및 측벽, 상기 기판의 이격 공간 상에 형성된 전하저장층을 포함한 게이트 절연막 스택; 상기 게이트 절연막 스택 상에 형성된 반도체 바디; 상기 반도체 바디의 측벽 상에 상기 각 트렌치 마다 양측으로 수직하게 2개씩 형성된 분리절연막들; 및 상기 각 트렌치 마다 상기 분리절연막들 사이를 채우며 수직하게 형성된 차폐전극을 포함하여 구성되되, 상기 반도체 기판에 상기 각 트렌치의 바닥을 따라 매몰전극이 더 형성된 것을 특징으로 한다.
또한, 본 발명에 의한 메모리 어레이는 2개 이상의 상기 수직형 메모리 셀 스트링들이 상기 각 트렌치 방향으로 일정 간격 이격되며 형성된 것을 특징으로 한다.
그리고, 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링의 제조방법은 반도체 기판에 희생 반도체층과 전극용 반도체층을 교대로 n번 적층한 후 하드 마스크 물질층을 증착하는 제 1 단계; 상기 하드 마스크 물질층을 패터닝하고 이를 기초로 상기 n번 적층된 희생 반도체층과 전극용 반도체층을 식각하여 상기 반도체 기판이 노출되도록 하나 이상의 트렌치를 형성하는 제 2 단계; 상기 각 트렌치에 의해 노출된 희생 반도체층을 선택적으로 식각하고 식각된 부위에 절연막으로 채워 두 개 이상의 전극스택들을 형성하는 제 3 단계; 상기 각 전극스택을 둘러싸며 상기 각 트렌치 상에 전하저장층을 포함한 게이트 절연막 스택을 형성하는 제 4 단계; 상기 게이트 절연막 스택 상에 일정 두께로 반도체층을 증착하고 패터닝하여 반도체 바디를 형성하는 제 5 단계; 상기 각 트렌치를 채우며 상기 반도체 기판 전면에 분리 절연막을 형성하는 제 6 단계; 및 상기 반도체 기판 전면에 도전성 물질을 증착하고 식각하여 상기 분리 절연막 측벽 사이에 차폐전극을 형성하는 제 7 단계를 포함하여 구성되되, 상기 제 1 단계 이전에 상기 반도체 기판 상에 절연막을 증착하고 식각하여 상기 각 전극스택들의 컨택이 형성될 부위에 절연막 마스크를 형성하는 단계; 및 상기 절연막 마스크를 이용하여 상기 각 전극스택이 형성될 상기 반도체 기판의 해당 영역을 언더 컷(under cut) 형태로 식각하는 단계를 더 진행하는 것을 특징으로 한다.
상기와 같은 구성에 의하여, 본 발명에 따른 수직형 메모리 셀 스트링은 전극스택 사이 마다 차폐전극을 형성함으로써, 각 트렌치 양쪽의 반도체 바디 사이에 발생하는 전기적인 간섭을 완전히 제거할 수 있어 이웃하는 셀 스택 사이에 형성되는 트렌치의 폭을 줄여 집적도를 크게 향상시키는 효과가 있다.
또한, 본 발명에 따른 셀 스트링이나 셀 어레이에서 이웃하는 셀 스택 사이의 트렌치에 형성된 차페전극을 플로팅으로 두거나 아니면 양 또는 음의 전압을 인가하여, 하나의 트렌치에 인접한 셀 소자들이 특성을 제어하거나 또는 셀 특성 분포를 줄일 수 있는 효과가 있다.
한편, 본 발명에 따른 수직형 메모리 셀 스트링 제조방법은 각 전극스택을 둘러싸며 게이트 절연막 스택 및 반도체 바디를 형성 후 각 트렌치에 분리 절연막 을 형성하고 차폐전극을 채우는 형태로 형성함으로써, 별도 마스크 없이 구현할 수 있는 효과가 있다.
도 1은 본 발명에 따른 셀 스트링을 이용한 메모리 어레이의 일부에 대한 평면도로, 내부 구조를 보이기 위해 x, y 평면에서 수직인 z축 방향으로 형성된 3차원 스택 구조에서 최상단 도전성 물질층을 수평으로 절단한 단면도이다.
도 2a 및 도 2b는 도 1의 B 부분에 해당하는 사시도로, 각각 트렌치 방향으로 이격되며 형성된 셀 스트링에 있어 게이트 절연막 스택이 식각된 경우와 남아있는 경우를 보여준다. 각 도면에서 일례로 하나의 셀 스택에는 스위치 소자와 셀 소자를 포함하여 8개가 형성되어 있다.
도 3은 도 2a와 유사한 사시도이나, 게이트 절연막 스택 중 제 1 절연막/전하저장층은 각 전극간 절연막이 제 2 절연막과 접하도록 제거된 것을 보여준다.
도 4는 도 2a와 유사한 사시도이나, 메모리 셀들 및 제 1, 제 2 선택 트랜지스터의 각 양측 소스/드레인이 반도체 바디에 도핑층으로 형성된 것을 보여준다.
도 5는 도 2a와 유사한 사시도이나, 반도체 기판에 트렌치의 바닥을 따라 매몰전극이 형성된 것을 보여준다.
도 6은 도 2a와 유사한 사시도이나, 각 전극스택의 최하단 절연막 및 트렌치의 바닥과 반도체 기판 사이에는 매몰 절연막이 형성된 것을 보여준다.
도 7a 내지 도 8b는 각각 본 발명에 따른 셀 스트링 구조의 일 단면을 보여주는 단면도로, 이를 이용한 플래시 메모리 어레이에서 셀의 동작을 보여주기 위한 전원 인가 심벌이 예시적으로 도시되어 있다.
도 9는 본 발명에 따른 셀 스트링 구조의 다양한 실시예를 보여주기 위한 주요부 단면도이다.
도 10은 본 발명에 따른 셀 스트링을 이용한 메모리 어레이의 일 예시도로, (a)는 수직으로 형성된 스택 구조에서 최상단 도전성 물질층을 수평으로 절단한 단면도이고, (b)는 (a)에서 전극스택의 길이방향인 XX'선을 따라 수직하게 절단한 단면도이다. 도 10(b)에서 일례로 6층의 도전층(제 1, 2 전극 및 제어전극)이 보여진다.
도 11는 본 발명에 따른 셀 스트링 또는 메모리 어레이와 이를 구동하기 위한 MOS 소자를 주변회로로 같이 집적할 수 있음을 보여주는 예시도로, (a)는 일 레이아웃(평면도)이고, (b)는 (a)에서 전극스택의 길이방향인 XX'선을 따라 수직하게 절단한 단면도이다.
도 12a 내지 도 12c는 본 발명에 따른 메모리 어레이의 구조, 컨택 및 배선의 구체적인 일 예들을 보여주기 위한 레이아웃(평면도)이다.
도 13a 내지 도 13f는 본 발명에 따른 셀 스트링 또는 이를 이용한 메모리 어레이의 제조 공정을 보여주는 공정 사시도이다.
도 14a 및 도 14b는 본 발명에 따른 셀 스트링 또는 이를 이용한 메모리 어레이의 제조 공정 중 각 전극의 컨택(contact)을 전극스택의 상부 일측에서 함께 형성할 수 있도록 반도체 기판에 절연막으로 패터닝하고 식각한 후 희생 반도체층과 전극용 반도체층을 번갈아 에피층으로 성장하는 일 예를 보여주는 공정 단면도이다.
도 15a 및 도 15b는 반도체 기판의 식각공정에서 식각된 반도체 기판의 가장자리 식각 프로파일의 다른 예를 보여주는 공정 단면도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도 1은 본 발명에 따른 셀 스트링을 이용한 메모리 어레이의 일부에 대한 평면도로, 내부 구조를 보이기 위해 수직으로 형성된 스택 구조에서 최상단 도전성 물질층을 수평으로 절단한 단면도이다.
도 1에서 이점쇄선으로 표시된 영역(A)은 셀 스택 구조에서 하나의 셀이 점유하는 면적을 표시한 것이고, 일점쇄선으로 표시된 영역(B)은 후술되는 각 실시예들의 구조를 설명하기 위해 2 x 3 의 셀 스택들로 구성된 메모리 어레이의 일부를 나타낸 것이고, 점선으로 표시된 영역(C)은 6 x 1의 셀 스텍들로 구성된 하나의 수직형 셀 스트링의 일부를 나타낸 것이고, 우측 상단에 표시된 'F'는 주어진 기술에서의 최소 선폭을 나타낸 것이다.
본 명세서에서 사용되는 "셀 스택"은 후술할 전극스택, 상기 전극스택의 일 측벽 상의 게이트 절연막 스택 및 반도체 바디에 형성되는 메모리 셀 소자들의 수직 적층 구조를 말하고, "셀 스트링"은 도 1에서 영역 C와 같이 x 방향으로 셀 스택들이 하나의 반도체 바디로 연결된 것을 말하고, "셀 스트링을 이용한 메모리 어레이"는 도 1과 같이 셀 스트링(예컨대, 영역 C)가 y 방향으로 일정 간격 형성된 것을 말한다.
이하에서는 본 발명에 따른 실시예를 크게 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링, 상기 셀 스트링을 이용한 메모리 어레이 및 상기 셀 스트링의 제조방법으로 나누어 설명한다.
[셀 스트링의 구조에 관한 실시예]
우선, 본 발명에 따른 메모리 셀 스트링의 구조는 기본적으로, 도 1의 C 영역 및 도 2 내지 도 6에서 y 방향과 수직한 단면에 공통으로 도시된 바와 같이, 반도체 기판(1) 상에 하나 이상의 트렌치를 이루도록 수평방향(예컨대, x 방향)으로 일정거리 이격되며, 수직방향(예컨대, x 방향 및 y 방향에 각각 수직한 방향)으로 절연막(7, 9)과 도전성 물질층(8, 10, 11)이 교대로 n번 반복 적층되어(도 2 내지 도 6에서는 일례로 8번 반복 적층됨) 형성된 두 개 이상의 전극스택들; 상기 각 전극스택의 상부 및 측벽, 상기 기판의 이격 공간 상에 형성된(즉, 상기 두 개 이상의 전극스택들 사이 각 트렌치를 감싸며 형성된) 전하저장층을 포함한 게이트 절연막 스택(2, 3, 4); 상기 게이트 절연막 스택 상에 형성된 반도체 바디(5); 및 상기 각 트렌치 마다 상기 반도체 바디(5) 상에 분리절연막(6)을 사이에 두고 형성된 차폐전극(27)을 포함하여 구성된다.
여기서, 반도체 바디, 게이트 절연막 스택 및 전극스택의 임의 도전성 물질층은 수직 채널을 갖는 하나의 셀 소자를 구성하게 되어, 결과적으로 다수 개의 셀 소자들이 전극스택의 일 측면을 따라 수직으로 적층되어 셀 스택을 형성하게 된다.
그리고, 각 전극스택의 측벽을 따라 형성된 셀 스택들은 x 방향으로 각 트렌치마다 마주보는 반도체 바디(5)의 전기적 cross-talk을 없애도록 차폐전극(27)이 형성된 셀 스트링을 구성하게 된다.
이때, 각 전극스택의 모든 도전성 물질층을 메모리 셀의 게이트로 할 수 있으나, 각 셀의 독립적인 접근성을 쉽게 하기 위해 최하단 도전성 물질층(8) 및 최상단 도전성 물질층(11)은, 각각 전극스택 상부의 반도체 바디와 컨택으로 연결된 라인(예컨대, 비트라인 또는 접지라인)을 선택하기 위한 제 1 및 제 2 선택 트랜지스터(스위치 소자)의 게이트로 하고, 그 사이에 있는 나머지 도전성 물질층들이 메모리 셀들의 각 게이트로 사용될 수 있다.
본 실시예에 따른 셀 스트링 구조는 상기 기본 구조를 따르며 다양하게 구체화 될 수 있는데, 그 일부 예들을 첨부된 도면을 참조하며 설명한다.
우선, 도 2a 및 도 2b와 같이, 본 실시예에 따른 셀 스트링은 x 방향으로 형성된 두 개 이상의 전극스택들을 게이트 절연막 스택(2, 3, 4) 및 반도체 바디(5)가 감싸는 구조로 구현된다.
그리고, 메모리 셀 소자들 및 셀 스택의 하단 및 상단에 있는 제 1, 제 2 선택 트랜지스터는 반도체 바디(5)에 이웃 게이트의 프린징 전계(fringing field)로 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 연결되며, 메모리 셀 소자들과 연결된 제 1, 제 2 선택 트랜지스터의 각 부분의 반대측(이는 메모리 셀 소자와 연결되지 않은 부분으로, 제 1 선택 트랜지스터는 하측, 제 2 선택 트랜지스터는 상측에 각각 해당함)에 위치한 반도체 바디(5)에는 불순물 도핑층으로 소스/드레인이 형성될 수 있다. 즉, 메모리 셀 소자들 및 제 1, 제 2 선택 트랜지스터 사이에 위치한 반도체 바디(5)에는 이웃 게이트의 프린징 전계로 가상(virtual) 소스/드레인이 형성될 수 있어, 통상과 같은 도핑층이 형성되어 있지 않을 수 있고, 제 1 선택 트랜지스터의 하측 및 제 2 선택 트랜지스터의 상측에 위치한 반도체 바디(5)에만 불순물 도핑층이 형성되어 있을 수 있다.
나아가, 반도체 바디(5)의 저항을 줄이기 위해, 도 5와 같이, 반도체 기판(1)에 각 트렌치의 바닥을 따라 매몰전극(14)을 더 형성하여 전압을 인가할 수 있도록 구성할 수 있다.
물론, 각 전극스택에서 절연막(7, 9, 12)의 두께가 너무 두껍거나 셀 사이 반도체 바디(5) 영역의 저항이 클 경우에는, 도 4와 같이, 메모리 셀 소자들은 물론 제 1, 2 선택 트랜지스터의 각 소스/드레인을 반도체 바디(5)에 불순물 도핑층(13)으로 형성하여 저항을 줄일 수 있도록 할 수 있다.
그리고, 도 6과 같이, 각 전극스택의 최하단 절연막(7) 및 각 트렌치의 바닥과 반도체 기판(1) 사이에는 매몰 절연막(15)을 더 형성하여, 발생할 수 있는 누설 전류를 막을 수 있도록 할 수 있다.
한편, 상기와 같은 각 셀 스트링 구조에서 게이트 절연막 스택은 전하저장층을 포함한 2개 이상의 절연막층들로 구성될 수 있는데, 바람직하게는 각 전극스택으로부터 제 1 절연막(2)/전하저장층(3)/제 2 절연막(4) 순으로 형성될 수 있다.
여기서, 전하저장층(3)은 전하 저장노드의 역할을 하므로, 채널 또는 게이트로 주입된 전자 또는 정공을 저장할 수 있는 것이면 어떤 물질도 가능하나, 전하를 보유할 수 있는 트랩(trap)이 많은 질화물(nitride)이 바람직하고, 제 1 절연막(2) 및 제 2 절연막(4)은 산화막으로 각각 블로킹 산화막과 터널링 산화막으로 기능할 수 있다.
상기 게이트 절연막 스택은, 도 2b와 같이, 어레이 구성시 이웃 셀 스트링과 함께 공유될 수 있으나, 도 2a와 같이, 상기 제 1 절연막(2)/전하저장층(3)/제 2 절연막(4) 모두 또는 상기 게이트 절연막 스택 중 전하저장층(3)/제 2 절연막(4)이 반도체 바디(5)와 유사한 크기로 절단되도록 하여 전하저장층(3)에 저장된 전하가 이웃 셀 스트링의 셀로 퍼져 나감에 따른 셀 동작의 오류를 근본적으로 제거함이 바람직하다.
나아가, 전하저장층(3)에 저장된 전하가 동일한 셀 스트링에 연결된 상하 셀로 이동함에 따른 셀 동작의 오류도 근본적으로 제거하기 위하여, 도 3 및 도 4와 같이, 각 전극스택의 절연막(7, 9) 상에선 게이트 절연막 스택 중 제 1 절연막(2)/전하저장층(3)을 아예 제거하는 것이 바람직하나, 이를 위해서는 도 2의 구조에 비해 제조 공정의 순서를 바꾸며 일부 추가 공정이 필요로 한다.
도 3 및 도 4와 같이, 전하저장층(3)이 각 셀을 중심으로 상하, 좌우 절단되었을 경우에는, 전하저장층(3)을 도전성 물질로 형성하여 플로팅 게이트 구조를 가질 수도 있다.
기타, 전하저장층(3)에 저장된 전하가 동일한 셀 스트링 상의 상하 셀 간에 이동을 억제하기 위한 구성의 실시예가 도 7b, 도 8b 및 도 9의 (a), (b), (d)에 더 도시되어 있다.
도 9에서 (c)는 각 전극스택의 평평한 측벽에 게이트 절연막 스택을 형성한 것이나, (a), (b) 및 (d)는 모두 각 전극스택의 절연막을 도전성 물질층 보다 폭이 작도록 하여 도전성 물질층 사이 마다에 요홈을 형성하고, 상기 요홈을 따라 게이트 절연막 스택 중 적어도 제 1 절연막(2)/전하저장층(3)이 굽이치며 형성되도록 함으로써, 상하 셀 간에 전하 이동을 억제할 수 있음을 보여준다. 도 7b 및 도 8b에서도 마찬가지이다.
도 9의 (a) 및 (b)와 같이, 각 전극스택의 양측에 도전성 물질층을 돌출되도록 할 경우에는 그렇지 않은 도 9 (c)와 달리 게이트 절연막 스택에서 제 1 절연막(2)은 터널링 절연막으로, 제 2 절연막(4)은 블로킹 절연막으로 기능하도록 동작하는 것이 바람직하다.
이는 각 전극스택의 양측으로 돌출된 도전성 물질층의 모서리나 라운딩된 표면에 의하여 도전성 물질층 쪽이 반도체 바디(5)에 형성된 채널 쪽보다 전계가 집중되어, 도전성 물질층에서 전하저장층(3)으로의 전하 주입 또는 제거가 용이하기 때문이다.
상기 요홈을 따라, 도 9의 (a) 및 (b)와 같이, 반도체 바디(5)도 굽이치며 형성되도록 할 수 있으나, 도 9의 (d)와 같이, 상기 요홈은 게이트 절연막 스택으로 또는 게이트 절연막 스택과 별도의 절연막으로 채워져 측면이 평탄화된 다음 반도체 바디(5)가 형성되도록 하여, 셀과 셀 사이에서 반도체 바디(5)와 전하저장층(3) 사이에 원하지 않는 전하의 저장이나 제거를 억제할 수 있다.
도 9의 (b)는 각 전극스택의 양측으로 돌출된 도전성 물질층의 표면이 라운딩된 것만 보여주나, 여기에 도 9의 (d)와 같이, 게이트 절연막 스택으로 채워져 평탄화된 다음 반도체 바디(5)가 형성되도록 할 수 있다.
도 9의 (d)에서 도면부호 28은 별도의 절연막일 수 있으나, 게이트 절연막 스택의 일부인 제 2 절연막(4)과 동일한 것일 수 있다.
마지막으로, 도 2 내지 도 7과 같이, 각 전극스택의 최상단 도전성 물질층(11) 상에는 제 3 절연막(12)이 더 형성될 수 있으나, 도 8과 같이, 제 3 절연막(12) 없이 바로 게이트 절연막 스택(2, 3, 4)이 형성될 수 있다.
여기서, 제 3 절연막(12)이 더 형성될 경우에는, 도 5 및 도 7과 같이, 제 2 트랜지스터의 상측 소스/드레인은 반도체 바디를 컨택하기 위한 각 전극스택의 상부처럼 고농도의 불순물 도핑층으로 형성함이 바람직하다.
물론, 제 3 절연막(12)의 존재와 상관없이, 도 2 내지 도 8에 도시된 바와 같이, 각 전극스택의 상부와 그 부근에 형성된 반도체 바디(5)에 셀 스트링의 원할한 동작을 위해 불순물 농도를 높여 메모리 동작, 즉 쓰기(프로그램), 지우기(이레이즈) 및 읽기(리드) 동작을 원활하게 수행할 수 있도록 함이 바람직하다. 또한, 각 트렌치의 바닥 근처에 형성된 반도체 바디(5)에도 상기 메모리 동작이 원활하게 수행되도록 불순물 도핑 농도를 높이거나 전계를 이용하여 도전성을 높이는 것이 바람직하다.
기타, 상기 각 전극스택을 구성하는 도전성 물질층은 고농도의 불순물이 도핑된 반도체 물질(예컨대, 결정질 실리콘, 비정질 실리콘, 폴리 실리콘 등) 뿐만 아니라 금속일 수도 있다.
다음은, 도 7 및 도 8을 참조하며, 본 발명에 의한 셀 스트링의 동작에 대하여 간단히 설명한다.
먼저, 도 7a에서, 특정 셀(편의상, 두 번째 전극스택에서 파선으로 표시된 원 속에 있는 셀)을 프로그램하기 위해서는, 기존 방법과 같이 먼저 상기 특정 셀을 지나는 도전성 물질층(특정 셀의 제어전극)을 공유하는 모든 셀의 채널에 precharge를 수행한다. 이와 같은 precharge 단계는 상기 특정 셀의 제어전극을 통하여 공유되는 모든 셀에서 프로그램에 필요한 높은 전압이 인가될 때, 원치 않는 셀에 프로그램이 되는 것을 막기 위함이다.
이 이후에 설명하는 상기 특정 셀을 프로그램하는 방식은 일례에 해당하며 더 많은 조합이 가능할 수 있다. 편의상 도 7a에서 가운데 전극스택의 상부에 형성된 반도체 바디는 접지에 연결되고, 좌우에 형성된 전극스택의 상부에 형성된 반도체 바디는 비트라인(bit-line)에 연결된다고 가정한다. 상기와 같이 모든 셀이 precharge된 상태에서 모든 선택 트랜지스터(스위치 소자)를 off 시키다. 이 상태에서 가운데 전극스택의 하단에 위치한 제 1 선택 트랜지스터를 on 시키고, 우측 전극스택(가운데 전극스택의 우측에 있는 전극스택)의 상부에 있는 반도체 바디에 0 V나 특정전압을 인가하고 동시에 우측 전극스택에 있는 제 1 및 제 2 선택 트랜지스터를 on 시키며, 좌측 전극스택(가운데 전극스택의 좌측에 있는 전극스택)에 있는 제 1 및 제 2 선택 트랜지스터는 off 시킨다. 이 상태에서 상기 특정 셀의 제어전극에 프로그램 전압(VPGM)을 인가하고, 가운데 전극스택에 있는 나머지 셀들의 각 제어전극(도전성 물질층)에 패스 전압(VPASS)을 인가하게 되면, 상기 우측 전극스택의 상부에서 비트라인에 연결된 반도체 바디로부터 캐리어가 상기 특정 셀 소자의 바디에 공급되고, 프로그램 전압(VPGM)에 의하여 상기 특정 셀만 프로그램을 할 수 있다. 이때, 상기 특정 셀과 제어전극을 공유하는 반대편의 셀(도 7a에서 파선으로 표시된 네모 속에 있는 셀)은 인접한 좌측 전극스택에 있는 선택 트랜지스터가 모두 off되어 있으므로, precharge된 상태에서 플로팅되어 있어 프로그램되지 않게 된다.
한편, 상기 특정 셀을 읽기 위해서는 일례로 도 7a에서 가운데 전극스택의 상부에 있는 바디에 0 V를 인가하고, 동시에 같은 스택에 있는 제 1 및 제 2 선택 트랜지스터를 on 시킨다. 그리고 좌측 전극스택에 있는 두 선택 트랜지스터는 off 시키고 우측 전극스택에 있는 선택 트랜지스터는 모두 on 시킨다. 읽기전압(VREAD)을 우측 전극스택의 상부에 형성된 반도체 바디에 인가하여, 우측 전극스택의 상단에 있는 비트라인으로부터 가운데 전극스택의 상단에 있는 접지라인으로 흐르는 전류를 읽어서 상기 특정 셀의 상태를 파악할 수 있다.
그리고, 셀의 지우기 동작을 설명하기 위하여, 설명의 편의상 각 셀 소자의 구조가 n형 MOSFET으로 동작한다고 가정한다. 모든 셀들을 한꺼번에 지우기 위해서는 해당하는 모든 셀들의 각 제어전극에 지우기를 위한 음의 전압(VERS)을 인가한다. 각 셀 스택에 위치한 제 1 또는 제 2 선택 트랜지스터(스위치 소자)에서 셀 소자와 인접하지 않는 n+ 소스/드레인과 선택 트랜지스터의 게이트 전극이 겹친 영역에서 GIDL(Gate Induced Drain Leakage)을 일으켜 정공을 발생시킨다. 이를 위해 일례로 상기 제 2 선택 트랜지스터의 게이트 전극에 음의 전압을 인가하고 n+ 소스/드레인에 양의 전압을 인가한다. 이때 생성된 정공은 셀 소자들의 바디로 흘러 들어가고, 각 셀 소자의 제어전극에 지우기를 위한 음의 전압(VERS) 인가로 전하저장층으로 들어가, 결과적으로 각 셀 소자의 전하저장층에 저장된 전자가 바디로 빠져나가며 일괄적으로 지워지게 된다.
또한, 특정 셀을 선택적으로 지우는 것도 가능한데, 이에 대한 설명을 위해, 각 셀 소자의 구조가 n형 MOSFET으로 동작한다고 가정하고, 예시적으로 도 7a에서 파선으로 표시된 원 속의 셀을 특정 셀로 하여 선택적으로 지우는 과정에 대하여 설명한다. 모든 선택 트랜지스터들은 off된 상태에서, 상기 특정 셀과 인접한 우측 전극스택의 상단과 연결된 비트라인에 0 V나 임의의 전압을 인가하고, 우측 전극스택의 선택 트랜지스터는 모두 on 시키며, 좌측 전극스택의 선택 트랜지스터를 모두 off 시키다. 우측 전극스택의 상단에 있는 제 2 선택 트랜지스터(스위치 소자)에서 셀 소자와 인접하지 않는 n+ 소스/드레인과 게이트 전극이 겹치는 영역에서만 GIDL에 의해 정공이 발생되도록 하여 정공을 제공하고, 상기 특정 셀이 있는 가운데 전극스택에서 하단에 있는 제 1 선택 트랜지스터만 on 시켜, 생성된 정공이 상기 특정 셀의 바디에 도달하도록 한다. 이 상태에서 상기 특정 셀의 제어전극에는 음의 전압(VERS)을 인가하고, 가운데 전극스택의 셀 소자 제어전극들(도전성 물질층들)에는 GIDL에 의해 발생한 정공이 상기 특정 셀의 바디에 공급될 수 있을 정도의 전압이 인가되면, 선택적으로 상기 특정 셀만 지울 수 있게 된다.
물론, 상기 셀 스트링의 동작에서 각 전극스택의 하단에 있는 제 1 선택 트랜지스터는 셀 소자로 활용될 수 있으므로, 각 전극스택의 상부에 하나의 제 2 선택트랜지스터만 스위치 소자로 활용할 수 있다.
이상 설명한 바와 같이, 본 실시예에 의한 셀 스트링 구조에 따르면, 3차원 스택구조에서 셀이 차지하는 면적을 통상 6F2 보다 절반 정도인 4F2 이하로 줄일 수 있을 뿐만 아니라(도 1 참조), 차폐전극(27)에 의하여 셀 스트링에서 바디 사이의 간섭을 제거할 수 있는 장점이 있다.
[셀 스트링을 이용한 메모리 어레이 구조에 관한 실시예]
다음은, 상기 셀 스트링을 이용한 메모리 어레이 구조에 관한 실시예를 첨부된 도면을 참조하며 설명한다.
본 실시예에 의한 메모리 어레이 구조는 기본적으로, 도 1과 같이, x 방향으로 형성된 셀 스트링(영역 C)이 각 트렌치 방향인 y 방향으로 일정 간격으로 이격되며 복수 개로 형성된 구조를 갖는다.
이때, y 방향으로 일정 간격 이격된 복수 개의 셀 스트링들은 각각 독립된 전극스택들, 각 트렌치마다 분리절연막들 및 차폐전극들을 가지도록 형성될 수도 있으나, 도 1과 같이, 이들이 이웃 셀 스트링과 공유되도록 구성될 수 있다.
나아가, 각 셀 스트링의 게이트 절연막 스택의 전하저장층(3)이 질화막과 같이 트랩이 있는 절연막으로 구성될 경우에는, 도 2b와 같이, 상기 게이트 절연막 스택(2, 3, 4)도 이웃 셀 스트링과 공유되도록 구성될 수 있다.
그리고, 이웃 셀 스트링과 공유하는 각 전극스택은 각 도전성 물질층을 컨택하기 위한 부분(컨택홀이 형성되는 부분, 이하 '컨택부'라 함)이 적어도 일단에 형성되는데, 상기 컨택부는 각 전극스택을 이루는 도전성 물질층들이 적층될 때 계단 모양의 단차를 이루도록 아래 도전성 물질층이 수평으로 돌출되며 형성되거나, 도 11 및 도 14b와 같이, 각 전극스택 상부로 돌출되도록 각 도전성 물질층이 연장되며 적층되어 형성될 수도 있다. 이렇게 형성된 컨택부 상에는, 도 11(b)와 같이, 전극층 컨택홀(16')이 형성되고, 상기 전극층 컨택홀(16')에는 도전성 물질을 채워 전극층 컨택(16)을 형성하게 된다.
도 12a 내지 도 12c는 본 실시예에 따른 메모리 어레이의 구조, 컨택 및 배선의 구체적인 일 예들을 보여준다.
도 12a 내지 도 12c에 공통적으로 도시된 바와 같이, 전극스택(8, 10, 11), 분리절연막(6) 및 차폐전극(27)을 이웃 셀 스트링과 공유하는 형태로 메모리 어레이가 형성되고, 각 셀 스트링의 반도체 바디(5)는 각 전극스택의 상부에 형성된 바디 컨택(36, 37)을 통하여 비트라인("B": bit-line, 30)과 접지라인("G": ground line, 31)에 교대로 연결된다.
각 셀 스트링의 반도체 바디(5)가 비트라인(30)과 접지라인(31)에 교대로 연결되는 배선은 다양하게 구현될 수 있으나, 도 12a 내지 도 12c에 공통적으로 도시된 바와 같이, 이웃 셀 스트링의 바디 컨택들(36, 37)이 사선 방향으로 교대로 배선된 비트라인(30) 및 접지라인(31)에 각각 연결되고(굵은 실선 참조), 양측 가장자리에 위치한 셀 스트링들의 바디 컨택들은 다른 층에서 상기 사선 방향과 교차하는 방향으로 교대로 배선된 비트라인(30) 및 접지라인(31)에 각각 연결될 수 있다(굵은 점선 참조).
그리고, 전극스택(8, 10, 11)을 이루는 각 전극층(도전성 물질층)의 전기적 접속을 위한 배선도 다양하게 구현될 수 있으나, 도 12a 내지 도 12c에 공통적으로 도시된 바와 같이, 위로부터 홀수번째 전극스택들은 좌측단에 각 전극층 컨택(16, 35)이 형성되고, 짝수번째 전극스택들은 우측단에 각 전극층 컨택(16, 35)이 형성되어, 상기 각 전극층 컨택(16, 35)을 통해 전극스택의 길이 방향과 수직하게 배선된 워드라인(32)과 각 전극스택 마다 독립적인 형태로 배선되는 제 1 선택라인 및 제 2 선택라인에 각각 연결될 수 있다. 도 12a 내지 도 12c에서 상기 제 1 선택라인 및 상기 제 2 선택라인에 연결되는 각 전극층 컨택은 도면부호 35로 표시하여, 워드라인(32)에 연결되는 전극층 컨택(16)과 구분되어 있다.
한편, 차폐전극(27)은 독립적인 전기적 접속을 위해 전극스택보다 적어도 일단이 길게 연장되도록 형성됨이 바람직한데, 이에 연결되는 배선은 도 12a 내지 도 12c에 나타낸 바와 같이 구현될 수 있다.
즉, 도 12a에서는 차폐전극(27)의 전기적 접속을 위한 차폐전극 컨택(38)이 연장 형성된 차폐전극(27)의 좌측단 및 우측단에 교번적으로(지그재그로) 형성되고, 좌측단에 형성된 차폐전극 컨택(38)을 통해서는 워드라인(32)과 평행하게 배선된 좌측 차폐라인(29L)과 연결되며, 우측단에 형성된 차폐전극 컨택(38)을 통해서는 워드라인(32)과 평행하게 배선된 우측 차폐라인(29R)과 연결될 수 있음을 보여준다. 도면에는 미도시 되었으나, 상기 좌, 우측 차폐라인(29L)(29R)의 각 배선 일측에는 독립적 선택을 위해 선택 트랜지스터가 형성될 수 있다.
도 12b에서는 차폐전극 컨택(38)이 연장 형성된 차폐전극(27)의 좌측단에만 형성되고, 이를 통해 각 차폐전극을 좌측에서 한꺼번에 워드라인(32)과 평행하게 배선된 좌측 차폐라인(29L)과 연결될 수 있음을 보여준다. 이 경우, 하나의 선택 트랜지스터만 요구되는 장점이 있다.
도 12c에서는 차폐전극 컨택(38)이 연장 형성된 차폐전극(27)의 좌측단 및 우측단에 교번적으로(지그재그로) 형성되고, 각 차폐전극 컨택(38)을 통해 독립적인 차폐라인(29)과 연결될 수 있음을 보여준다. 이 경우, 차폐전극(27) 수 만큼 선택 트랜지스터가 요구될 수 있다.
도 12a 내지 도 12c에서는 일례로 각 전극스택이 6개의 전극층들(도전성 물질층들: 8, 10, 11)로 구성된 것을 보여주는데, 6개의 전극층들 중에서 최하단 전극층(8) 및 최상단 전극층(11)은 각각 제 1, 제2 선택 트랜지스터의 게이트 전극으로 사용되고, 나머지 4개의 전극층들(10)은 셀 소자의 제어전극으로 사용된다. 그러나, 필요에 따라 각 전극스택의 최하단에 형성된 제 1 선택 트랜지스터는 셀 소자로 활용될 수 있다.
또한, 본 실시예에 따른 메모리 어레이는 반도체 기판에 일정 깊이로 식각된 곳에 형성되어 식각되지 않은 영역에 형성되는 구동 소자들과 함께 반도체 기판 상에 형성될 수 있는데, 이는 구체적으로, 도 11과 같이, 상기 각 전극스택, 상기 각 차폐전극 및 상기 각 수직형 메모리 셀 스트링을 반도체 기판(1)에 일정 깊이로 식각하여 형성하고, 상기 각 전극스택 또는 상기 각 차폐전극의 좌측 또는/및 우측으로 이웃하게 이들에 전기적 접속을 단속하는 구동 소자들을 함께 집적할 수 있다.
도 11은 어레이 구동소자가 동일 반도체 기반 상에서 메모리 어레이와 함께 집적될 수 있음을 보여주는 일 예시도로, 설명되지 않은 도면부호 18 및 18'는 구동소자의 소스/드레인(22)(23) 컨택(contact) 및 이를 위한 컨택홀(contact hole)이고, 19는 구동소자의 게이트(gate), 20은 배선 공정시 형성된 층간 절연막, 21은 구동소자의 게이트 절연막, 24는 격리 절연막이다.
[셀 스트링의 제조방법에 관한 실시예]
이후에는 상기 셀 스트링을 제조하는 방법에 관한 실시예를 중심으로 설명할 것이나, 이해의 편의상 상기 셀 스트링을 이용한 메모리 어레이의 일부 즉, 도 1에서 영역 B부분이 제조되는 각 공정 단계를 도시한 도 13a 내지 도 13f를 참조하며 설명한다.
우선, 도 13a와 같이, 준비된 반도체 기판(1)에, 도 13b와 같이, 희생 반도체층(25)과 전극용 반도체층(8, 10, 11)을 교대로 n번(도 13b에서는 7번) 적층한 후 하드 마스크 물질층(12)을 증착한다(제 1 단계).
여기서, 상기 반도체 기판(1)은 단결정 반도체 기판을 사용함으로써 그 위에 에피텍셜 방법으로 상기 희생 반도체층(25)과 상기 전극용 반도체층(8, 10, 11)을 교대로 n번(도 13b에서는 7번) 적층 형성하는 것이 바람직하다.
그러나, 상기 전극용 반도체층(8, 10, 11)은 셀이나 스위치 소자(예컨대, 제 1, 2 트랜지스터)의 바디가 아닌 게이트 전극이므로, 상기 에피텍셜에 의한 단결정 반도체층으로 형성되지 않더라도 무방하다. 또한, 상기 전극용 반도체층(8, 10, 11)은 단순히 도전성 물질층으로 대체되고, 이 도전성 물질층을 격리하기 위한 절연막이 상기 희생 반도체층(25)을 대신할 수 있다.
따라서, 도 6과 같은 구조를 제조하기 위해, 상기 반도체 기판(1)에 매몰절연막(15)을 먼저 형성하고, 상기 매몰절연막(15) 상에 비정질이나 다결정 상태로 상기 희생 반도체층(25)과 상기 전극용 반도체층(8, 10, 11)을 교대로 n번 적층 형성할 수도 있다.
또한, 상기 희생 반도체층(25)은 차후 공정에서 선택적 식각으로 없애고 절연막으로 채우게 되므로, 상기 전극용 반도체층(8, 10, 11) 물질보다 식각률이 큰 것이어야 한다. 예컨대, 상기 반도체 기판(1) 및 상기 전극용 반도체층(8, 10, 11) 물질이 실리콘일 경우 상기 희생 반도체층(25)은 실리콘게르마늄일 수 있다.
그리고, 상기 전극용 반도체층(8, 10, 11)은 도전성을 띠어야 하므로, 이 단계에서 매 층착시마다 n형 또는 p형 불순물을 고농도로 도핑하거나, 후술되는 단계, 즉, 상기 희생 반도체층(25)의 선택적 식각 후에 플라즈마 도핑 등을 이용하여 드러난 전극용 반도체층(8, 10, 11)에 상기 불순물을 도핑할 수도 있다.
한편, 상기 제 1 단계 이전에, 도 14a와 같이, 상기 반도체 기판(1) 상에 절연막을 증착하고 식각하여 상기 각 전극스택들의 컨택이 형성될 부위에 절연막 마스크(26)를 형성하는 단계; 및 상기 절연막 마스크(26)를 이용하여 상기 각 전극스택이 형성될 상기 반도체 기판(1)의 해당 영역을 언더 컷(under cut) 형태로 식각하는 단계를 더 진행한 다음, 상기 제 1 단계를 진행하면, 도 14b와 같이, 전극스택의 상부에 해당하는 높이에서 각 전극스택들의 컨택이 형성될 부위를 함께 형성할 수 있다.
이때, 상기 절연막 마스크(26) 밑으로 상기 반도체 기판(1)이 언더 컷(under cut) 형태로 식각되는 것은 등방성 식각에 기인하게 되는데, 등방성 식각의 정도에 따라 기판 가장자리의 식각 프로파일은 도 14a 뿐만 아니라 도 15a 및 도 15b과 같이 다양하게 생길 수 있다.
기타, 상기 하드 마스크 물질층(12)은 상기 희생 반도체층(25)과 상기 전극용 반도체층(8, 10, 11) 식각시 남아 있을 수 있는 물질이면 어느 것이나 족하나, 산화막이나 질화막일 수 있다.
다음, 도 13c와 같이, 상기 하드 마스크 물질층(12)을 패터닝하고 이를 기초로 상기 n번 적층된 희생 반도체층(25)과 전극용 반도체층(8, 10, 11)을 식각하여 상기 반도체 기판(1)이 노출되도록 하나 이상의 트렌치를 형성한다(제 2 단계).
이어, 도 13c와 같이, 상기 각 트렌치에 의해 노출된 희생 반도체층(25)을 선택적으로 식각하고 식각된 부위에 절연막(7, 9)으로 채워 두 개 이상의 전극스택들을 형성한다(제 3 단계). 본 단계는 절연막 마스크(26)를 이용하여 반도체 기판(1)을 식각하며 상기 제 1, 2 단계를 진행한 다음, 도 14b와 같은 구조에서, 노출된 희생 반도체층(25)을 선택적으로 식각하고 식각된 부위에 절연막(7, 9)으로 채울 경우, 상기 절연막 마스크(26)가 희생 반도체층(25)이 제거된 구조물을 지탱할 수 있게 된다.
이때, 상술한 바와 같이, 상기 희생 반도체층(25)을 선택적으로 식각 후 상기 절연막(7, 9)을 채우기 전에 플라즈마 도핑 등을 이용하여 드러난 전극용 반도체층(8, 10, 11)에 n형 또는 p형 불순물을 고농도로 도핑할 수도 있다.
그리고, 상기 희생 반도체층(25)의 선택 식각과 상기 절연막(7, 9) 채움 공정은 상기 전극용 반도체층(8, 10, 11)의 지지를 위하여 일부씩 순차적으로 행하는 것이 바람직하다.
즉, 상기 제 2 단계로 트렌치를 형성한 다음, 추가적인 사진식각 공정으로 일부 적층구조는 소정의 마스크 물질로 막고 일부 적층구조는 열어 일부씩 순차적으로 상기 희생 반도체층(25)의 선택 식각과 상기 절연막(7, 9) 채움 공정을 진행하는 것이 바람직하다.
이후, 도 13d와 같이, 상기 각 전극스택을 둘러싸며 상기 각 트렌치 상에 전하저장층(3)을 포함한 게이트 절연막 스택(2, 3, 4)을 형성한다(제 4 단계).
이때, 상기 게이트 절연막 스택(2, 3, 4)은 트렌치로 분리된 상기 각 전극스택을 둘러싸며 제 1 절연막(2), 전하저장층(3) 및 제 2 절연막(4)이 순차적으로 형성된다.
여기서, 상기 제 1 절연막(2)은 열산화막으로 형성할 수 있고, 상기 전하저장층(3)은 질화물(nitride)과 같이 전하 트랩층이 있는 절연 물질로 형성할 수 있다.
다음, 도 13e와 같이, 상기 게이트 절연막 스택(2, 3, 4) 상에 일정 두께로 반도체층을 증착하고 패터닝하여 반도체 바디(5)를 형성한다(제 5 단계).
이때, 상기 반도체층을, 도 13e와 같이, 트렌치 방향(y 방향)으로 일정거리 이격되며 패터닝되도록 함으로써, 각 셀 스트링의 바디(5)를 구분 지으며, 메모리 어레이를 구현할 수 있게 된다.
여기서, 상기 각 셀 스트링의 반도체 바디(5)를 마스크로 하여 상기 게이트 절연막 스택(2, 3, 4)을 더 식각하게 되면, 도 2a와 같이, 이웃 셀 스트링 사이의 게이트 절연막 스택(2, 3, 4)을 제거할 수 있게 된다.
이어, 도 13f와 같이, 상기 반도체 바디(5)를 감싸며 각 트렌치 상에 일정 두께의 분리 절연막(6)을 형성한다(제 6 단계).
이때, 상기 분리 절연막(6) 형성 후 수직으로 불순물 이온주입 공정을 더 실시하여, 각 전극스택 상부 및 각 트렌치 하부에 있는 반도체 바디(5)에 고농도 불순물 도핑층을 형성할 수도 있다.
마지막으로, 상기 반도체 기판 전면에 도전성 물질을 증착하고, 식각하여 상기 트렌치 내부의 상기 분리 절연막(6) 사이에 차폐전극(27)을 형성하면, 도 13f와 같은 구조의 셀 스트링 및 이를 이용한 메모리 어레이를 완성하게 된다(제 7 단계).
여기서, 상기 차폐전극(27)은 결국 도전성 물질로 상기 트렌치 내부의 분리 절연막(6) 사이를 채워서 형성하게 됨으로써, 별도의 마스크가 필요없게 된다.
또한, 상기 제 7 단계에 따른 차폐전극(27) 형성 후 별도의 불순물 이온주입 공정을 더 진행하여, 각 전극스택 상부에 형성되어 있는 반도체 바디(5)에 고농도 불순물 도핑층을 형성할 수도 있다.
이상으로, 본 발명의 바람직한 실시예에 대하여 기술하였으나, 본 발명에 속하는 통상의 지식을 가진 자라면, 이를 기초로 다양하게 실시할 수 있는바, 더 이상의 설명은 생략한다.
본 발명에 따른 기술은 NAND 플래시 메모리 분야에 널리 사용될 수 있다.
1: 기판 2: 제 1 절연막
3: 전하저장층 4: 제 2 절연막
5: 반도체 바디 6: 분리 절연막
7: 최하단 절연막 8: 제 1 선택 트랜지스터의 게이트
9: 층간 절연막 10: 도전성 물질층
11: 제 2 선택 트랜지스터의 게이트 12: 제 3 절연막
13: 고농도 불순물 도핑층 14: 매몰 전극
15: 매몰 절연막 16, 35: 전극층 컨택
16': 컨택홀(contact hole) 19: 구동 소자의 게이트
20: 배선용 절연막 21: 구동 소자의 게이트 절연막
22: 구동 소자의 소스 23: 구동 소자의 드레인
24: 격리 절연막 25: 희생 반도체층
26: 절연막 마스크 27: 차폐전극
29: 차폐라인 29L: 좌측 차폐라인
29R: 우측 차폐라인 30: 비트라인
31: 접지라인 32: 워드라인
36, 37: 바디 컨택 38: 차폐전극 컨택

Claims (32)

  1. 삭제
  2. 반도체 기판 상에 하나 이상의 트렌치로 일정거리 이격되며 수직방향으로 절연막과 도전성 물질층이 교대로 반복 적층되어 형성된 두 개 이상의 전극스택들;
    상기 각 전극스택의 상부 및 측벽, 상기 기판의 이격 공간 상에 형성된 전하저장층을 포함한 게이트 절연막 스택;
    상기 게이트 절연막 스택 상에 형성된 반도체 바디; 및
    상기 각 트렌치 마다 상기 반도체 바디 상에 분리절연막을 사이에 두고 형성된 차폐전극을 포함하여 구성되되,
    상기 반도체 기판에 상기 각 트렌치의 바닥을 따라 매몰전극이 더 형성된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  3. 삭제
  4. 반도체 기판 상에 하나 이상의 트렌치로 일정거리 이격되며 수직방향으로 절연막과 도전성 물질층이 교대로 반복 적층되어 형성된 두 개 이상의 전극스택들;
    상기 각 전극스택의 상부 및 측벽, 상기 기판의 이격 공간 상에 형성된 전하저장층을 포함한 게이트 절연막 스택;
    상기 게이트 절연막 스택 상에 형성된 반도체 바디; 및
    상기 각 트렌치 마다 상기 반도체 바디 상에 분리절연막을 사이에 두고 형성된 차폐전극을 포함하여 구성되되,
    상기 게이트 절연막 스택은 상기 각 전극스택으로부터 제 1 절연막/전하저장층/제 2 절연막 순으로 형성되고,
    상기 제 1 절연막/전하저장층/제 2 절연막 모두 또는 상기 게이트 절연막 스택 중 전하저장층/제 2 절연막이 상기 반도체 바디와 동일한 크기로 절단된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  5. 제 4 항에 있어서,
    상기 게이트 절연막 스택 중 제 1 절연막/전하저장층은 상기 각 전극스택의 절연막 상에선 제거된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  6. 제 4 항에 있어서,
    상기 각 전극스택의 절연막은 도전성 물질층 보다 폭이 작아 도전성 물질층 사이 마다에 요홈이 형성되고,
    상기 요홈을 따라 상기 게이트 절연막 스택 중 적어도 제 1 절연막/전하저장층이 굽이치며 형성된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  7. 제 6 항에 있어서,
    상기 요홈을 따라 상기 게이트 절연막 스택 및 상기 반도체 바디도 굽이치며 형성된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  8. 제 7 항에 있어서,
    상기 각 전극스택의 도전성 물질층은 상기 요홈에서 돌출된 부위가 라운딩된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  9. 제 6 항에 있어서,
    상기 요홈은 상기 게이트 절연막 스택과 별도의 절연막으로 채워져 측면이 평탄화된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  10. 제 2 항 및 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 각 전극스택의 최하단 도전성 물질층 및 최상단 도전성 물질층은 각각 제 1 선택 트랜지스터의 게이트 및 제 2 선택 트랜지스터의 게이트이고,
    상기 제 1 선택 트랜지스터의 게이트 및 상기 제 2 선택 트랜지스터의 게이트 사이에 있는 상기 각 전극스택의 도전성 물질층들은 메모리 셀 소자들의 각 게이트인 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  11. 제 10 항에 있어서,
    상기 메모리 셀 소자들 및 상기 제 1, 제 2 선택 트랜지스터는 상기 반도체 바디에 이웃 게이트의 프린징 전계(fringing field)로 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 연결되고,
    상기 메모리 셀 소자들과 연결된 상기 제 1, 제 2 선택 트랜지스터의 각 부분의 반대측에 위치한 상기 반도체 바디에는 불순물 도핑층으로 소스/드레인이 형성된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  12. 제 10 항에 있어서,
    상기 메모리 셀 소자들 및 상기 제 1, 2 선택 트랜지스터는 각각 상기 반도체 바디에 불순물 도핑층으로 소스/드레인을 형성한 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  13. 제 2 항 및 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 각 전극스택의 최상단 도전성 물질층은 선택 트랜지스터의 게이트이고,
    상기 선택 트랜지스터 게이트의 밑에 있는 상기 각 전극스택의 도전성 물질층들은 메모리 셀 소자들의 각 게이트인 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  14. 제 13 항에 있어서,
    상기 메모리 셀 소자들 및 상기 선택 트랜지스터는 상기 반도체 바디에 이웃 게이트의 프린징 전계(fringing field)로 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 연결되고,
    상기 메모리 셀 소자들과 연결된 상기 선택 트랜지스터의 반대측에 위치한 상기 반도체 바디에는 불순물 도핑층으로 소스/드레인이 형성된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  15. 제 13 항에 있어서,
    상기 메모리 셀 소자들 및 상기 선택 트랜지스터는 각각 상기 반도체 바디에 불순물 도핑층으로 소스/드레인을 형성한 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링.
  16. 제 10 항에 의한 2개 이상의 수직형 메모리 셀 스트링들이 상기 각 트렌치 방향으로 일정 간격 이격되며 형성된 것을 특징으로 하는 메모리 어레이.
  17. 제 16 항에 있어서,
    상기 수직형 메모리 셀 스트링들은 상기 각 전극스택 및 상기 각 트렌치 마다 형성된 차폐전극을 공유하는 것을 특징으로 하는 메모리 어레이.
  18. 제 17 항에 있어서,
    상기 수직형 메모리 셀 스트링들은 상기 게이트 절연막 스택을 더 공유하는 것을 특징으로 하는 메모리 어레이.
  19. 제 16 항에 있어서,
    상기 각 전극스택은 적어도 일단에 도전성 물질층이 수평으로 돌출되도록 단차를 이루며 적층되거나, 전극스택 상부로 돌출되도록 연장되며 적층된 것을 특징으로 하는 메모리 어레이.
  20. 제 19 항에 있어서,
    상기 각 셀 스트링의 반도체 바디는 상기 각 전극스택의 상부에 형성된 바디 컨택들을 통하여 비트라인과 접지라인에 교대로 연결된 것을 특징으로 하는 메모리 어레이.
  21. 제 20 항에 있어서,
    상기 각 셀 스트링의 반도체 바디가 비트라인과 접지라인에 교대로 연결되는 배선은, 이웃 셀 스트링의 바디 컨택들이 사선 방향으로 교대로 배선된 비트라인 및 접지라인에 각각 연결되고, 양측 가장자리에 위치한 셀 스트링들의 바디 컨택들은 다른 층에서 상기 사선 방향과 교차하는 방향으로 교대로 배선된 비트라인 및 접지라인에 각각 연결된 것을 특징으로 하는 메모리 어레이.
  22. 제 21 항에 있어서,
    상기 각 전극스택을 이루는 각 도전성 물질층의 전기적 접속을 위한 배선은, 상기 두 개 이상의 전극스택들 중 홀수번째 전극스택들은 좌측단에 각 전극층 컨택이 형성되고, 짝수번째 전극스택들은 우측단에 각 전극층 컨택이 형성되어, 상기 각 전극층 컨택을 통해 상기 각 전극스택의 길이 방향과 수직하게 배선되는 워드라인과 상기 각 전극스택 마다 독립적인 형태로 배선되는 제 1 선택라인 및 제 2 선택라인에 각각 연결된 것을 특징으로 하는 메모리 어레이.
  23. 제 22 항에 있어서,
    상기 각 트렌치 마다 형성된 차폐전극은 상기 각 전극스택보다 적어도 일단이 길게 연장되어 형성된 것을 특징으로 하는 메모리 어레이.
  24. 제 23 항에 있어서,
    상기 각 트렌치 마다 형성된 차폐전극은 상기 각 전극스택보다 양단이 길게 연장되어 형성되고,
    상기 각 전극스택보다 연장 형성된 차폐전극의 좌측단 및 우측단에 교번적으로(지그재그로) 차폐전극 컨택들이 형성되고,
    상기 좌측단에 형성된 차폐전극 컨택들을 통해 상기 워드라인과 평행하게 배선된 좌측 차폐라인과 연결되고,
    상기 우측단에 형성된 차폐전극 컨택들을 통해 상기 워드라인과 평행하게 배선된 우측 차폐라인과 연결되고,
    상기 좌, 우측 차폐라인의 각 배선 일측에는 독립적 선택을 위해 선택 트랜지스터가 형성된 것을 특징으로 하는 메모리 어레이.
  25. 제 23 항에 있어서,
    상기 각 트렌치 마다 형성된 차폐전극은 상기 각 전극스택보다 양단이 길게 연장되어 형성되고,
    상기 각 전극스택보다 연장 형성된 차폐전극의 좌측단 및 우측단에 교번적으로(지그재그로) 차폐전극 컨택들이 형성되고,
    상기 각 차폐전극 컨택을 통해 독립적인 차폐라인과 연결된 것을 특징으로 하는 메모리 어레이.
  26. 제 23 항에 있어서,
    상기 각 전극스택보다 연장 형성된 차폐전극의 일측단에만 차폐전극 컨택들이 형성되고,
    상기 차폐전극 컨택들을 통해 상기 각 차폐전극의 일측에서 한꺼번에 상기 워드라인과 평행하게 배선된 일측 차폐라인과 연결된 것을 특징으로 하는 메모리 어레이.
  27. 제 16 항에 있어서,
    상기 어레이는 상기 반도체 기판에 일정 깊이로 식각된 곳에 형성되어 식각되지 않은 영역에 형성되는 구동 소자들과 함께 상기 반도체 기판 상에 형성된 것을 특징으로 하는 메모리 어레이.
  28. 삭제
  29. 반도체 기판에 희생 반도체층과 전극용 반도체층을 교대로 n번 적층한 후 하드 마스크 물질층을 증착하는 제 1 단계;
    상기 하드 마스크 물질층을 패터닝하고 이를 기초로 상기 n번 적층된 희생 반도체층과 전극용 반도체층을 식각하여 상기 반도체 기판이 노출되도록 하나 이상의 트렌치를 형성하는 제 2 단계;
    상기 각 트렌치에 의해 노출된 희생 반도체층을 선택적으로 식각하고 식각된 부위에 절연막으로 채워 두 개 이상의 전극스택들을 형성하는 제 3 단계;
    상기 각 전극스택을 둘러싸며 상기 각 트렌치 상에 전하저장층을 포함한 게이트 절연막 스택을 형성하는 제 4 단계;
    상기 게이트 절연막 스택 상에 일정 두께로 반도체층을 증착하고 패터닝하여 반도체 바디를 형성하는 제 5 단계;
    상기 반도체 바디를 감싸며 상기 각 트렌치 상에 일정 두께의 분리 절연막을 형성하는 제 6 단계; 및
    상기 반도체 기판 전면에 도전성 물질을 증착하고 식각하여 상기 각 트렌치 내부의 상기 분리 절연막 상에 차폐전극을 형성하는 제 7 단계를 포함하여 구성되되,
    상기 제 1 단계 이전에 상기 반도체 기판 상에 절연막을 증착하고 식각하여 상기 각 전극스택들의 컨택이 형성될 부위에 절연막 마스크를 형성하는 단계; 및
    상기 절연막 마스크를 이용하여 상기 각 전극스택이 형성될 상기 반도체 기판의 해당 영역을 언더 컷(under cut) 형태로 식각하는 단계를 더 진행하는 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링의 제조방법.
  30. 제 29 항에 있어서,
    상기 제 1 단계의 상기 희생 반도체층과 상기 전극용 반도체층의 적층은 에피텍셜에 의하여 각각 단결정 형태로 형성하거나, 상기 반도체 기판 상에 매몰 절연막을 먼저 형성한 다음 적층하여 각각 비정질이나 다결정 형태로 형성하는 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링의 제조방법.
  31. 제 30 항에 있어서,
    상기 전극용 반도체층은 상기 희생 반도체층보다 식각률이 낮은 반도체 물질이고, 상기 제 1 단계에서 적층되며 불순물로 도핑되거나, 상기 제 3 단계에서 상기 희생 반도체층이 선택 식각된 다음에 불순물로 도핑된 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링의 제조방법.
  32. 제 30 항에 있어서,
    상기 제 3 단계에서 상기 희생 반도체층의 선택 식각과 상기 절연막 채움 공정은 상기 전극용 반도체층의 지지를 위하여 일부씩 순차적으로 행하는 것을 특징으로 하는 차폐전극을 갖는 3차원 수직형 메모리 셀 스트링의 제조방법.
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