CN112310096A - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置，该半导体装置包括：衬底，其具有导电区和绝缘区；栅电极，其包括子栅电极和栅极连接件，所述子栅电极彼此间隔开并且在垂直于衬底的上表面的第一方向上堆叠并且在垂直于第一方向的第二方向上延伸，所述栅极连接件连接设置在同一水平上的子栅电极；沟道结构，其穿透栅电极，并且在衬底的导电区中延伸；以及第一伪沟道结构，其穿透栅电极并且在衬底的绝缘区中延伸，并且被设置为在垂直于第一方向和第二方向的第三方向上邻近于栅极连接件的至少一侧。

Description

半导体装置
相关申请的交叉引用
本申请要求于2019年8月2日在韩国知识产权局提交的韩国专利申请No.10-2019-0094345的优先权的利益，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思的示例实施例涉及一种半导体装置。
背景技术
要求具有减小的体积和处理高容量数据的容量的半导体装置。因此，为了满足这些要求，已经提高了半导体装置中包括的半导体元件的集成密度。作为提高半导体装置的集成密度的一种方法，已经提出了一种具有竖直晶体管结构而不是一般的平面晶体管结构的半导体装置。
发明内容
本发明构思的示例实施例提供了一种可靠性提高的半导体装置。
根据本发明构思的示例实施例，一种半导体装置包括：衬底，其具有第一区和第二区；栅电极，其彼此间隔开并且在第一区中在垂直于衬底的上表面的第一方向上堆叠，在第二区中在垂直于第一方向的第二方向上延伸不同的长度，并且包括从衬底按次序堆叠的至少一个地选择栅电极、存储器单元栅电极和至少一个串选择栅电极；第一分离区，其穿透栅电极并且在第一区和第二区中在第二方向上延伸，并且在垂直于第一方向和第二方向的第三方向上彼此间隔开；第二分离区，其穿透栅电极，并且在第一分离区之间在第二方向上延伸，并且在第二区中在第二方向上彼此间隔开；下分离区，其在第二分离区之间穿透所述至少一个地选择栅电极，并且与第二分离区一起将所述至少一个地选择栅电极分离；衬底绝缘层，其在第二区中设置在第一分离区与第二分离区之间的衬底中；沟道结构，其穿透栅电极并且在第一区中垂直于衬底延伸；以及第一伪沟道结构，其穿透栅电极和衬底绝缘层，并且在第三方向上在下分离区的外侧上垂直于衬底延伸。
根据本发明构思的示例实施例，一种半导体装置包括：衬底，其具有导电区和绝缘区；栅电极，其包括子栅电极和栅极连接件，所述子栅电极彼此间隔开并且在垂直于衬底的上表面的第一方向上堆叠并且在垂直于第一方向的第二方向上延伸，所述栅极连接件连接设置在同一水平处的子栅电极；沟道结构，其穿透栅电极，并且在衬底的导电区中延伸；以及第一伪沟道结构，其穿透栅电极并且在衬底的绝缘区中延伸，并且被设置为在垂直于第一方向和第二方向的第三方向上邻近于栅极连接件的至少一侧。
根据本发明构思的示例实施例，一种半导体装置包括：衬底，其具有第一区和第二区；栅电极，其彼此间隔开并且在第一区中在垂直于衬底的上表面的第一方向上堆叠，并且在垂直于第一方向的第二方向上延伸不同的长度，并且在第二区中提供焊盘区；穿透分离区，其穿透栅电极，并且在第一区和第二区中在第二方向上延伸，并且在第二区中在第二方向上彼此间隔开；下分离区，其穿透在穿透分离区之间的包括最下面的栅电极的至少一个栅电极；衬底绝缘层，其设置在第二区中的衬底的一部分中；沟道结构，其穿透栅电极并且在第一区中垂直于衬底延伸；以及伪沟道结构，其穿透栅电极以及衬底绝缘层的至少一些部分，并且在第二区中垂直于衬底延伸，并且包括在下分离区周围邻近于下分离区设置的第一伪沟道结构和在栅电极的焊盘区中按照规则图案设置的第二伪沟道结构。
附图说明
从下面结合附图的详细描述中，将更加清楚地理解本发明构思的以上和其它方面、特征和优点，在附图中：
图1是示出根据本发明构思的示例实施例的半导体装置的框图；
图2是示出根据本发明构思的示例实施例的半导体装置的单元阵列的等效电路图；
图3A至图3C是示出根据本发明构思的示例实施例的半导体装置的平面图；
图4A至图4C是示出根据本发明构思的示例实施例的半导体装置的剖视图；
图5A至图6B是示出根据本发明构思的示例实施例的半导体装置的平面图和剖视图；
图7A和图7B是示出根据本发明构思的示例实施例的半导体装置的平面图；
图8是示出根据本发明构思的示例实施例的半导体装置的平面图；
图9是示出根据本发明构思的示例实施例的半导体装置的平面图；
图10A和图10B是示出根据本发明构思的示例实施例的半导体装置的平面图；
图11是示出根据本发明构思的示例实施例的半导体装置的剖视图；以及
图12A至图16B是示出根据本发明构思的示例实施例的制造半导体装置的方法的平面图和剖视图。
具体实施方式
下文中，下面将参照附图描述本发明构思的实施例。在附图中，为了清楚起见，可以放大层和区的大小和相对大小。同样的数字始终指代同样的元件。尽管不同的附图示出了示例性实施例的变化，但这些附图并不一定有意彼此不容。相反，如将从下面的详细描述的上下文中看到的，当将附图及其描述作为整体考虑时，不同附图中描绘和描述的某些特征可以与来自其它附图的其它特征组合以产生各种实施例。
图1是示出根据示例实施例的半导体装置的框图。
参照图1，半导体装置10可以包括存储器单元阵列20和外围电路30。外围电路30可以包括行解码器32、页缓冲器34、输入和输出(I/O)缓冲器35、控制逻辑36和电压产生器37。控制逻辑36可以将地址ADDR传送到行解码器32，并且I/O缓冲器35可以与外部装置交换数据“DATA”。
图2是示出根据示例实施例的半导体装置的单元阵列的等效电路图。
参照图2，存储器单元阵列20可以包括多个存储器单元串S，它们各自包括彼此串联连接的存储器单元MC，以及串联连接至存储器单元MC的两端的地选择晶体管GST和串选择晶体管SST1和SST2。多个存储器单元串S可以分别与位线BL0至BL2并联连接。多个存储器单元串S可以共同连接至共源极线CSL。因此，多个存储器单元串S可以设置在多条位线BL0至BL2与单条共源极线CSL之间。在示例实施例中，多条共源极线CSL可以二维地布置。
存储器单元阵列20还可以包括：地选择线GSL，其连接至各个存储器单元串S的地选择晶体管GST；以及多条字线WL0……WLn-1、WLn，其连接至存储器单元串S的存储器单元MC。另外，伪字线DWL可以设置在串选择线SSL1(例如，串选择线SSL1_1、SSL1_2和SSL1_3)下方，并且可以连接至直接在存储器单元串S中的串选择晶体管SST1正下方的存储器单元MC。在一些实施例中，直接在给定的存储器单元串S中的串选择晶体管SST1正下方的存储器单元MC可以为伪存储器单元。
图3A至图3C是示出根据示例实施例的半导体装置的平面图。图3B示出了图3A所示的区“R”，并且图3C仅示出了区“R”中的单个存储器栅电极130M。在图3A和图3B中，为了易于说明，仅示出了半导体装置100的主要元件。
图4A至图4C是示出根据示例实施例的半导体装置的剖视图。图4A、图4B和图4C分别示出了沿着图3A的线I-I’、II-II’和III-III’截取的剖面。
参照图3A至图4C，半导体装置100可以包括：衬底101，其具有第一区A和第二区B；衬底绝缘层110，其在第二区B中设置在衬底101中；栅电极130，其堆叠在衬底101上；穿透栅电极130的沟道结构CH和伪沟道结构DCH；穿透栅电极130的第一分离区MS1以及第二分离区MS2a和MS2b；上分离区SS，其穿透栅电极130的设置在最上面的部分的一部分；以及下分离区GS，其穿透设置在最下面的部分中的至少一个栅电极130的一部分。沟道结构CH可以包括沟道层140、栅极电介质层145、沟道绝缘层150和沟道焊盘155。半导体装置100还可以包括与栅电极130交替地堆叠在衬底101上的层间绝缘层120以及在层间绝缘层120和栅电极130上的单元区绝缘层190。
在衬底101的第一区A中，栅电极130可以竖直地堆叠，并且可以设置沟道结构CH。第一区A可以对应于图1所示的存储器单元阵列20。在第二区B中，栅电极130可以延伸不同长度，并且可以设置伪沟道结构DCH。如图1所示，第二区B可以将存储器单元阵列20电连接至外围电路30。第二区B可以在至少一个方向(例如，x方向)上设置在第一区A的至少一端上。例如，第二区B可以设置为在至少一个方向上邻近于第一区A。
衬底101可以具有在x方向和y方向上延伸的上表面。例如，衬底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或者II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或者硅锗。衬底101可以被设置为体晶圆或者外延层。
衬底绝缘层110可以在衬底101的第二区B中设置在衬底101中。如图3A和图3B所示，衬底绝缘层110可以设置在第一分离区MS1、第二中间分离区MS2a、下分离区GS和第二辅助分离区MS2b之间。衬底绝缘层110可以不沿着x方向延伸至第二中间分离区MS2a之间的间隔区。衬底绝缘层110可以沿着x方向延伸至第二辅助分离区MS2b之间的间隔区(例如，第二辅助分离区MS2b中的最靠近第一区A的邻近的第二辅助分离区MS2b之间的间隔区)的一部分，并且衬底绝缘层110可以不延伸至其它间隔区。可替换地，在示例实施例中，衬底绝缘层110可以沿着x方向延伸至第二辅助分离区MS2b之间的所有间隔区。
例如，衬底绝缘层110可以通过浅沟槽隔离(STI)工艺形成。衬底绝缘层110可以从衬底101的上表面延伸至衬底101中特定深度。衬底绝缘层110可以由绝缘材料形成，并且可以包括例如氧化物、氮化物或者它们的组合。还可以将衬底绝缘层110描述为被包括在衬底101的绝缘区中，并且在这种情况下，衬底101可以包括对应于衬底绝缘层110的绝缘区和通过半导体区形成的导电区。
栅电极130可以彼此间隔开，并且在第一区A上垂直地堆叠，并且可以从第一区A以不同的长度延伸至第二区B。栅电极130可以包括：地选择栅电极130G，其被包括在地选择晶体管GST的栅极中；存储器单元栅电极130M，其被包括在多个存储器单元MC中；以及串选择栅电极130S，其被包括在串选择晶体管SST1和SST2的栅极中。可以根据半导体装置100的容量来确定被包括在存储器单元MC中的存储器单元栅电极130M的数量。在示例实施例中，串选择晶体管SST1和SST2的串选择栅电极130S的数量可以为一个或者两个，并且地选择晶体管GST的地选择栅电极130G的数量可以为一个或者两个。串选择栅电极130S和地选择栅电极130G中的每一个可以具有与存储器单元MC的存储器单元栅电极130M的结构相同或者不同的结构。栅电极130中的一个或多个(例如，邻近于地选择栅电极130G的存储器单元栅电极130M和/或邻近于串选择栅电极130S的存储器单元栅电极130M)可以被配置为伪栅电极。
如图3A和图3C所示，栅电极130可以在y方向上被在x方向上延伸的第一分离区MS1划分。一对第一分离区MS1之间的栅电极130可以形成单个存储器块，但是存储器块的示例范围不限于此。栅电极130的一部分(例如，存储器单元栅电极130M)可以在单个存储器块中形成单层。例如，如图3C所示，存储器单元栅电极130M中的每一个可以包括在x方向上纵长地延伸的四个子栅电极130M_S1、130M_S2、130M_S3和130M_S4，并且四个子栅电极130M_S1、130M_S2、130M_S3和130M_S4可以通过栅极连接件GC彼此连接并且可以设置为单层，栅极连接件GC沿着x方向位于第二分离区MS2a和MS2b之间的间隔区中。栅极连接件GC可以指栅电极130的其中栅电极130在同一水平上水平地连接的区。串选择栅电极130S可以通过第一分离区MS1和一对第一分离区MS1之间的第二分离区MS2a和MS2b划分为四个子栅电极。例如，串选择栅电极130S的四个子栅电极可以不通过第二分离区MS2a与MS2b之间的间隔区中的栅极连接件GC彼此连接。地选择栅电极130G可以包括通过第二分离区MS2a和MS2b的一些部分之间的栅极连接件GC彼此连接的子栅电极，并且可以通过第二中间分离区MS2a之间的下分离区GS划分为两个子栅电极。
如图4C所示，栅电极130可以在x方向上纵长地延伸不同的长度，并且可以在衬底101的第二区B中形成楼梯形式的台阶部分，并且可以提供其中向上暴露出下部中的栅电极130的焊盘区。例如，栅电极130的焊盘区可以是栅电极130的一部分，该部分不与在z方向上设置在栅电极130上方的其它栅电极130中的一个或多个重叠。在示例实施例中，栅电极130还可以在y方向上形成台阶部分。各个栅电极130可以在其焊盘区中连接至接触插塞(未示出)，因此，栅电极130可以连接至上部中的布线结构。在焊盘区中，栅电极130可以具有其中栅电极130的厚度增大以稳定地连接至接触插塞的区，但是示例实施例不限于此。
栅电极130可以包括金属材料，例如钨(W)。在示例实施例中，栅电极130可以包括多晶硅或者金属硅化物材料。在示例实施例中，栅电极130还可以包括扩散势垒，并且扩散势垒可以包括氮化钨(WN)、氮化钽(TaN)、碳化钛(TiN)或者它们的组合。
层间绝缘层120可以设置在栅电极130之间。层间绝缘层120还可以在垂直于衬底101的上表面的方向上彼此间隔开，并且与栅电极130相似，可以在x方向上纵长地延伸。层间绝缘层120可以包括绝缘材料，诸如氧化硅或者氮化硅。
第一分离区MS1和第二分离区MS2a和MS2b可以在第一区A和第二区B中在x方向上纵长地延伸。第一分离区MS1和第二分离区MS2a和MS2b可以彼此平行地设置。第一分离区MS1和第二分离区MS2a和MS2b可以在y方向上形成特定图案，并且第二分离区MS2a和MS2b可以在x方向上彼此线性地间隔开。第一分离区MS1和第二分离区MS2a和MS2b可以配置为穿透堆叠在衬底101上的所有栅电极130的穿透分离区，并且可以连接至衬底101。例如，第一分离区MS1和第二分离区MS2a和MS2b中的每一个的下表面可以接触衬底101的上表面。
第二分离区MS2a和MS2b可以包括设置在一对第一分离区MS1之间的第二中间分离区MS2a和设置在第一分离区MS1与第二中间分离区MS2a之间的第二辅助分离区MS2b。第二中间分离区MS2a可以跨越第一区A和第二区B设置，并且第二辅助分离区MS2b可以仅设置在第二区B中。第二中间分离区MS2a可以从第一区A延伸至第二区B的一部分作为单个区，并且可以在第二区B中彼此间隔开，并可以作为单个区再次延伸。例如，各个第二中间分离区MS2a可以包括在x方向上纵长地延伸并且彼此邻近的两个段，并且第一段(例如，从第一区A纵长地延伸至第二区B的一部分的段)的短侧壁可以面对第二分离区MS2a的第二段(例如，在第二区B中纵长地延伸的段)的短侧壁。第二辅助分离区MS2b可以彼此线性分开特定间距，并且可以设置多个第二辅助分离区MS2b。例如，各个第二辅助分离区MS2b可以包括在x方向上纵长地延伸并且彼此邻近的多个段。在一些实施例中，第二辅助分离区MS2b的第一段(例如，最靠近第一区A的段)可以具有面对第一区A的第一短侧壁和面对第二辅助分离区MS2b的邻近的第二段的第一短侧壁的第二短侧壁。第二辅助分离区MS2b的第二段可以包括面对第一段的第一短侧壁和面对第二辅助分离区MS2b的邻近的第三段的第一短侧壁的第二短侧壁。可以相似地布置第二辅助分离区MS2b的其余段。第一分离区MS1和第二分离区MS2a和MS2b的布置次序和数量可以不限于图3A所示的示例。例如，在示例实施例中，第二分离区MS2a和MS2b可以在y方向上在一对第一分离区MS1之间设置为四列或更多列。
如图4A和图4B所示，第一分离区MS1和第二分离区MS2a和MS2b可以包括分离层107。分离层107可以仅包括绝缘材料，或者可以包括绝缘材料和导电材料。在示例实施例中，当分离层107包括通过绝缘层与栅电极130间隔开的导电层时，第一分离区MS1可以包括参照图2描述的共源极线CSL，并且第二分离区MS2a和MS2b可以包括伪共源极线。在这种情况下，伪共源极线可以处于浮置状态，在浮置状态中，伪共源极线不连接至用于驱动半导体装置100的元件并且/或者未施加电信号。在示例实施例中，当分离层107仅包括绝缘层时，共源极线CSL可以设置在衬底101中，或者可以设置在衬底101上，以与衬底101的上表面接触。
上分离区SS可以在第一区A中在第一分离区MS1与第二中间分离区MS2a之间在x方向上纵长地延伸。上分离区SS可以与第二辅助分离区MS2b并排设置。上分离区SS可以穿透栅电极130的包括串选择栅电极130S的一些部分。通过上分离区SS分离的串选择栅电极130S可以形成不同的串选择线SSL1_1、SSL1_2、SSL1_3、SSL2_1、SSL2_2和SSL2_3(见图2)。在一些实施例中，上分离区SS还可以穿透存储器单元栅电极130M中的最上面的一个。在该实施例中，通过上分离区SS分离的存储器单元栅电极130M中的最上面的一个可以为伪栅电极。
上分离区SS可以包括上绝缘层103。如图4B所示，上绝缘层103可以将三个栅电极130(例如，两个串选择栅电极130S和存储器单元栅电极130M中的最上面的一个)在y方向上彼此分离。在示例实施例中，通过上绝缘层103彼此分离的栅电极130的数量可以变化。
下分离区GS可以设置在与设置在最下面的部分的地选择栅电极130G的水平相同的水平上。下分离区GS和地选择栅电极130G可以具有相同的厚度。例如，下分离区GS和地选择栅电极130G的上表面可以彼此共面，并且下分离区GS和地选择栅电极130G的下表面可以彼此共面。当参照取向、布局、位置、形状、大小、量或其它量度时，如本文所用的诸如“相同”、“相等”、“平面”或者“共面”的术语不一定意指完全相同的取向、布局、位置、形状、大小、量或其它量度，而是旨在涵盖在例如会由于制造工艺而发生的可接受的变化内的几乎相同的取向、布局、位置、形状、大小、量或其它量度。除非上下文或者其它表述另有说明，否则本文中可以使用术语“基本上”来强调这种意思。例如，被描述为“基本上相同”、“基本上相等”或者“基本上平面”的项可以完全相同、相等或者平面，或者可以在例如会由于制造工艺而发生的可接受的变化范围内完全相同、相等或者平面。
可以在一对第一分离区MS1之间在y方向上将地选择栅电极130G划分为两部分。例如，第一部分可以位于第一分离区MS1中的第一个与下分离区GS之间，第二部分可以位于下分离区GS与第一分离区MS1中的第二个之间。下分离区GS可以与第二中间分离区MS2a之间的间隔区一起将第二中间分离区MS2a彼此连接。
如图4A所示，下分离区GS可以包括下绝缘层170。下绝缘层170可以由例如氧化硅形成，并且可以由与层间绝缘层120的材料相同的材料形成。下分离区GS上方的层间绝缘层120和栅电极130的至少一些部分可以具有在下分离区GS的上部中朝着下分离区GS的中心形成的凹进部分DP。在(例如，在z方向上)远离下分离区GS的区中，层间绝缘层120和栅电极130可以包括具有平滑曲率的凹进部分DP或者可以不包括凹进部分DP。例如，更靠近下分离区GS的层间绝缘层120和栅电极130可以具有较大的凹进部分DP，而更远离下分离区GS的层间绝缘层120和栅电极130可以具有较小的凹进部分DP或者不存在凹进部分DP。在示例实施例中，根据形成下分离区GS的工艺，可以不形成凹进部分DP，并且下分离区GS上的层间绝缘层120可以具有平面的上表面。
当在平面图中看时，沟道结构CH可以形成行和列，并且可以在第一区A上彼此间隔开。沟道结构CH可以按照格子图案设置，或者可以在一个方向上按照z字形图案设置。沟道结构CH中的每一个可以具有柱形，并且可以具有倾斜的侧表面，并且根据纵横比具有朝着衬底101减小的宽度。在示例实施例中，设置在第一区A的邻近于第二区B的一端上的沟道结构CH可以是伪沟道。与上分离区SS重叠的沟道结构CH也可以是伪沟道。在这种情况下，伪沟道DCH中的每一个可以具有与沟道结构CH中的每一个的结构相同或相似的结构，并且可以与沟道结构CH同时并通过同一工艺形成，但是可以在半导体装置100中不具有实质性的功能。例如，伪沟道结构DCH对于读操作或写操作的功能无效(例如，伪沟道结构DCH可以不电连接至位线接触件，因此可以不连接至位线)。
参照图4C中的放大图，沟道层140可以设置在沟道结构CH中。在沟道结构CH中，沟道层140可以具有包围设置在其中的沟道绝缘层150的环形，但是在示例实施例中，在没有沟道绝缘层150的情况下，沟道层140可以具有诸如圆柱形或棱柱形的柱形。沟道层140可以连接至设置在沟道结构CH的下部中的外延层105。沟道层140可以包括诸如多晶硅或者单晶硅的半导体材料，并且半导体材料可以是未掺杂的材料，或者包括p型杂质或者n型杂质的材料。在y方向上线性设置的沟道结构CH可以根据连接至沟道焊盘155的上布线结构的布置连接至不同的位线BL0至BL2(见图2)。
沟道焊盘155可以设置在沟道结构CH中的沟道层140的上部中。沟道焊盘155可以覆盖沟道绝缘层150的上表面，并且可以电连接至沟道层140。沟道焊盘155可以包括例如掺杂的多晶硅。
栅极电介质层145可以设置在栅电极130与沟道层140之间。虽然未详细示出，但是栅极电介质层145可以包括从沟道层140按次序堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以将电荷隧穿至电荷存储层。例如，隧穿层可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氧氮化硅(SiON)或者它们的组合。电荷存储层可以为电荷俘获层或者浮置栅极导电层。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氧氮化硅(SiON)、高k电介质材料或者它们的组合。在示例实施例中，栅极电介质层145的至少一部分可以沿着栅电极130在水平方向上延伸。
外延层105可以在沟道结构CH的下端设置在衬底101上，并且可以设置在至少一个栅电极130的侧表面上。外延层105可以设置在衬底101的凹进区中。外延层105的上表面的高度可以高于最下面的栅电极130的上表面，并且可以低于其上部上的栅电极130的下表面(例如，栅电极130直接在最下面的栅电极130上方)，但是其示例实施例不限于此。在示例实施例中，可以不提供外延层105，并且在这种情况下，沟道层140可以直接连接至衬底101。
伪沟道结构DCH可以设置在第二区B中，并且伪沟道结构DCH中的每一个可以具有与沟道结构CH中的每一个的结构相同或相似的结构，但是伪沟道结构DCH可以在半导体装置100中不具有实质性的功能。伪沟道结构DCH可以穿透衬底绝缘层110并且可以连接至衬底101。例如，伪沟道结构DCH可以延伸穿过衬底绝缘层110的下表面。伪沟道结构DCH可以包括：第一伪沟道结构DCH1，其设置在下分离区GS在y方向上取得的外侧上；第二伪沟道结构DCH2，其形成行和列，并且按照规则图案设置在栅电极130的焊盘区中；以及第三伪沟道结构DCH3，其沿着x方向设置在第二辅助分离区MS2b之间的间隔区的至少一部分中。如上所述，沟道结构CH还可以在第一区A中包括伪沟道结构。
第一伪沟道结构DCH1可以在y方向上设置在下分离区GS的两侧上。第一伪沟道结构DCH1可以设置在在x方向上彼此邻近的第二伪沟道结构DCH2之间。第一伪沟道结构DCH1中的每一个的最大直径(或宽度)可以大于沟道结构CH和第二伪沟道结构DCH2和第三伪沟道结构DCH3中的每一个的最大直径(或宽度)。例如，第一伪沟道结构DCH1的最大直径可以为大于第一宽度W1(其为沟道结构CH中的每一个的最大直径)的第二宽度W2，并且第二宽度W2可以大于第三宽度W3(其为第三伪沟道结构DCH3中的每一个的最大直径)。第二宽度W2还可以大于第二伪沟道结构DCH2中的每一个的最大直径。例如，第一宽度W1可以在大约50nm至150nm的范围内，并且第二宽度W2可以在大约120nm至220nm的范围内。沟道结构CH和第二伪沟道结构DCH2和第三伪沟道结构DCH3中的每一个可以具有圆形或者近似圆形的形状，而第一伪沟道结构DCH1中的每一个可以具有其中沿着y方向的宽度大于沿着x方向的宽度的形状。例如，第一伪沟道结构DCH1中的每一个可以具有椭圆形、细长形状、矩形或卵形。
第二伪沟道结构DCH2可以按照图案布置。当被焊盘区中的第一分离区MS1和第二分离区MS2a和MS2b围绕的最小单元被称作单元焊盘区时，第二伪沟道结构DCH2可以设置在单个单元焊盘区的四个拐角上，并且四个第二伪沟道结构DCH2可以重复地设置在各个单元焊盘区中。第二伪沟道结构DCH2中的每一个的最大直径可以小于第一伪沟道结构DCH1中的每一个的最大直径，并且可以等于或者小于第三伪沟道结构DCH3中的每一个的最大直径。
第三伪沟道结构DCH3可以在y方向上与第一伪沟道结构DCH1一起线性地设置，并且可以沿着x方向设置在第二辅助分离区MS2b之间的间隔区中。在示例实施例中，第三伪沟道结构DCH3可以仅在y方向上与第一伪沟道结构DCH1一起线性地设置，并且可以不沿着x方向设置在第二辅助分离区MS2b中的其它间隔区中。在这种情况下，如图3A所示，衬底绝缘层110可以不延伸至其它间隔区。在示例实施例中，第三伪沟道结构DCH3可以沿着x方向设置在第二辅助分离区MS2b之间的全部间隔区中。
由于伪沟道结构DCH穿透衬底绝缘层110，因此伪沟道结构DCH的下端可以设置在低于沟道结构CH的下端的水平上。因此，伪沟道结构DCH的高度可以高于沟道结构CH中的每一个的高度。另外，伪沟道结构DCH中的外延层105中的每一个的侧表面的至少一部分可以被衬底绝缘层110包围。例如，伪沟道结构的外延层105的上表面可以低于衬底绝缘层110的上表面，并且伪沟道结构的外延层105的下表面可以低于衬底绝缘层110的下表面。当外延层105中的每一个的直径相对大时，根据第一伪沟道结构DCH1、第二伪沟道结构DCH2和第三伪沟道结构DCH3的直径，伪沟道结构DCH中的外延层105中的每一个可以具有相对低的高度或者相对减小的厚度。例如，沟道结构CH中的外延层105中的每一个可以具有第一高度H1，第一伪沟道结构DCH1中的外延层105中的每一个可以具有第二高度H2，并且第三伪沟道结构DCH3中的外延层105中的每一个可以具有第三高度H3，第三高度H3与第一高度H1相同或者低于第一高度H1并且高于第二高度H2。
伪沟道结构DCH可以被配置为支承包括层间绝缘层120的堆叠结构，以防止在制造半导体装置100的工艺期间塌陷。其中设有下分离区GS的区可能容易遭受会在制造半导体装置100的工艺期间发生的塌陷。在示例实施例中，虽然伪沟道结构DCH可以不与下分离区GS重叠，但是通过将伪沟道结构DCH设置在下分离区GS的两侧上，可以防止下分离区GS的上部中的塌陷。
另外，由于与其中第一伪沟道结构DCH1与下分离区GS重叠的配置相比，对第一伪沟道结构DCH1中的每一个的大小的限制较少，因此第一伪沟道结构DCH1中的每一个可以具有相对增大的尺寸，并且可以防止由于未对准等导致的缺陷。此外，由于第一伪沟道结构DCH1与凹进部分DP的中心间隔开，因此可以防止由凹进部分DP的结构导致的缺陷。另外，伪沟道结构DCH穿透衬底绝缘层110，并且伪沟道结构DCH的下端可以设置在比沟道结构CH更低的水平上，因此，可以防止外延层105与栅电极130之间的诸如短路或泄漏电流的缺陷。
单元区绝缘层190可以设置在栅电极130的堆叠结构上，并且可以包括诸如氧化硅、氮化硅等的绝缘材料。
图5A至图6B是示出根据示例实施例的半导体装置的平面图和剖视图。图5A和图6A示出了对应于图3B所示的区的区，并且图5B和图6B示出了对应于图4A所示的区的区。
参照图5A和图5B，在半导体装置100a中，伪沟道结构DCHa可以仅包括第一伪沟道结构DCH1和第二伪沟道结构DCH2。因此，与图3A至图4C中的示例实施例不同，伪沟道结构DCHa可以不包括第三伪沟道结构DCH3。在这种情况下，在衬底101中，衬底绝缘层110a可以不延伸至在x方向上彼此邻近的第二中间分离区MS2a之间的区，并且可以不延伸至在x方向上彼此邻近的第二辅助分离区MS2b之间的区。
参照图6A和图6B，与图3A至图4C所示的示例实施例不同，在半导体装置100b中，衬底绝缘层110b可以延伸至在x方向上彼此邻近的第二辅助分离区MS2b之间的区，还可以延伸至在x方向上彼此邻近的第二中间分离区MS2a之间的区。因此，衬底绝缘层110b可以在一个平面上或者在z方向上与下分离区GS重叠。
图7A和图7B是示出根据示例实施例的半导体装置的平面图。图7A和图7B示出对应于图3B所示的区的区。
参照图7A，与图3B所示的示例实施例不同，在半导体装置100c中，伪沟道结构DCHc的第二伪沟道结构DCH2中的每一个可以具有近似卵形而不是圆形的形状。设置在单个单元焊盘区中的四个第二伪沟道结构DCH2可以分别被配置为在朝着单元焊盘区的中心的方向上倾斜。即使在这种情况下，第一伪沟道结构DCH1中的每一个的最大直径可以大于第二伪沟道结构DCH2中的每一个的最大直径。在示例实施例中，包括在伪沟道结构DCHc中的第一伪沟道结构DCH1、第二伪沟道结构DCH2和第三伪沟道结构DCH3的形状可以改变。
参照图7B，与图3B中的示例实施例不同，在半导体装置100d中，伪沟道结构DCHc的第一伪沟道结构DCH1中的每一个可以被配置为具有延长的长度。第一伪沟道结构DCH1中的每一个可以具有延长的最大直径W4，使得第一伪沟道结构DCH1可以邻近于在第二辅助分离区MS2b与第二中间分离区MS2a之间的第二分离区MS2a和MS2b的两端在y方向上的延长线。因此，在单个单元焊盘区中，第一伪沟道结构DCH1可以在x方向上与第二伪沟道结构DCH2中的每一个重叠。在示例实施例中，第一伪沟道结构DCH1中的每一个的大小和形状可以在其中第一伪沟道结构DCH1在两侧上与第二伪沟道结构DCH2间隔开的范围内变化。
图8是示出根据示例实施例的半导体装置的平面图。
参照图8，在半导体装置100e中，在图8中的下分离区GS的右侧，第二中间分离区MS2a可以不作为单个区延伸，并且可以在x方向上在至少一个区中彼此间隔开，并且可以与图3A中的示例实施例不同地设置多个第二中间分离区MS2a。当半导体装置100e的栅电极130的数量增加时，上述配置可以在制造工艺期间增强防止包括层间绝缘层120的堆叠结构的塌陷的功能。因此，为了分开地选择栅电极130G，还可以将下分离区GSa设置在其中第二中间分离区MS2a彼此间隔开的区中。
在示例实施例中，第一伪沟道结构DCH1可以在栅电极130的堆叠结构的较高的区(例如，更靠近第一区A的区)中设置在第二中间分离区MS2a之间的间隔区的外侧上，并且可以不设置在堆叠结构的下区(例如，最远离第一区A的区)中的第二中间分离区MS2a之间的间隔的外侧上。因此，第一伪沟道结构DCH1可以仅设置在邻近于第一区A的下分离区GS的两侧上，并且可以不设置在其它下分离区GSa的两侧上。上述配置可以基于接触插塞MCP的布置，并且稍后将参照图10A和图10B更详细地描述所述配置。
图9是示出根据示例实施例的半导体装置的平面图。
参照图9，在半导体装置100f中，伪沟道结构DCHf的第二伪沟道结构DCH2的布置可以与图3A所示的示例不同。第二伪沟道结构DCH2可以沿着栅电极130的端部设置。例如，第二伪沟道结构DCH2可以跨越栅电极130的端部设置，从而桥接栅电极130的端部。因此，两个第二伪沟道结构DCH2可以在在算术上位于单个单元焊盘区中，而不是在单个单元焊盘区中设置四个第二伪沟道结构DCH2。例如，各个第二伪沟道结构DCH2可以设置为使得第二伪沟道结构DCH2的第一半位于第一焊盘区中，并且第二伪沟道结构DCH2的第二半位于第二焊盘区中。即使在这种情况下，第一伪沟道结构DCH1也可以在y方向上设置在下分离区GS的外侧上。因此，在示例实施例中，与图3A所示的示例实施例相比，第一伪沟道结构DCH1中的每一个可以在x方向上具有延长的尺寸。
图10A和图10B是示出根据示例实施例的半导体装置的平面图。
参照图10A，半导体装置100g还可以包括设置在栅电极130的台阶部分(例如，焊盘区)中的接触插塞MCP。接触插塞MCP可以将栅电极130连接至设置在上部中的布线结构，并且可以由导电材料形成。如图10A所示，接触插塞MCP可以不设置在在y方向上邻近于第二中间分离区MS2a之间的间隔区的焊盘区(其中设有下分离区GS的区)中。例如，接触插塞MCP可以按照规则图案设置，并且接触插塞MCP可以不设置于在第一伪沟道结构DCH1周围的最上面的部分中设置的存储器栅电极130M中。因此，可以确保其中设有第一伪沟道结构DCH1的区。在这种情况下，由于最上面的部分中的存储器栅电极130M可以在一对第一分离区MS1之间形成单层，因此存储器栅电极130M可以通过设置在其它焊盘区中的接触插塞MCP电连接至布线结构。
参照图10B，与图10A所示的示例实施例不同，在半导体装置100h中，在y方向上邻近于其中设置有下分离区GS的区的单元焊盘区之中，接触插塞MCP可以设置在一侧上的单元焊盘区中，，并且接触插塞MCP可以不设置在另一侧上的单元焊盘区中。因此，第一伪沟道结构DCH1可以不设置在单元焊盘区的其上设置有接触插塞MCP的所述一侧上，并且可以仅设置在单元焊盘区的其上未设置接触插塞MCP的所述另一侧上。
图11是示出根据示例实施例的半导体装置的剖视图。
参照图11，半导体装置100i可以包括存储器单元区CELL和外围电路区PERI。存储器单元区CELL可以设置在外围电路区PERI的上表面上。可替换地，在示例实施例中，存储器单元区CELL可以设置在外围电路区PERI的下表面上。
存储器单元区CELL可以包括如在图3A至图4C所示的示例实施例中的衬底101、衬底绝缘层110、栅电极130、沟道结构CH和伪沟道结构DCH、第一分离区MS1和第二分离区MS2a和MS2b以及下分离区GS。存储器单元区CELL还可以具有参照图5A至图10B的上述示例实施例中描述的一个或多个结构。
外围电路区PERI可以包括基体衬底201、设置在基体衬底201上的电路装置220、电路接触插塞270和布线280。
基体衬底201可以具有在x方向和y方向上延伸的上表面。基体衬底201可以包括器件隔离层，并且有源区可以限定在基体衬底201中。包括杂质的源极/漏极区205可以设置在有源区的一部分中。例如，基体衬底201可以包括诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体的半导体材料。
电路装置220可以包括平面晶体管。电路装置220中的每一个可以包括电路栅极绝缘层222、间隔件层224以及电路栅电极225。源极/漏极区205可以在电路栅电极225的两侧上设置在基体衬底201中。
外围区绝缘层290可以设置在基体衬底201上的电路装置220上。电路接触插塞270可以穿透外围区绝缘层290，并且可以连接至源极/漏极区205。可以通过电路接触插塞270将电信号施加至电路装置220。在未示出的区中，电路接触插塞270还可以连接至电路栅电极225。布线280可以连接至电路接触插塞270，并且可以配置为多个层。存储器单元区CELL的栅电极130可以通过穿透外围电路区PERI的穿透区和形成在穿透区中的穿透过孔连接至外围电路区PERI的电路装置220。
在半导体装置100i中，可以制造外围电路区PERI，并且存储器单元区CELL的衬底101可以形成在外围电路区PERI的上部上，从而制造存储器单元区CELL。衬底101的大小可以与基体衬底201的大小相同或者小于基体衬底201的大小。
图12A至图16B是示出根据示例实施例的制造半导体装置的方法的平面图和剖视图。图12A至图16B中的剖视图示出了对应于图4A所示的区的区。
参照图12A和图12B，可以在衬底101中的第二区B中形成衬底绝缘层110。
可以通过衬底101的一部分的各向异性蚀刻来形成沟槽区。沟槽区中的每一个的宽度可以向下减小。例如，各个沟槽区的宽度可以在越靠近衬底101的下表面越窄，并且可以在越靠近衬底101的上表面越宽。可以用绝缘材料填充沟槽区，并且可以执行沿着衬底101的上表面使沟槽区平坦化的工艺，以形成衬底绝缘层110。通过平坦化工艺，衬底绝缘层110的上表面可以与衬底101的上表面共面。
除其中设置有第一分离区MS1和第二分离区MS2a和MS2b的区以外，可以在衬底101的第二区B中设置衬底绝缘层110。在示例实施例中，当在图中未示出的区中形成限定衬底101的有源区的器件隔离层时，可以在同一工艺中与器件隔离层一起形成衬底绝缘层110。
参照图13A和图13B，可以在衬底101上交替地堆叠牺牲层180和层间绝缘层120，可以去除牺牲层180和层间绝缘层120的一些部分，使得牺牲层180可以在x方向上延伸不同长度，并且可以形成下分离区GS和上分离区SS。
可以在后续工艺中用栅电极130替代牺牲层180。牺牲层180可以由相对于层间绝缘层120具有蚀刻选择性的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，并且牺牲层180可以由从硅、氧化硅、碳化硅和氮化硅中选择的与层间绝缘层120的材料不同的材料形成。在示例实施例中，层间绝缘层120的厚度可以不均匀。例如，最下面的层间绝缘层120可以具有相对薄的厚度，并且最上面的层间绝缘层120可以具有相对厚的厚度。牺牲层180和层间绝缘层120的厚度以及牺牲层180和层间绝缘层120的层数可以变化。
在第二区B中，可以对牺牲层180重复地执行光刻工艺和蚀刻工艺，以允许设置在上部的牺牲层180比设置在下部的牺牲层180延伸得少。因此，牺牲层180可以具有楼梯形式。在示例实施例中，还可以在这样的区中沉积用于形成牺牲层180的材料，使得牺牲层180中的每一个的端部可以具有增大的厚度：在该区中，设置在下部的牺牲层180可以通过延伸得比设置在上区的牺牲层180更远而暴露出来。
在形成最下面的牺牲层180之后，可以执行图案化工艺和沉积绝缘材料的工艺，使得下分离区GS可以包括下绝缘层170。下绝缘层170可以由相对于牺牲层180具有蚀刻选择性的材料形成。在示例实施例中，通过从下分离区GS去除牺牲层180和在其上部形成层间绝缘层120，下分离区GS可以由层间绝缘层120的材料形成。在其中不对层间绝缘层120执行平坦化工艺的情况下，上部中的层间绝缘层120可以具有如图13B所示的凹进部分DP。当对上部中的层间绝缘层120执行平坦化工艺时，可以不形成凹进部分DP。
上分离区SS可以在x方向上纵长地延伸，并且可以从第一区A延伸至第二区B的一部分。其中形成有上分离区SS的区可以利用掩模层暴露出来，并且可以从最上面的部分去除特定数量的牺牲层180和层间绝缘层120。如图4B，上分离区SS可以比其中设置了串选择栅电极130S的区向下延伸得更多。可以在去除了牺牲层180和层间绝缘层120的区中沉积绝缘材料，并且可以形成上绝缘层103。上绝缘层103可以由相对于牺牲层180具有蚀刻选择性的材料形成，并且可以由例如与层间绝缘层120的材料相同的材料形成。
可以形成覆盖牺牲层180和层间绝缘层120的堆叠结构的上部的单元区绝缘层190。
参照图14A和图14B，可以形成穿透牺牲层180和层间绝缘层120的堆叠结构的沟道结构CH和伪沟道结构DCH。
可以通过牺牲层180和层间绝缘层120的各向异性蚀刻形成沟道结构CH和伪沟道结构DCH，并且它们可以形成为孔类型。由于堆叠结构的高度，沟道结构CH和伪沟道结构DCH的侧壁可以不垂直于衬底101的上表面。可以在衬底101的第一区A中形成沟道结构CH，并且可以在第二区B中形成伪沟道结构DCH。伪沟道结构DCH可以被配置为穿透衬底绝缘层110的至少一部分。在示例实施例中，沟道结构CH和伪沟道结构DCH可以被配置为使衬底101的一部分凹陷。可替换地，在示例实施例中，伪沟道结构DCH可以不完全穿透衬底绝缘层110，并且可以仅延伸至衬底绝缘层110中，使得伪沟道结构DCH可以不接触衬底101。
可以在沟道结构CH和伪沟道结构DCH中形成外延层105、栅极电介质层145的至少一部分、沟道层140、沟道绝缘层150和沟道焊盘155。当除伪沟道结构DCH之外，在第一区A中还与沟道结构CH一起设置有其他伪沟道结构(未示出)时，可以在当前阶段中与沟道结构CH一起形成该伪沟道结构。
可以利用选择性外延生长(SEG)工艺形成外延层105。外延层105可以设为单外延层或者多外延层。外延层105可以包括其中可以掺杂或不掺杂杂质的多晶硅、单晶硅、多晶锗或者单晶锗。在伪沟道结构DCH中，可以在衬底绝缘层110中设置外延层105的上端，并且外延层105的侧表面的至少一部分可以被衬底绝缘层110包围。因此，在伪沟道结构DCH中，外延层105可以与牺牲层180间隔开。
通过原子层沉积(ALD)或者化学气相沉积(CVD)，栅极电介质层145可以被配置为具有均匀的厚度。在该工艺中，可以形成栅极电介质层145的整个部分，或者可以部分地形成栅极电介质层145，并且可以在该工艺中与沟道结构CH和伪沟道结构DCH一起形成栅极电介质层145的垂直于衬底101延伸的一部分。可以在沟道结构CH和伪沟道结构DCH中的栅极电介质层145上形成沟道层140。沟道绝缘层150可以填充沟道结构CH和伪沟道结构DCH，并且可以由绝缘材料形成。在示例实施例中，可以用导电材料而不是沟道绝缘层150来填充沟道层140的内部区。沟道焊盘155可以由诸如以多晶硅为例的导电材料形成。
参照图15A和图15B，可以形成穿透牺牲层180和层间绝缘层120的堆叠结构的开口OP，并且可以通过开口OP去除牺牲层180。
可以通过利用光刻工艺形成掩模层和各向异性蚀刻堆叠结构来形成开口OP。在形成开口OP之前，可以在沟道结构CH和伪沟道结构DCH上额外形成单元区绝缘层190，以保护下结构。可以在对应于第一分离区MS1和第二分离区MS2a和MS2b的位置将开口OP形成为沟槽。因此，开口OP可以在x方向上纵长地延伸。开口OP的一些部分可以沿着第一区A和第二区B的整个区延伸，并且其它部分可以仅在第二区B中延伸。在该工艺中，可以在开口OP的下部中使衬底101暴露。
例如，可以利用湿法蚀刻工艺相对于层间绝缘层120选择性地去除牺牲层180。因此，可以在层间绝缘层120之间形成侧开口，并且可以通过所述侧开口使沟道结构CH的栅极电介质层145的侧壁的一些部分和下绝缘层170的侧表面暴露。在该工艺中，在去除牺牲层180之后，会劣化层间绝缘层120的堆叠结构的稳定性，但是其中开口OP彼此间隔开的区和伪沟道结构DCH可以稳定地支承该堆叠结构。另外，设置在下分离区GS的外侧上的第一伪沟道结构DCH1中的每一个可以具有相对大的尺寸，使得还可以支承层间绝缘层120的堆叠结构。
参照图16A和图16B，可以通过用导电材料填充去除了牺牲层180的区来形成栅电极130。
栅电极130可以包括金属、多晶硅或者金属硅化物材料。开口OP可以提供用于形成栅电极130的材料的传递通路。栅电极130可以不彼此分离，并且可以在沿x方向彼此线性隔开的开口OP之间彼此连接，从而可以形成栅极连接件。在形成栅电极130之后，可以通过额外的工艺去除沉积在开口OP中的用于形成栅电极130的材料。
返回参照图3A和图4A，可以在开口OP中形成分离层107。
分离层107可以包括绝缘材料，并且在示例实施例中，分离层107还可以包括导电材料和绝缘材料。因此，可以形成第一分离区MS1和第二分离区MS2a和MS2b，并且第一分离区MS1和第二分离区MS2a和MS2b可以在同一工艺中形成并且可以具有相同的结构。
可以在沟道结构CH上形成诸如接触插塞和位线的上布线结构。
根据前述示例实施例，通过考虑到衬底绝缘层和下分离区的布置来优化伪沟道结构的布置，可以提供可靠性提高的半导体装置。
虽然以上已经示出和描述了示例实施例，但是本领域技术人员将显而易见，在不脱离如由所附权利要求所限定的本发明构思的范围的情况下，可以作出修改和改变。

Claims (20)

1.一种半导体装置，包括：
衬底，其具有第一区和第二区；
栅电极，其彼此间隔开并且在所述第一区上在垂直于所述衬底的上表面的第一方向上堆叠，在所述第二区上在垂直于所述第一方向的第二方向上延伸不同的长度，并且包括从所述衬底按次序堆叠的至少一个地选择栅电极、存储器单元栅电极和至少一个串选择栅电极；
第一分离区，其穿透所述栅电极并且在所述第一区和所述第二区中在所述第二方向上延伸，并且在垂直于所述第一方向和所述第二方向的第三方向上彼此间隔开；
第二分离区，其穿透所述栅电极，并且在所述第一分离区之间在所述第二方向上延伸，并且在所述第二区上在所述第二方向上彼此间隔开；
下分离区，其在所述第二分离区之间穿透所述至少一个地选择栅电极，并且与所述第二分离区一起将所述至少一个地选择栅电极分离；
衬底绝缘层，其在所述第二区中设置在所述第一分离区与所述第二分离区之间的衬底中；
沟道结构，其穿透所述栅电极并且在所述第一区中垂直于所述衬底延伸；以及
第一伪沟道结构，其穿透所述栅电极和所述衬底绝缘层，并且在所述第三方向上在所述下分离区的外侧上垂直于所述衬底延伸。
2.根据权利要求1所述的半导体装置，其中，所述第一伪沟道结构在所述第二方向上具有第一宽度，并且在所述第三方向上具有大于所述第一宽度的第二宽度。
3.根据权利要求2所述的半导体装置，其中，所述沟道结构中的每一个具有第一最大宽度，并且所述第一最大宽度小于所述第一伪沟道结构的第二宽度。
4.根据权利要求3所述的半导体装置，其中，所述第一最大宽度在50nm至150nm的范围内，并且所述第二宽度在120nm至220nm的范围内。
5.根据权利要求1所述的半导体装置，其中，所述衬底绝缘层设置在所述下分离区与所述第一分离区之间以及所述第二分离区与所述第一分离区之间，以在平面上不与所述下分离区重叠。
6.根据权利要求1所述的半导体装置，还包括：
第二伪沟道结构，其穿透所述栅电极和所述衬底绝缘层，并且在所述第二区中形成行和列，
其中，所述第一伪沟道结构设置在在所述第二方向上彼此邻近的所述第二伪沟道结构之间。
7.根据权利要求6所述的半导体装置，其中，所述第二伪沟道结构中的每一个的大小和形状与所述第一伪沟道结构的大小和形状不同。
8.根据权利要求6所述的半导体装置，其中，所述第一伪沟道结构被四个第二伪沟道结构围绕。
9.根据权利要求6所述的半导体装置，其中，所述第二伪沟道结构沿着所述栅电极的端部设置。
10.根据权利要求1所述的半导体装置，还包括：
第三分离区，其穿透所述栅电极并且在所述第二方向上在所述第一分离区与所述第二分离区之间延伸，并且在所述第二区中在所述第二方向上彼此间隔开，且间隔区位于所述第一分离区与所述第二分离区之间。
11.根据权利要求10所述的半导体装置，
其中，所述衬底绝缘层在所述间隔区中的最邻近所述第一区的第一间隔区的下部中设置在所述衬底上，并且
其中，所述半导体装置还包括第三伪沟道结构，其穿透所述栅电极和所述衬底绝缘层并且在所述第一间隔区中垂直于所述衬底延伸。
12.根据权利要求11所述的半导体装置，其中，所述第三伪沟道结构的最大直径小于所述第一伪沟道结构的最大直径。
13.根据权利要求11所述的半导体装置，其中，所述衬底绝缘层与所述第一间隔区以外的间隔区间隔开，以不与所述间隔区重叠。
14.根据权利要求1所述的半导体装置，
其中，随着所述第二区中的下区中的栅电极比在上区中的栅电极延伸得更远，所述栅电极提供焊盘区，并且
其中，所述半导体装置还包括连接至所述焊盘区中的栅电极的接触插塞。
15.根据权利要求14所述的半导体装置，其中，所述第一伪沟道结构在所述第三方向上设置在所述下分离区的第一侧上，并且所述接触插塞之一在所述第三方向上设置在所述下分离区的第二侧上。
16.一种半导体装置，包括：
衬底，其具有导电区和绝缘区；
栅电极，其包括子栅电极和栅极连接件，所述子栅电极彼此间隔开并且在垂直于所述衬底的上表面的第一方向上堆叠，并且在垂直于所述第一方向的第二方向上延伸，所述栅极连接件连接设置在同一水平上的子栅电极；
沟道结构，其穿透所述栅电极，并且在所述衬底的导电区中延伸；以及
第一伪沟道结构，其穿透所述栅电极并且在所述衬底的绝缘区中延伸，并且设置为在垂直于所述第一方向和所述第二方向的第三方向上邻近于所述栅极连接件的至少一侧。
17.根据权利要求16所述的半导体装置，其中，所述沟道结构中的每一个在所述第一方向上具有第一高度，并且所述第一伪沟道结构具有大于所述第一高度的第二高度。
18.一种半导体装置，包括：
衬底，其具有第一区和第二区；
栅电极，其彼此间隔开并且在所述第一区中在垂直于所述衬底的上表面的第一方向上堆叠，并且在垂直于所述第一方向的第二方向上延伸不同的长度，并且在所述第二区中提供焊盘区；
穿透分离区，其穿透所述栅电极，并且在所述第一区和所述第二区中在所述第二方向上延伸，并且在所述第二区中在所述第二方向上彼此间隔开；
下分离区，其穿透在所述穿透分离区之间的包括最下面的栅电极的至少一个栅电极；
衬底绝缘层，其设置在所述第二区中的衬底的一部分中；
沟道结构，其穿透所述栅电极并且在所述第一区中垂直于所述衬底延伸；以及
伪沟道结构，其穿透所述栅电极以及所述衬底绝缘层的至少一些部分，并且在所述第二区中垂直于所述衬底延伸，并且包括在所述下分离区周围邻近于所述下分离区设置的第一伪沟道结构和在所述栅电极的焊盘区中按照规则图案设置的第二伪沟道结构。
19.根据权利要求18所述的半导体装置，其中，所述第一伪沟道结构在垂直于所述第一方向和所述第二方向的第三方向上设置在所述下分离区的两侧中的每一个上。
20.根据权利要求18所述的半导体装置，
其中，所述沟道结构和所述伪沟道结构中的每一个包括设置在其下部中的外延层，并且
其中，所述沟道结构的外延层具有第一厚度，并且所述伪沟道结构的外延层具有小于所述第一厚度的第二厚度。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210016214A (ko) * 2019-08-02 2021-02-15 삼성전자주식회사 반도체 장치
KR20210158449A (ko) * 2020-06-23 2021-12-31 삼성전자주식회사 반도체 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8786007B2 (en) 2008-12-03 2014-07-22 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory device
KR101145318B1 (ko) * 2010-07-15 2012-05-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR101519130B1 (ko) 2010-10-05 2015-05-12 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
KR102150253B1 (ko) 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
US10847540B2 (en) * 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
JP6495838B2 (ja) 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102632478B1 (ko) 2016-09-02 2024-02-05 에스케이하이닉스 주식회사 반도체 장치
US10483277B2 (en) * 2016-09-13 2019-11-19 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US9881929B1 (en) 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
KR102650995B1 (ko) 2016-11-03 2024-03-25 삼성전자주식회사 수직형 메모리 장치
US10115632B1 (en) 2017-04-17 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
KR102373818B1 (ko) 2017-07-18 2022-03-14 삼성전자주식회사 반도체 장치
KR102366971B1 (ko) 2017-08-08 2022-02-24 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10685914B2 (en) 2017-08-31 2020-06-16 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102587973B1 (ko) 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102362622B1 (ko) * 2018-02-23 2022-02-14 삼성전자주식회사 서로 다른 종류의 메모리 셀들을 갖는 반도체 소자
US10943913B2 (en) * 2018-09-27 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Strap-cell architecture for embedded memory
US10847523B1 (en) * 2019-07-03 2020-11-24 Macronix International Co., Ltd. Stacked memory and ASIC device
KR20210016214A (ko) * 2019-08-02 2021-02-15 삼성전자주식회사 반도체 장치

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