CN110581135B - 半导体器件及其制造方法 - Google Patents

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Abstract

提供了半导体器件及其制造方法。一种半导体器件包括栅电极的垂直堆叠。所述栅电极以不同的长度延伸以提供接触区域。所述栅电极具有导电区域和绝缘区域。接触栓填充在所述接触区域中穿过所述栅电极的堆叠的接触孔。所述接触栓连接到所述栅电极。所述接触栓在所述接触区域中穿过一个栅电极的导电区域并电连接到该栅电极，并且穿过其他栅电极的所述绝缘区域。所述绝缘区域在所述栅电极与所述接触栓相交的区域中设置在所述接触孔的外部。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2018年6月11日在韩国知识产权局提交的韩国专利申请No.10-2018-0066815的利益和优先权，该韩国专利申请的全部公开内容以引用的方式合并于本申请中。
技术领域
本公开涉及半导体，更具体地，涉及半导体器件及其制造方法。
背景技术
即使半导体器件的尺寸越来越小，它们也变得越来越强大。这是通过设计其组成元件具有较高集成度的半导体器件来实现的。提高集成度的一种方式是利用垂直晶体管结构代替传统的平面晶体管结构。在具有垂直晶体管结构的半导体器件中，元件占据多个高度，从而增加了可以设置在单个芯片上的元件数目，而不增加该芯片的占用面积。
发明内容
一种半导体器件包括多个栅电极，所述多个栅电极在与衬底的上表面垂直的方向上堆叠并且彼此间隔开。所述多个栅电极在一个方向上以彼此不同的长度延伸以提供多个接触区域。所述多个栅电极中的每一个栅电极具有导电区域和绝缘区域。多个接触栓填充在所述接触区域中穿过堆叠在所述衬底上的全部所述多个栅电极的接触孔。所述多个接触栓连接到所述多个栅电极。所述多个接触栓中的每一个接触栓穿过所述多个栅电极中的一个栅电极的导电区域并电连接到这个栅电极，并且穿过所述多个栅电极中的其他栅电极的多个绝缘区域。所述多个栅电极中的每一个栅电极的绝缘区域设置在所述多个栅电极与所述多个接触栓相交的区域中的所述接触孔的外部。
一种半导体器件包括多个栅极导电区域，所述多个栅极导电区域彼此间隔开并且在垂直于衬底的上表面的方向上堆叠。所述多个栅极导电区域包括第一栅极导电区域和多个第二栅极导电区域。多个栅极绝缘区域中的每一个栅极绝缘区域至少部分地被所述多个栅极导电区域中对应的栅极导电区域围绕。所述多个栅极绝缘区域中的每一个与所述多个栅极导电区域中对应的栅极导电区域占据基本相同的高度。接触栓填充穿过所述多个栅极导电区域中的一个栅极导电区域和所述多个栅极绝缘区域的接触孔，并且电连接到所述多个栅极导电区域中的该一个栅极导电区域。所述接触栓穿过所述第一栅极导电区域和所述栅极绝缘区域。从所述第一栅极导电区域的相邻边缘到所述接触孔的距离不同于从所述多个第二栅极导电区域中的每一个第二栅极导电区域的相邻边缘到所述接触孔的距离。
一种半导体器件包括多个栅电极，所述多个栅电极彼此间隔开并且在垂直于衬底的上表面的方向上堆叠，并且在一个方向上延伸不同的长度以提供多个接触区域。多个接触栓填充在所述多个接触区域中穿过所述多个栅电极的接触孔并朝向所述衬底延伸。多个绝缘区域设置在所述多个接触栓和所述多个栅电极相交的区域中的所述接触孔的外部。
一种用于制造半导体器件的方法包括：通过在衬底上交替堆叠多个牺牲层和多个层间绝缘层来形成堆叠结构。通过去除所述多个牺牲层中的每一个牺牲层的一部分和所述多个层间绝缘层中的每一个层间绝缘层的一部分来形成延伸不同长度的多个接触区域。通过将杂质注入到所述多个牺牲层中的在所述多个接触区域中向上暴露的最上部的牺牲层中，来形成多个杂质区域。在所述多个接触区域中形成穿过所述堆叠结构的多个第一开口。去除通过所述多个第一开口暴露的所述多个牺牲层中的每一个牺牲层的一部分。通过在从中去除了所述多个牺牲层的区域中沉积绝缘材料来形成多个绝缘区域。通过填充所述多个第一开口来形成多个牺牲栓。形成穿过所述堆叠结构的多个第二开口。通过所述多个第二开口去除所述多个牺牲层和所述多个杂质区域。通过在从中去除了所述多个牺牲层和所述多个杂质区域的区域中填充导电材料来形成多个栅电极。去除所述多个牺牲栓。通过在从中去除了所述多个牺牲栓的区域中填充导电材料来形成多个接触栓。
附图说明
从以下结合附图的详细描述中将更清楚地理解本公开的上述以及其他方面和特征，在附图中：
图1是示出根据本发明构思的示例实施例的半导体器件的示意性框图；
图2是根据本发明构思的示例实施例的半导体器件的存储单元阵列的等效电路图；
图3是示出根据本发明构思的示例实施例的半导体器件的示意性俯视图；
图4是示出根据本发明构思的示例实施例的半导体器件的示意性截面图；
图5是示出根据本发明构思的示例实施例的半导体器件的一部分的部分切去透视图；
图6A至图6D是示出根据本发明构思的示例实施例的半导体器件的示意性局部放大视图；
图7A和图7B是示出根据本发明构思的示例实施例的半导体器件的示意性局部放大视图；
图8A和图8B是示出根据本发明构思的示例实施例的半导体器件的示意性俯视图；
图9和图10是示出根据本发明构思的示例实施例的半导体器件的示意性截面图；
图11A和图11B是示出根据本发明构思的示例实施例的半导体器件的示意性截面图；
图12是示出根据本发明构思的示例实施例的半导体器件的示意性截面图；
图13A至图13K是示出根据本发明构思的示例实施例的用于制造半导体器件的方法的示意性截面图；
图14A至图14E是示出根据本发明构思的示例实施例的用于制造半导体器件的方法的示意性截面图；
图15是示出根据本发明构思的示例实施例的半导体器件的示意性截面图；以及
图16是示出根据本发明构思的示例实施例的包括半导体器件的电子设备的框图。
具体实施方式
在下文中，将参考附图详细描述本公开的示例实施例。
图1是示出根据本发明构思的示例实施例的半导体器件的示意性框图。
参考图1，半导体器件10可以包括存储单元阵列20和外围电路30。外围电路30可以包括行译码器32、页缓冲器34、输入/输出(I/O)缓冲器35、控制逻辑36和电压发生器37。
存储单元阵列20可以包括多个存储块，并且每个存储块可以包括多个存储单元。多个存储单元可以通过串选择线SSL、字线WL和接地选择线GSL连接到行译码器32，并且可以通过位线BL连接到页缓冲器34。在本发明构思的示例实施例中，布置在同一行中的多个存储单元可以连接到一条字线WL，布置在同一列中的多个存储单元可以连接到一条位线BL。
行译码器32可以对已经输入的地址ADDR进行译码，并且因此可以生成并发送字线WL的驱动信号。行译码器32可以响应于控制逻辑36并在其控制下，向选定字线WL和未选字线WL提供由电压发生器37产生的字线电压。
页缓冲器34通过位线BL连接到存储单元阵列20，并且因此可以读取存储在存储单元中的信息。根据操作模式，页缓冲器34可以临时存储将要存储到存储单元中的数据，或者可以读取存储在存储单元中的数据。页缓冲器34可以包括列译码器和读出放大器。列译码器可以选择性地激活存储单元阵列20的位线BL，而读出放大器可以感测由列译码器选择的位线BL的电压，并且因此可以读取已经被选择的存储在存储单元中的数据。
I/O缓冲器35可以在编程操作期间接收数据DATA并将该数据传到页缓冲器34，并且可以在读取操作期间将从页缓冲器34传来的数据DATA输出到外部设备。I/O缓冲器35可以将已经输入的地址或命令发送到控制逻辑36。
控制逻辑36可以控制行译码器32的操作和页缓冲器34的操作。控制逻辑36可以接收从外部源发送的控制信号和外部电压，并且可以根据已经接收到的控制信号来操作。控制逻辑36可以响应于控制信号并在其指导下控制读取、写入和/或擦除操作。
电压发生器37可以使用外部电压(例如，从外部源提供的电压)产生内部操作所需的电压，例如编程电压、读取电压、擦除电压等。由电压发生器37产生的电压可以通过行译码器32传到存储单元阵列20。
图2是根据本发明构思的示例实施例的半导体器件的存储单元阵列的等效电路图。
参考图2，存储单元阵列20可以包括：多个存储单元串S，每个存储单元串S包括彼此串联连接的存储单元MC；以及分别串联连接到存储单元MC两端的接地选择晶体管GST和串选择晶体管SST1和SST2。多个存储单元串S可以并联连接到相应的位线BL0至BL2。多个存储单元串S可以共同连接到公共源极线CSL。例如，多个存储单元串S可以设置在相应的位线BL0至BL2与单条公共源极线CSL之间。在本公开的示例实施例中，多条公共源极线CSL可以二维布置(例如，基本上在同一平面内)。
可以通过用于选择存储单元MC的字线WL0至WLn来控制彼此串联连接的存储单元MC。每个存储单元MC可以包括数据存储元件。在距公共源极线CSL基本相同距离处布置的存储单元MC的栅电极可以共同连接到字线WL0至WLn之一，并且可以处于等电位状态。或者，即使当存储单元MC的栅电极被布置在距公共源极线CSL基本相同的距离处时，设置在不同行或不同列中的栅电极也可以被独立地控制。
接地选择晶体管GST可以由接地选择线GSL控制，并且可以连接到公共源极线CSL。串选择晶体管SST1和SST2可以分别由串选择线SSL1和SSL2控制，并且可以连接到相应的位线BL0至BL2。图2示出了单个接地选择晶体管GST和两个串选择晶体管SST1和SST2连接到彼此串联连接的多个存储单元MC的结构。在不同的方式下，串选择晶体管SST1和SST2中的单个串选择晶体管或者多个接地选择晶体管GST也可以连接到存储单元MC。一条或多条伪字线DWL或缓冲线可以进一步设置在字线WL0至WLn中最上面的字线WLn与串选择线SSL1和SSL2之间。在本公开的示例实施例中，一条或多条伪字线DWL也可以设置在最下面的字线WL0与接地选择线GSL之间。如本文所使用的，术语“伪”用于表示，在器件内一个组件可以与其他组件具有相同或相似的结构和形状，而不与该其他组件具有相同的实际功能。
当信号分别通过串选择线SSL1和SSL2施加到串选择晶体管SST1和SST2时，通过位线BL0至BL2施加的信号可以被传送到彼此串联的存储单元MC，并且可以执行数据读取操作和数据写入操作。此外，可以通过衬底施加预定的擦除电压，从而可以执行用于擦除写入在存储单元MC上的数据的擦除操作。在本公开的示例实施例中，存储单元阵列20可以包括与位线BL0至BL2电隔离的至少一个伪存储单元串。
图3是示出根据本发明构思的示例实施例的半导体器件的示意性俯视图。在图3中，仅示出了半导体器件100的主要组件以便理解，并且应当理解可能存在附加组件。图4是示出根据本发明构思的示例实施例的半导体器件的示意性截面图。图4示出了沿着图3的线A-A’截取的横截面。
参考图3和图4，半导体器件100可以包括具有第一区域I和第二区域II的衬底101。栅电极130堆叠在衬底101上。第一分隔区域MS1和第二分隔区域MS2a和MS2b穿过栅电极130的堆叠结构GS并延伸。上分隔区域SS穿过堆叠结构GS的一部分。沟道CH穿过堆叠结构GS。接触栓170连接到栅电极130。半导体器件100还可以包括与栅电极130交替堆叠在衬底101上的层间绝缘层120、栅极介电层145、沟道CH中的沟道区域140、沟道焊盘155、沟道绝缘层150和单元区域绝缘层190。
衬底101的第一区域I可以是其中垂直堆叠有栅电极130并且设置有沟道CH的区域，并且可以是对应于图1的存储单元阵列20的区域，而第二区域II可以是其中栅电极130延伸不同长度的区域，并且可以对应于用于将图1中的存储单元阵列20电连接到外围电路30的区域。第二区域II可以沿至少一个方向(例如，X方向)设置在第一区域I的至少一端。
衬底101可以具有沿X方向和Y方向延伸的上表面。衬底101可以包括诸如IV族半导体、III-V族化合物半导体和/或II-VI族化合物半导体的半导体材料。例如，IV族半导体可以包括硅、锗和/或硅锗。衬底101可以是体晶片(bulk wafer)或外延层。
栅电极130可以彼此间隔开并垂直堆叠在衬底101上，从而形成堆叠结构GS。栅电极130可以包括形成图2中的接地选择晶体管GST的栅极的下栅电极130G、形成多个存储单元MC的相应栅极的存储栅电极130M和形成串选择晶体管SST1和SST2的相应栅极的上栅电极130S。形成存储单元MC的相应栅极的存储栅电极130M的数目可以根据半导体器件100的容量来确定。根据本公开的示例实施例，串选择晶体管SST1和SST2的上栅电极130S以及接地选择晶体管GST的下栅电极130G可以被设置为单个或多个，并且可以与存储单元MC的栅电极130具有相同或不同的结构。与上栅电极130S或下栅电极130G相邻的一些栅电极130(例如，存储栅电极130M)可以是伪栅电极。
栅电极130可以彼此间隔开并且垂直堆叠在第一区域I上，并且可以以不同的长度从第一区域I延伸到第二区域II并且呈阶梯状。栅电极130在X方向上呈阶梯状，如图4所示，并且可以在Y方向上呈阶梯状。由于阶梯部分，较下的栅电极130延伸得比较上的栅电极130长，因此栅电极130可以提供向上暴露的接触区域CP。栅电极130可以在接触区域CP中连接到接触栓170。在栅电极130中，除了上栅电极130S和下栅电极130G之外，至少一部分存储栅电极130M(即，一定数目的存储栅电极，例如四个存储栅电极)可以形成单个堆叠ST。因此，在堆叠ST之间可以形成阶梯部分。形成单个堆叠ST的四个存储栅电极130M可以在X方向上呈阶梯状。此外，未连接到接触栓170的伪堆叠DST可以设置在最上面的堆叠ST上。
如图3所示，栅电极130可以通过在X方向上延伸的第一分隔区域MS1而在Y方向上彼此分隔开。一对第一分隔区域MS1之间的栅电极130可以形成单个存储块，但是存储块的范围不限于此。一部分栅电极130(例如存储栅电极130M)可以形成单个存储块中的单层。
栅电极130可以包括绝缘区域135，绝缘区域135在第二区域II中至少部分地围绕接触栓170的周边。绝缘区域135可以包括在未通过接触区域CP中的上部暴露的栅电极130(例如，未设置在最上部的栅电极130)中。绝缘区域135可以设置在穿过栅电极130的接触孔的外部。接触孔可以对应于稍后将参考图13K描述的第三开口OP3。绝缘区域135可以设置在接触孔的外部或者栅电极130与接触栓170相交的区域的外部。因此，从最上部中的栅电极130沿X方向到接触孔的距离可以不同于从较下的栅电极130沿X方向到接触孔的距离，并且可以为零。
绝缘区域135可以沿着相应的接触栓170在垂直于衬底101的上表面的方向上布置成行。例如，不同栅电极130的绝缘区域135可以设置在沿Z方向彼此相同或相对应的位置。绝缘区域135可以包括绝缘材料，例如氧化硅。在导电区域(除绝缘区域135之外的区域)中，栅电极130可以包括金属材料，例如钨(W)。根据本公开的示例实施例，栅电极130可以包括多晶硅或金属硅化物材料。在本发明构思的示例实施例中，栅电极130还可以包括扩散屏障，并且扩散屏障可以包含例如氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。
层间绝缘层120可以设置在栅电极130之间。层间绝缘层120也可以以类似于栅电极130的方式，在垂直于衬底101的上表面的方向上彼此间隔开，并且在X方向上延伸。层间绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。
第一分隔区域MS1以及第二分隔区域MS2a和MS2b可以在第一区域I和第二区域II中穿过栅电极130，并且可以在X方向上延伸。第一分隔区域MS1以及第二分隔区域MS2a和MS2b可以彼此平行地设置。第一分隔区域MS1以及第二分隔区域MS2a和MS2b可以在Y方向上以预定图案重复设置。第一分隔区域MS1以及第二分隔区域MS2a和MS2b可以穿过堆叠在衬底101上的全部栅电极130，并且可以连接到衬底101。
第二分隔区域MS2a和MS2b可以包括设置在一对第一分隔区域MS1的中央的第二中央分隔区域MS2a，以及设置在第一分隔区域MS1与第二中央分隔区域MS2a之间的第二辅助分隔区域MS2b。第二中央分隔区域MS2a可以设置在第一区域I和第二区域II的整个范围内，而第二辅助分隔区域MS2b可以仅设置在第二区域II中。第二中央分隔区域MS2a在第一区域I中可以作为单个区域延伸，而在第二区域II中可以是在X方向上彼此间隔开以允许栅电极130彼此连接并且设置在直线上的多个区域。根据本发明构思的示例实施例，所有第二分隔区域MS2a和MS2b可以是在第二区域II中设置在直线上的多个第二分隔区域。然而，第一分隔区域MS1以及第二分隔区域MS2a和MS2b的排列顺序、元件数目等不限于图3所示的那些。
参考图2描述的公共源极线CSL可以设置在第一分隔区域MS1中，并且伪公共源极线可以设置在第二分隔区域MS2a和MS2b中。如图4所示，第一分隔区域MS1以及第二分隔区域MS2a和MS2b都可以包括源极绝缘层107和通过源极绝缘层107与栅电极130绝缘的源极导电层110。第一分隔区域MS1的源极导电层110可以对应于公共源极线CSL，并且第二分隔区域MS2a和MS2b的源极导电层110可以对应于伪公共源极线。因此，形成第二分隔区域MS2a和MS2b的源极导电层110可以处于浮置状态，在该浮置状态下源极导电层110不连接到驱动半导体器件100的元件或者不施加电信号。源极导电层110的上表面可以位于与接触栓170的上表面的高度相同的高度，但是本发明不限于此。
上分隔区域SS可以在第一分隔区域MS1与第二中央分隔区域MS2a之间沿X方向延伸。上分隔区域SS可以与第二辅助分隔区域MS2b平行地设置。上分隔区域SS可以设置在第二区域II的一部分和第一区域I中，以穿过栅电极130中的包括上栅电极130S的一部分栅电极130。由上分隔区域SS分隔开的上栅电极130S可以形成不同的串选择线SSL(见图2)。上分隔区域SS可以包括绝缘层。上分隔区域SS可以在Y方向上将例如包括上栅电极130S的总共三个栅电极130彼此分隔开。然而，可以对被上分隔区域SS分隔开的栅电极130的数目进行各种改变。在本发明构思的示例实施例中，半导体器件100还可以包括将栅电极130中的下栅电极130G分隔开的绝缘层。例如，绝缘层可以将在直线上彼此间隔开的第二中央分隔区域MS2a之间的区域中的下栅电极130G分隔开。
沟道CH可以在第一区域I中以行和列彼此间隔开。沟道CH可以在一个平面上形成网格图案或者设置成曲折形。沟道CH可以具有柱状，并且可以具有根据纵横比朝向衬底101变窄的倾斜侧表面。在本发明构思的示例实施例中，可以在第一区域I的与第二区域II相邻的端部以及第二区域II中进一步设置伪沟道。
沟道区域140可以设置在沟道CH中。在沟道CH中，沟道区域140可以具有至少部分围绕形成在其中的沟道绝缘层150的环形。然而，根据本公开的示例实施例，沟道区域可以具有没有沟道绝缘层150的柱状，例如圆柱体或棱柱体。沟道区域140可以连接到沟道区域的下部中的外延层105。沟道区域140可以包含诸如多晶硅或单晶硅的半导体材料，该半导体材料可以是未掺杂杂质的材料或者包含p型杂质或n型杂质的材料。根据连接到沟道焊盘155的上布线结构的布置，在第一分隔区域MS1或第二分隔区域MS2a与上分隔区域SS之间沿Y方向设置在直线上的沟道CH可以连接到不同的位线BL0至BL2(见图2)。
沟道焊盘155可以设置在沟道CH中的沟道区域140的上部中。沟道焊盘155可以覆盖沟道绝缘层150的上表面，并且可以电连接到沟道区域140。沟道焊盘155可以包括例如掺杂多晶硅。
栅极介电层145可以设置在栅电极130与沟道区域140之间。栅极介电层145可以包括从沟道区域140顺序堆叠的隧道层、电荷存储层和阻挡层。隧道层可以允许电荷隧穿到电荷存储层，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或它们的组合。电荷存储层可以是电荷俘获层或浮置栅极导电层。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或它们的组合。在本发明构思的示例实施例中，栅极介电层145的至少一部分可以沿着栅电极130在水平方向上延伸。
外延层105可以在衬底101上设置在沟道CH的下端部中，并且可以设置在至少一个栅电极130的侧表面上。外延层105可以设置在衬底101的凹陷区域中。外延层105的上表面的高度可以高于最下面的栅电极130的下表面的高度，并且可以低于位于最下面的栅电极上方的栅电极130的下表面的高度，但是不限于附图中所示的布置。在本发明构思的示例实施例中，可以省略外延层105。在这种情况下，沟道区域140可以直接连接到衬底101，或者可以连接到衬底101上的另一导电层。
接触栓170可以穿过单元区域绝缘层190，并且可以在接触区域CP中连接到栅电极130。接触栓170可以穿过栅电极130的堆叠结构GS，并且可以延伸到邻近衬底101的上表面。每个接触栓170可以物理地电连接到设置在接触区域CP的最上部中的栅电极130，并且可以通过绝缘区域135与位于接触区域CP的最上部下方的栅电极130的导电区域电隔离。因此，每个接触栓170可以穿过单个栅电极130的导电区域和位于该单个栅电极下方的栅电极130的绝缘区域135。接触栓170可以具有填充穿过栅电极130的接触孔的形状。接触孔可以对应于稍后将参考图13K描述的第三开口OP3。接触栓170可以通过外侧表面与最上部中的栅电极130的导电区域接触。下面将参考图5更详细地描述如上所述的接触栓170的布置。
接触栓170可以具有圆柱形。在本发明构思的示例实施例中，接触栓170可以具有根据纵横比朝向衬底101变窄的倾斜侧表面。接触栓170的宽度可以与接触孔的宽度基本相同，并且可以以基本相同的宽度穿过栅电极130、层间绝缘层120和单元区域绝缘层190。例如，接触栓170可以以基本相同的宽度穿过栅电极130之一和与该栅电极130接触的层间绝缘层120。接触栓170可以以基本相同的宽度穿过最上部中的栅电极130和位于该栅电极130上的单元区域绝缘层190。因此，接触栓170在与设置在最上部中的栅电极130的导电区域接触的区域中的宽度可以等于设置在最上部中的栅电极上或上方的接触孔的宽度。此外，穿过最上部中的栅电极130的接触栓170的宽度可以与最上部中的栅电极130的上部中的接触孔的宽度基本相同。此外，根据本发明构思的示例实施例，接触栓170可以以连续变化的宽度穿过栅电极130、层间绝缘层120和单元区域绝缘层190。这种连续的宽度变化可以被用来代替突然不连续的宽度变化，并且可以是不形成可识别的阶梯部分等的逐渐变化。根据本发明构思的示例实施例，接触栓170的连接到单个栅电极130的部分可以是伪接触栓。
接触栓170可以穿过在设置有接触栓170的区域中堆叠在衬底101上的所有栅电极130。接触栓170可以在下端穿过最下部中的栅电极130的至少一部分，并且可以通过绝缘区域135和衬底绝缘层175与衬底101间隔开。如上所述，接触栓170可以连接到分别设置在不同高度处的栅电极130，同时可以在衬底101上延伸。因此，与接触栓170形成为具有不同高度的情况相比，可以简化工艺。此外，可以防止出现接触栓170不与对应的栅电极130接触的缺陷或者接触栓170同时与位于下部的栅电极130接触的缺陷。
接触栓170可以包括导电材料。接触栓170可以包括例如钨(W)、铝(Al)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。例如，接触栓170可以形成为具有双层。
图5是示出根据本发明构思的示例实施例的半导体器件的一部分的部分切去透视图。
参考图5，示出了接触区域CP中栅电极130和接触栓170的布置。圆柱形的接触栓170可以穿过接触区域CP中的相应的栅电极130。接触栓170可以在与栅电极130的端部间隔开的位置穿过栅电极130。例如，接触栓可以在每个接触区域CP的中心区域中穿过栅电极130。
接触栓170可以例如通过外侧表面170CS与栅电极130的通过接触区域CP暴露的导电区域132接触。接触栓170下部可以穿过不与其电连接的栅电极130中的绝缘区域135。
栅电极130可以包括至少一个绝缘区域135和导电区域132，绝缘区域135至少部分地围绕未连接到对应的栅电极130的接触栓170，导电区域132至少部分地围绕绝缘区域135。导电区域132可以指栅电极130的除绝缘区域135之外的区域。在诸如图4的上栅电极130S的位于最上部的栅电极130的情况下，可以不包括绝缘区域135。绝缘区域135可以至少部分围绕接触栓170，并且在平面上可以具有环形。绝缘区域135可以不通过栅电极130的侧表面暴露。例如，绝缘区域135可以不延伸到栅电极130的端部，并且可以完全被导电区域132围绕。
绝缘区域135可以至少部分地以第一宽度W1围绕接触栓170。第一宽度W1可以是例如30nm或更大，或者例如50nm或更大，但不限于此。此外，可以考虑第二宽度W2、整个接触区域CP的宽度、接触栓170的大小等来选择第一宽度。如果第一宽度W1小于上述范围，则会增加工艺的难度。如果第一宽度W1大于上述范围，则会增大栅电极130的电阻。
图6A至图6D是示出根据本发明构思的示例实施例的半导体器件的示意性局部放大视图。图6A至图6D示出了对应于图4的区域B的区域。
参考图6A和图6B，栅极介电层145可以具有这样的结构：从沟道区域140顺序地堆叠有隧道层142、电荷存储层143和阻挡层144，并且接触栓170的外侧表面中可以具有凹凸部分P。
在栅极介电层145中，隧道层142和电荷存储层143沿着沟道CH垂直延伸，并且阻挡层144可以沿着栅电极130水平延伸，同时至少部分地围绕栅电极130。形成栅极介电层145的层的相对厚度不限于图中所示的相对厚度，并且可以进行各种改变。在本发明构思的示例实施例中，阻挡层144可以包括具有不同介电常数的多个层，并且多个层中的一部分层可以以类似于隧道层142和电荷存储层143的方式沿着沟道CH垂直延伸。
接触栓170可以在与最上部的栅电极130接触的区域中具有与栅电极130和阻挡层144接触的侧表面，并且可以具有朝向栅电极130和阻挡层144向外突出的凹凸部分P。在接触栓170中，以与层间绝缘层120接触的界面为基准，与栅电极130接触的界面可以位于外侧，从而提供凹凸部分P。接触栓170在与下部的栅电极130相邻的区域中可以具有与绝缘区域135接触的侧表面，并且可以具有朝向绝缘区域135向外突出的凹凸部分P。凹凸部分P可以是沿着接触栓170的侧表面以带的形式突出的区域。
如图6A所示，在与最上部的栅电极130接触的区域中，凹凸部分P突出的第一长度D1可以等于或大于阻挡层T1的厚度。在与下部的栅电极130相邻的区域中，凹凸部分P突出的第二长度D2可以基本上等于第一长度D1。
参照图6B，在与下部的栅电极130相邻的区域中的凹凸部分P突出的第二长度D2可以大于在与最上部的栅电极130接触的区域中的凹凸部分P突出的第一长度D1。另一方面，根据本发明构思的示例实施例，第二长度D2可以小于第一长度D1。
在下面参照图13K描述的制造工艺中，去除形成在栅电极130之间的阻挡层144，然后设置接触栓170。因此，可以实现上述凹凸部分P的结构。在这种情况下，绝缘区域135的一部分也被去除，因此可以在与绝缘区域135接触的区域中形成凹凸部分P，并且可以依据相对蚀刻程度来提供如图6A或图6B所示的结构。
参考图6C和图6D，栅极介电层145a可以具有从沟道区域140顺序堆叠有隧道层142、电荷存储层143和阻挡层144a的结构。在栅极介电层145a中，隧道层142、电荷存储层143和阻挡层144a可以沿着沟道CH垂直延伸。
因此，可以省略上述去除阻挡层144的工艺，这样接触栓170a可以具有如图6C所示的没有凹凸部分的外侧表面。或者，如图6D所示，可以包括朝向绝缘区域135突出的凹凸部分P。例如，当绝缘区域135的一部分被一起去除时，在去除在形成接触栓170b之前形成的牺牲栓189(见图13H)期间，接触栓170b可以具有上述结构。或者，根据本发明构思的示例实施例，仅形成朝向栅电极130突出的凹凸部分，或者可以形成朝向栅电极130突出的凹凸部分和绝缘区域135突出的凹凸部分。
图7A和图7B是示出根据本发明构思的示例实施例的半导体器件的示意性局部放大视图。图7A和图7B示出了对应于图4的区域C的区域。
参考图7A和图7B，接触栓170可以通过位于下端的衬底绝缘层175与衬底101电绝缘。衬底绝缘层175可以以使衬底101的一部分凹陷的形式来设置，或者可以设置在衬底101的上表面上。
如图7A所示，衬底绝缘层175可以从衬底101延伸到最靠近衬底101的绝缘区域135的内部。因此，衬底绝缘层175的上表面可以位于比最下部的层间绝缘层120高的位置，并且衬底绝缘层的侧表面可以至少部分地被层间绝缘层120和绝缘区域135围绕。根据本发明构思的示例实施例，当衬底绝缘层175由与绝缘区域135和/或层间绝缘层120的材料相同的材料形成时，衬底绝缘层175与绝缘区域135和/或层间绝缘层120之间的边界可能无法清楚地区分开。
如图7B所示，衬底绝缘层175可以延伸到最下部的层间绝缘层120的内部中。因此，衬底绝缘层175的上表面可以位于比最下部的层间绝缘层120的上表面低的高度，并且接触栓170的下表面可以位于比最下部的栅电极130的下表面低的高度。
图8A和图8B是示出根据本发明构思的示例实施例的半导体器件的示意性俯视图。
参考图8A，除了沟道CH之外，半导体器件100a还可以包括第一伪沟道DCH1和第二伪沟道DCH2。第一伪沟道DCH1和第二伪沟道DCH2可以以类似于沟道CH的方式穿过栅电极130的堆叠结构GS，并且第一伪沟道DCH1和第二伪沟道DCH2中可以包括沟道区域140。然而，第一伪沟道DCH1和第二伪沟道DCH2不执行半导体器件100a中的沟道功能，并且可以仅以不向其施加电信号的模式提供。
第一伪沟道DCH1可以在第一区域I中布置在沟道CH的一端。因此，第一伪沟道DCH1可以具有与沟道CH相同的大小和形状，并且可以以与沟道CH相同的节距和密度布置。
第二伪沟道DCH2可以布置在第二区域II中的接触区域CP中，并且可以布置在接触栓170周围。例如，如图所示，第二伪沟道DCH2可以是围绕单个接触栓170设置的两个第二伪沟道。然而，在本发明构思的示例实施例中，可以对布置在接触栓170周围的第二伪沟道DCH2的数目进行各种改变。例如，可以提供三个或更少的第二伪沟道。第二伪沟道DCH2可以具有与沟道CH相同或不同的大小和形状，并且可以以比第一伪沟道DCH1更大的节距和更低的密度布置。在制造过程中，在从第二区域II去除牺牲层180之后，第二伪沟道DCH2可以支撑层间绝缘层120的堆叠结构(参见图13I)。
参考图8B，半导体器件100b除了包括沟道CH之外还可以包括伪沟道DCH，并且除了包括接触栓170之外还可以包括伪接触栓170D。
伪沟道DCH可以在第一区域I中布置在沟道CH的一端。因此，以与图8A的第一伪沟道DCH1相同的方式，伪沟道DCH可以具有与沟道CH相同的大小和形状，并且可以以与沟道CH相同的节距和密度布置。
伪接触栓170D可以与接触栓170一起设置在第二区域II中的接触区域CP中。伪接触栓170D可以与接触栓170一起被布置成沿X方向的曲折形。然而，可以考虑接触区域CP的大小、伪接触栓170D和接触栓170的大小等，来对伪接触栓170D和接触栓170的布置进行各种改变。伪接触栓170D可以具有与接触栓170相同的大小和结构。
伪接触栓170D可以另外设置在半导体器件100b中，而不是在第二区域II中设置伪沟道。因此，在制造过程中(见图13I)，可以支撑第二区域II中的层间绝缘层120的堆叠结构。
图9和图10是示出根据本发明构思的示例实施例的半导体器件的示意性截面图。
参考图9，在半导体器件100c中，栅电极130a可以具有在接触区域CP和向上暴露的区域中增加的厚度。栅电极130a可以从第一区域I延伸到第二区域II以具有一定厚度，并且焊盘层130P可以进一步设置在第二区域II的暴露区域中的上表面上。例如，焊盘层130P的厚度T2可以小于位于焊盘层130P下方的栅电极130a的厚度。根据本发明构思的示例实施例，焊盘层130P可以仅形成在栅电极130a中的一部分栅电极中。栅电极130a与接触栓170的接触面积可以由于焊盘层130P而增加，并且栅电极130a与接触栓170的接触电阻可以减小。
参考图10，在半导体器件100d中，接触栓170c可以具有不同的长度。接触栓170c可以从上部穿过单元区域绝缘层190，并且可以朝向衬底101延伸，并且接触栓170c中的至少一部分接触栓可以不穿过邻近衬底101的下部区域中的至少一个栅电极130。
例如，接触栓170c可以仅从堆叠结构GS的上部穿过n个(其中n是正整数)栅电极130。因此，当位于接触区域CP中的堆叠在衬底101上的栅电极130的数目小于n时，设置在接触区域CP中的接触栓170c可以穿过全部栅电极130。然而，当位于接触区域CP中的堆叠在衬底101上的栅电极130的数目大于n时，设置在接触区域CP中的接触栓170c可以仅从上部穿过n个栅电极130。然而，在本发明构思的示例实施例中，接触栓170c可以穿过相同数目的栅电极130，并且不限于仅穿过正好n个栅电极130。
在形成用于形成接触栓170c的通孔(见图13D)期间，可以依据堆叠层的数目，通过不同的蚀刻程度来产生上述接触栓170c的结构。在本发明构思的示例实施例中，当通过预定形成单元来形成通孔时，接触栓170c可以具有依据形成单元的不同的长度。因此，在这种情况下，对于每个预定形成单元，可以形成具有不同长度的接触栓170c。
图11A和图11B是示出根据本发明构思的示例实施例的半导体器件的示意性截面图。
参考图11A，半导体器件200可以包括存储单元区域CELL和外围电路区域PERI。存储单元区域CELL可以设置在外围电路区域PERI的上端上。另一方面，在本发明构思的示例实施例中，存储单元区域CELL可以设置在外围电路区域PERI的下端上。
存储单元区域CELL可以包括如图3和图4所示的衬底101、堆叠在衬底101上的栅电极130、穿过栅电极130的堆叠结构GS的沟道CH以及连接到栅电极130的接触栓170。存储单元区域CELL可以具有如上参考图6A至图10所述的根据本发明构思的各种示例实施例的结构。例如，存储单元区域CELL可以进一步包括穿过衬底101并连接到外围电路区域PERI的第一布线区域TB1和第二布线区域TB2。
外围电路区域PERI可以包括基底201、设置在基底201上的电路元件220以及电路接触栓270和布线280。
基底201可以具有在X方向和Y方向上延伸的上表面。基底201可以具有形成在其中的分离的元件隔离层，从而可以限定有源区域。有源区域的一部分可以具有设置在其中并包括杂质的源极/漏极区域205。基底201可以包括诸如IV族半导体、III-V族化合物半导体和/或II-VI族化合物半导体的半导体材料。
电路元件220可以包括平面晶体管。每个电路元件220可以包括电路栅极绝缘层222、间隔层224和电路栅电极225。源极/漏极区域205可以设置在电路栅电极225两侧的基底201中。
外围区域绝缘层290可以设置在基底201上的电路元件220上。电路接触栓270可以穿过外围区域绝缘层290，并且可以连接到源极/漏极区域205。电路接触栓270可以允许电信号被施加到电路元件220。电路接触栓270可以连接到电路栅电极225。布线280可以连接到电路接触栓270，并且可以被设置在多个层中。
在半导体器件200中，在首先制造了外围电路区域PERI之后，可以在其上形成存储单元区域CELL的衬底101，以制造存储单元区域CELL。衬底101可以具有与基底201相同的大小，或者可以小于基底201。
如图11A所示，存储单元区域CELL的栅电极130可以通过接触栓170电连接到外围电路区域PERI的电路元件220。接触栓170可以穿过第一布线区域TB1和第二布线区域TB2中的栅电极130和衬底101以向下延伸。第一布线区域TB1和第二布线区域TB2可以包括穿过衬底101的贯穿绝缘层160。接触栓170可以延伸到贯穿绝缘层160的内部，并且可以连接到外围电路区域PERI的布线280。第一布线区域TB1和第二布线区域TB2被示出为分成两个区域，但不限于此。例如，第一布线区域TB1和第二布线区域TB2可以是一个区域，或者可以是为每个接触栓170单独设置的。
参考图11B，在半导体器件200a中，以不同于图11A所示的本公开的示例实施例的方式，沟道CHa可以具有U形。沟道CHa可以穿过栅电极130的堆叠结构GS，并且可以在衬底101中具有弯折形式。沟道CHa可以包括沟道区域140、栅极介电层145、沟道绝缘层150和沟道焊盘155。沟道区域140、栅极介电层145和沟道绝缘层150也可以设置成U形。分隔绝缘层195可以进一步设置在沟道CHa的具有弯折形式的部分之间的间隙中。
此外，在半导体器件200a中，以不同于图11A所示的本公开的示例实施例的方式，源极导电层110不朝向衬底101延伸，并且可以设置在沟道CHa的上部中。
图12是示出根据本发明构思的示例实施例的半导体器件的示意性截面图。
参考图12，在半导体器件200b中，栅电极130中的一部分栅电极可以通过贯穿布线区域TB’连接到外围电路区域PERI，而另一部分栅电极可以通过布线区域TB中的接触栓170连接到外围电路区域PERI。
例如，在沟道CH一侧的接触区域CP中，存储栅电极130M可以通过接触栓170、布线ML和贯穿布线区域TB’中的通孔TV电连接到外围电路区域PERI。在另一侧的接触区域CP中，上栅电极130S和下栅电极130G可以通过穿过堆叠结构GS和衬底101的接触栓170电连接到外围电路区域PERI。如上所述，栅电极130中的至少一部分栅电极可以以不同的形式连接到外围电路区域PERI。贯穿布线区域TB’可以是穿过栅电极130和衬底101的区域。贯穿布线区域TB’可以填充有贯穿绝缘层160’，并且可以在贯穿布线区域TB’中设置至少一个穿过贯穿布线区域TB’的通孔TV。此外，沟道CH可以通过沟道栓157连接到上部的布线ML。
在本发明构思的示例实施例中，存储单元区域CELL和外围电路区域PERI的布置关系不一定局限于如上所述的垂直布置。
图13A至图13K是示出根据本发明构思的示例实施例的用于制造半导体器件的方法的示意性截面图。图13A至图13K示出了对应于图4的区域。
参考图13A，牺牲层180和层间绝缘层120可以交替堆叠在衬底101上，并且牺牲层180的一部分和层间绝缘层120的一部分可以被去除，以允许牺牲层180在X方向上延伸不同的长度。
牺牲层180可以通过后续工艺用栅电极130(见图4)代替。牺牲层180可以由与层间绝缘层120的材料不同的材料形成，并且可以由在某些蚀刻条件下可以以对于层间绝缘层120的蚀刻选择性而被蚀刻的材料形成。例如，层间绝缘层120可以包括氧化硅和/或氮化硅，牺牲层180可以包括硅、氧化硅、碳化硅和/或氮化硅，并且可以不同于层间绝缘层120所包括的材料。在本发明构思的示例实施例中，层间绝缘层120的所有厚度可能不同。例如，最下部的层间绝缘层120可以相对薄，最上部的层间绝缘层120可以相对厚。可以对层间绝缘层120的厚度和牺牲层180的厚度以及形成层间绝缘层120的膜的数目和形成牺牲层180的膜的数目进行不同于附图中所示的那些的各种改变。
在第二区域II中，上部的牺牲层180比下部的牺牲层180延伸更短的距离，可以使用掩模层MA重复对牺牲层180执行光刻工艺和蚀刻工艺。因此，牺牲层180可以具有阶梯形式。牺牲层180可以包括上堆叠ST1、中间堆叠ST2和下堆叠ST3。上堆叠ST1可以包括在上堆叠ST1与中间堆叠ST2的边界处的伪堆叠，并且形成中间堆叠ST2的牺牲层180的数目可以依据要形成的栅电极130的数目而增加和减少。上堆叠ST1和下堆叠ST3可以通过沿X方向的第一阶梯部分降低，中间堆叠ST2可以通过比第一阶梯部分陡的第二阶梯部分降低。在本发明构思的示例实施例中，可以对形成堆叠ST1、ST2和ST3的牺牲层180的数目、阶梯部分的大小等进行各种改变。
参考图13B，可以将杂质注入到上部的牺牲层180中，从而可以形成杂质区域185。
杂质可以被注入牺牲层180的由于阶梯部分而向上暴露的区域中，使得牺牲层180的端部可以变成杂质区域185。杂质可以是允许杂质区域185在某些蚀刻剂或特定蚀刻条件下对牺牲层180具有蚀刻选择性的材料。例如，杂质可以包括氢(H)、氮(N)、碳(C)和/或硼(B)。在本发明构思的示例实施例中，杂质区域185可以不包括杂质，并且可以仅仅是从牺牲层180改变了物理性质的层。
可以通过离子注入工艺注入杂质。通过在离子注入工艺期间控制离子注入的能量，杂质可以仅被注入到牺牲层180当中的向上暴露的牺牲层180(例如，在各个区域中的最上部的牺牲层180)中。
参考图13C，可以形成穿过牺牲层180和层间绝缘层120的堆叠结构的沟道CH。
首先，可以形成覆盖牺牲层180和层间绝缘层120的堆叠结构的上部的单元区域绝缘层190，并且去除牺牲层180的一部分和层间绝缘层120的一部分以形成串分隔区域SS(见图3)。暴露将使用单独的掩模层在其中形成串分隔区域SS的区域，从最上部去除预定数目的牺牲层180和层间绝缘层120，然后沉积绝缘材料，从而可以形成串分隔区域SS。与将要形成图4的上栅电极130S的区域相比，串分隔区域SS可以进一步向下延伸。
沟道CH可以通过对牺牲层180和层间绝缘层120进行各向异性蚀刻来形成，并且可以具有孔的形式。由于堆叠结构的高度，沟道CH的侧壁可能不垂直于衬底101的上表面。在本发明构思的示例实施例中，沟道CH可以形成为允许衬底101的一部分凹陷。然后，在沟道CH中，可以形成外延层105、栅极介电层145的至少一部分、沟道区域140、沟道绝缘层150和沟道焊盘155。当形成除沟道CH之外的另外设置的伪沟道时，伪沟道可以在上述操作中与沟道CH一起形成。
外延层105可以使用选择性外延生长(SEG)工艺形成。外延层105可以包括单层或多层。外延层105可以包含可以掺杂有杂质或者未掺杂的多晶硅(Si)、单晶Si、多晶锗(Ge)和/或单晶Ge。
通过使用原子层沉积(ALD)或化学气相沉积(CVD)，栅极介电层145可以具有均匀的厚度。在上述操作中，栅极介电层145可以整体或部分地形成，并且栅极介电层的一部分可以沿着沟道CH垂直于衬底101延伸。沟道区域140可以形成在沟道CH中的栅极介电层145上。沟道绝缘层150可以填充沟道CH，并且可以是绝缘材料。然而，根据本发明构思的示例实施例，导电材料而不是沟道绝缘层150可以填充沟道区域140的间隙。沟道焊盘155可以由导电材料(例如，多晶硅)形成。
参照图13D，第一开口OP1可以形成在将要形成接触栓170(见图4)的区域中。
第一开口OP1可以通过对牺牲层180和层间绝缘层120进行各向异性蚀刻来形成，并且可以具有孔的形式。由于堆叠结构的高度，第一开口OP1的侧壁可能不垂直于衬底101的上表面。第一开口OP1可以形成为使衬底101的一部分凹陷，或者使衬底101的上表面暴露。
参照图13E，可以去除牺牲层180的通过第一开口OP1暴露的部分。
牺牲层180的一部分可以使用例如湿法蚀刻工艺去除。相对于层间绝缘层120和杂质区域185选择性地去除牺牲层180，因此层间绝缘层120和杂质区域185可以保留而不被去除。因此，可以形成从第一开口OP1在层间绝缘层120之间水平延伸的第一隧道部分LT1。第一隧道部分LT1可以从第一开口OP1以基本相同的长度延伸。
参考图13F，绝缘区域材料135P可以沉积在第一开口OP1和第一隧道部分LT1中。
绝缘区域材料135P可以填充第一隧道部分LT1，并且可以沉积在第一开口OP1的侧壁上。绝缘区域材料135P可以是通过后续工艺最终在其上形成图4中的绝缘区域135和衬底绝缘层175的层。
如图13F中放大示出的，绝缘区域材料135P可以不沿着第一开口OP1的下表面(例如，在第一开口OP1的下端)以均匀厚度沉积，并且可以以将下端填充预定高度的形式沉积。例如，绝缘区域材料135P可以填充得高于第一开口OP1的下端的最下部的牺牲层180。
参照图13G，可以从第一开口OP1去除绝缘区域材料135P的一部分，从而形成绝缘区域135和衬底绝缘层175。
去除绝缘区域材料135P的过程可以使用例如湿法蚀刻工艺来执行。由于去除工艺，可以从第一开口OP1的内壁去除绝缘区域材料135P，并且绝缘区域材料135P可以仅保留在第一隧道部分LT1中以形成绝缘区域135。绝缘区域材料135P可以仅保留在第一开口OP1下端的衬底101上，以形成衬底绝缘层175。举例来说，衬底绝缘层175的上表面可以位于高于衬底101的上表面的位置，并且可以位于高于最下部的层间绝缘层120的位置。
参考图13H，第一开口OP1可以填充有材料以形成牺牲栓189。
牺牲栓189可以由与在后续工艺中形成的单元区域绝缘层190和源极导电层110(见图4)的材料不同的材料形成。例如，牺牲栓189可以由多晶硅形成。牺牲栓189可以形成为在后续工艺期间保护通过第一开口OP1暴露的层。
参照图13I，可以形成穿过牺牲层180和层间绝缘层120的堆叠结构的第二开口OP2，并且可以通过第二开口OP2去除牺牲层180和杂质区域185。
第二开口OP2可以形成在图3的第一分隔区域MS1和第二分隔区域MS2a和MS2b所在的位置。第二开口OP2可以通过使用光刻工艺形成掩模层并对堆叠结构进行各向异性蚀刻来形成。第二开口OP2可以以沿Y方向延伸的沟槽的形式形成，并且在第二开口OP2的下部中可以暴露衬底101。
可以使用例如湿法蚀刻相对于层间绝缘层120选择性地去除牺牲层180和杂质区域185。因此，多个第二隧道部分LT2可以形成在层间绝缘层120之间，并且沟道CH的栅极介电层145的一些侧壁和绝缘区域135的侧表面可以通过第二隧道部分LT2暴露。在上述操作中，在去除牺牲层180和杂质区域185之后，层间绝缘层120的堆叠结构的稳定性可能降低，但是堆叠结构还可以由牺牲栓189稳定地支撑。
参考图13J，可以用导电材料填充去除了牺牲层180和杂质区域185的第二隧道部分LT2，以形成栅电极130，并且可以在第二开口OP2中形成源极绝缘层107和源极导电层110。
导电材料嵌入在第二隧道部分LT2中，并且可以形成为至少部分地围绕绝缘区域135。导电材料可以包含金属、多晶硅和/或金属硅化物材料。在形成包括绝缘区域135和其他导电区域的栅电极130之后，可以通过附加工艺去除沉积在第二开口OP2中的导电材料。
源极绝缘层107可以在第二开口OP2中以间隔物的形式形成。例如，在沉积绝缘材料之后，从第二开口OP2的下部去除形成在衬底101上的绝缘材料，以形成源极绝缘层107。
然后，导电材料被沉积在源极绝缘层107上以形成源极导电层110。源极导电层110的上表面可以位于与牺牲栓189的上表面的高度相同的高度上。因此，通过后续工艺，可以使源极导电层的上表面位于与接触栓170的上表面相同的高度(见图4)。源极绝缘层107和源极导电层110可以以相同的工艺形成在第一分隔区域MS1以及第二分隔区域MS2a和MS2b中，并且因此可以具有相同的结构。然而，如上所述，例如，第一分隔区域MS1中的源极导电层110可以用作公共源极线CSL，并且第二分隔区域MS2a和MS2b中的源极导电层110可以用作伪公共源极线。
参考图13K，牺牲栓189可以被去除以形成第三开口OP3。
首先，沉积在单元区域绝缘层190上部的材料可以使用平坦化工艺等去除，并且牺牲栓189可以在平坦化工艺期间用作停止层。
牺牲栓189可以使用例如湿法蚀刻工艺来去除。当栅极介电层145的一部分至少部分地围绕栅电极130时，在上述操作中去除了牺牲栓189之后，可以执行用于去除通过第三开口OP3暴露的栅极介电层145的一部分的工艺。因此，可以形成上面参照图6A和图6B描述的凹凸部分P。
然后，如图4所示，导电材料沉积在第三开口OP3中以形成接触栓170。导电材料可以包括与形成栅电极130的材料相同的材料，但不限于此。
图14A至图14E是示出根据本发明构思的示例实施例的制造半导体器件的方法的示意性截面图。图14A至图14E示出了对应于图11A的区域。在下文中，将省略与图13A至图13K的描述重复的描述，并且可以假设所省略的细节至少类似于本文中已经描述的相应元件的细节。
参考图14A，在形成外围电路区域PERI之后，可以形成存储单元区域CELL的衬底101以及牺牲层180和层间绝缘层120的堆叠结构。
首先，外围电路区域PERI可以通过在基底201上形成电路元件220、电路接触栓270、布线280和外围区域绝缘层290来形成。
然后，可以在外围电路区域PERI上形成衬底101。在对应于第一布线区域TB1和第二布线区域TB2的区域中，可以去除形成衬底101的材料，并且可以嵌入绝缘材料以形成贯穿绝缘层160。
然后，如上面参考图13A和图13B所描述的，形成牺牲层180和层间绝缘层120的堆叠结构，并且注入杂质以形成杂质区域185。
参照图14B，可以形成穿过牺牲层180和层间绝缘层120的堆叠结构的沟道CH，并且在将要形成接触栓170(见图11A)的区域中形成第一开口OP1。然后，可以去除通过第一开口OP1暴露的牺牲层180的一部分，以形成第一隧道部分LT1。
第一开口OP1可以通过对堆叠结构和贯穿绝缘层160进行各向异性蚀刻来形成，并且可以具有孔的形式。第一开口OP1可以形成为通过贯穿绝缘层160穿过衬底101，并且允许外围电路区域PERI的布线280的一些区域暴露。
参考图14C，绝缘区域材料135P可以沉积在第一开口OP1和第一隧道部分LT1中。
绝缘区域材料135P可以填充第一隧道部分LT1，并且可以沉积在第一开口OP1的侧壁上。绝缘区域材料135P可以是通过后续工艺最终在其上形成图11A中的绝缘区域135的层。绝缘区域材料135P可以沿着第一开口OP1的下表面以均匀的厚度沉积在第一开口OP1的下端。
参照图14D，可以从第一开口OP1去除绝缘区域材料135P的一部分，从而形成绝缘区域135。
绝缘区域材料135P的去除工艺可以以类似于参考图13G描述的方式来执行。由于去除工艺，可以从第一开口OP1的侧壁去除绝缘区域材料135P，并且可以从布线280完全去除绝缘区域材料135P，以暴露在第一开口OP1下端的布线280的上表面。
参考图14E，第一开口OP1可以填充有材料以形成牺牲栓189。
牺牲栓189的形成工艺可以以类似于参考图13H描述的方式来执行。然而，牺牲栓189可以在第一开口OP1的下端与布线280接触。
接下来，可以以相同的方式执行以上参照图13I至图13K描述的操作。
图15是示出根据本发明构思的示例实施例的半导体器件的示意性截面图。
参考图15，半导体器件300可以包括衬底301。层间绝缘层390设置在衬底301上。第一导电层310和第二导电层320设置在层间绝缘层390中。第一接触层370a和第二接触层370b穿过第一导电层310和第二导电层320。绝缘区域335设置在第一接触层370a和第二接触层370b与第一导电层310和第二导电层320之间。布线层380设置在第一接触层370a和第二接触层370b上。
衬底301可以是半导体衬底，或者衬底301可以包括已经形成在半导体上的电路元件。层间绝缘层390可以是覆盖第一导电层310和第二导电层320以及第一接触层370a和第二接触层370b的层。电路元件和/或布线层可以进一步设置在层间绝缘层390中。
第一导电层310和第二导电层320可以垂直地设置在衬底101上，并且可以彼此平行地延伸。第一导电层310和第二导电层320可以形成半导体器件300的有源区域或导线。导线可以是例如字线和/或位线。可以根据半导体器件300的类型，对第一导电层310和第二导电层320的大小和布置进行各种改变。
第一接触层370a和第二接触层370b可以穿过层间绝缘层390以及第一导电层310和第二导电层320，并且第一接触层370a和第二接触层370b中的每一个可以电连接到第一导电层310和第二导电层320中的一个。第一接触层370a和第二接触层370b可以彼此具有相同的高度，并且可以分别连接到设置在不同高度上的第一导电层310和第二导电层320。第一接触层370a的下端和第二接触层370b的下端可以直接连接到衬底301，或者可以连接到衬底301上的绝缘层。
第一接触层370a可以穿过第一导电层310，并且可以通过侧表面与第一导电层310接触并电连接到第一导电层310。第一接触层370a可以通过设置在第一接触层370a与第二导电层320之间的绝缘区域335与第二导电层320电隔离。第二接触层370b可以穿过第二导电层320，并且可以通过侧表面与第二导电层320接触并电连接到第二导电层320。第二接触层370b可以通过设置在第二接触层370b与第一导电层310之间的绝缘区域335与第一导电层310电隔离。
绝缘区域335可以设置在第一接触层370a和第二接触层370b中的每一个的圆周处的第一导电层310之间和第二导电层320之间。绝缘区域335可以具有在平面上至少部分地围绕第一接触层370a和第二接触层370b的诸如环形、四边形等形状。绝缘区域335可以以与第一导电层310的厚度和第二导电层320的厚度相同的厚度水平地并排布置，但是可以使用其它布置。根据本发明构思的示例实施例，绝缘区域335可以比第一导电层310和第二导电层320厚。
图16是示出根据本发明构思的示例实施例的包括半导体器件的电子设备的框图。
参考图16，根据本公开的示例实施例，电子设备1000可以包括通信单元1010、输入单元1020、输出单元1030、存储器1040和处理器1050。
通信单元1010可以包括有线/无线通信模块，例如无线互联网模块、局部通信模块、全球定位系统模块或移动通信模块。包括在通信单元1010中的有线/无线通信模块可以使用各种通信标准中的一个或更多个通信标准连接到外部通信网络，以发送和接收数据。输入单元1020可以包括机械开关、触摸屏、语音识别模块等，作为为用户提供对电子设备1000的控制操作的模块，并且还可以包括用户可以向其输入数据的各种传感器模块。输出单元1030可以以音频或视频格式输出由电子设备1000处理的信息，并且存储器1040可以存储用于处理器1050的处理或控制的程序或数据。存储器1040可以包括如上文参考图3至12所描述的根据本发明构思的各种示例实施例的一个或更多个半导体器件，并且可以嵌入在电子设备1000中或者可以通过单独的接口与处理器1050通信。处理器1050可以控制包括在电子设备1000中的每个组件的操作。处理器1050可以执行与语音呼叫、视频呼叫、数据通信等相关联的控制和处理，或者可以执行用于多媒体再现和管理的控制和处理。此外，处理器1050可以通过输入单元1020处理来自用户的输入，并且通过输出单元1030输出其结果，并且可以将控制电子设备1000的操作所需的数据存储在存储器1040中或者从存储器1040检索数据。
如上所述，根据本发明构思的示例实施例，可以通过允许接触栓穿过全部栅电极来实现具有高度可靠性的半导体器件。
此外，能够制造具有高度可靠性的半导体器件的制造方法可以包括以本文所描述的方式形成穿过全部栅电极的接触栓。
虽然上面已经示出和描述了本发明构思的示例实施例，但是对于本领域技术人员而言显而易见的是，可以在不脱离本公开的范围的情况下进行修改和变化。

Claims (25)

1.一种半导体器件，包括：
多个栅电极，所述多个栅电极在垂直于衬底的上表面的方向上堆叠并且彼此间隔开，所述多个栅电极在一个方向上以彼此不同的长度延伸以提供多个接触区域，并且所述多个栅电极中的每一个栅电极具有导电区域和与所述导电区域位于同一层的绝缘区域；以及
多个接触栓，所述多个接触栓填充在所述接触区域中穿过堆叠在所述衬底上的全部所述多个栅电极的接触孔，所述多个接触栓连接到所述多个栅电极，
其中，所述多个接触栓中的每一个接触栓穿过所述多个栅电极中的一个栅电极的导电区域并电连接到所述一个栅电极，并且穿过所述多个栅电极中的其他栅电极的多个绝缘区域，所述多个栅电极中的其他栅电极的所述多个绝缘区域在垂直于所述衬底的上表面的方向上彼此间隔开，以及
其中，所述多个栅电极中的每一个栅电极的绝缘区域设置在所述多个栅电极与所述多个接触栓相交的区域中的所述接触孔的外部。
2.根据权利要求1所述的半导体器件，其中，所述多个栅电极中的每一个栅电极的绝缘区域具有至少部分地围绕所述多个接触栓中对应的接触栓的环形，并且所述多个栅电极中的每一个栅电极的导电区域至少部分地围绕该栅电极的绝缘区域。
3.根据权利要求1所述的半导体器件，其中，所述多个接触栓中的每一个接触栓通过其外侧表面与所述多个栅电极中对应的栅电极接触。
4.根据权利要求1所述的半导体器件，还包括：
多个层间绝缘层，所述多个层间绝缘层与所述多个栅电极交替堆叠在所述衬底上，
其中，所述多个接触栓中的每一个接触栓以基本相同的宽度，穿过所述多个栅电极中的一个栅电极并且穿过所述多个层间绝缘层中与所述多个栅电极中对应的栅电极接触的至少一个层间绝缘层。
5.根据权利要求1所述的半导体器件，
其中，所述多个接触栓中的每一个接触栓的宽度等于所述接触孔的宽度。
6.根据权利要求1所述的半导体器件，其中，所述多个接触栓中的每一个接触栓穿过所述多个栅电极中最下面的栅电极的至少一部分。
7.根据权利要求1所述的半导体器件，其中，所述多个接触栓中的至少一部分接触栓穿过所述多个栅电极中的一部分栅电极，而不穿过所述多个栅电极中邻近所述衬底的至少一个栅电极。
8.根据权利要求1所述的半导体器件，其中，所述多个接触栓中的每一个接触栓在与所述多个栅电极接触的区域中具有向外朝向所述导电区域和所述绝缘区域突出的区域。
9.根据权利要求8所述的半导体器件，还包括：
多个层间绝缘层，所述多个层间绝缘层与所述多个栅电极交替堆叠在所述衬底上，
其中，所述多个接触栓中的每一个接触栓穿过所述多个层间绝缘层，并且以所述多个接触栓与所述多个层间绝缘层之间的界面为基准，所述多个接触栓与所述多个栅电极的多个绝缘区域之间的界面位于外侧。
10.根据权利要求1所述的半导体器件，其中，所述多个接触栓的不同部分在垂直于所述衬底的上表面的方向上具有不同的长度。
11.根据权利要求1所述的半导体器件，还包括：
衬底绝缘层，所述衬底绝缘层设置在所述多个接触栓中的每一个接触栓与所述衬底之间，以将所述多个接触栓与所述衬底分隔开。
12.根据权利要求1所述的半导体器件，还包括：
源极导电层，所述源极导电层穿过所述多个栅电极并沿一个方向延伸，其中，所述源极导电层的上表面与所述多个接触栓的上表面位于基本相同的高度。
13.根据权利要求1所述的半导体器件，其中，从所述一个栅电极的导电区域的相邻边缘到所述接触孔中对应的接触孔的距离不同于从所述其他栅电极中的每个栅电极的导电区域的相邻边缘到所述接触孔中对应的接触孔的距离。
14.一种半导体器件，包括：
多个栅极导电区域，所述多个栅极导电区域彼此间隔开并且在垂直于衬底的上表面的方向上堆叠，所述多个栅极导电区域包括第一栅极导电区域和多个第二栅极导电区域；
多个栅极绝缘区域，所述多个栅极绝缘区域中的每一个栅极绝缘区域至少部分地被所述多个栅极导电区域中对应的栅极导电区域围绕，其中，所述多个栅极绝缘区域中的每一个栅极绝缘区域与所述多个栅极导电区域中对应的栅极导电区域占据基本相同的高度并且位于同一层，并且所述多个栅极绝缘区域在垂直于所述衬底的上表面的方向上彼此间隔开；以及
接触栓，所述接触栓填充穿过所述多个栅极导电区域中的一个栅极导电区域和所述多个栅极绝缘区域的接触孔，并且电连接到所述多个栅极导电区域中的所述一个栅极导电区域，
其中，所述接触栓穿过所述第一栅极导电区域和分别被所述多个第二栅极导电区域围绕的所述栅极绝缘区域，并且
其中，从所述第一栅极导电区域的相邻边缘到所述接触孔的距离不同于从所述多个第二栅极导电区域中的每一个第二栅极导电区域的相邻边缘到所述接触孔的距离。
15.根据权利要求14所述的半导体器件，其中，所述多个栅极绝缘区域在垂直于所述衬底的上表面的方向上沿着所述接触栓布置成一行。
16.根据权利要求14所述的半导体器件，其中，所述第一栅极导电区域的所述相邻边缘与所述接触栓接触，而所述多个第二栅极导电区域中的每一个第二栅极导电区域的所述相邻边缘与所述接触栓间隔开。
17.根据权利要求14所述的半导体器件，其中，所述接触栓通过其外侧表面与所述第一栅极导电区域的所述相邻边缘接触。
18.根据权利要求14所述的半导体器件，其中，所述多个栅极绝缘区域中的每一个栅极绝缘区域在所述多个栅极导电区域与所述接触栓相交的区域中设置在所述接触孔的外部。
19.一种半导体器件，包括：
多个栅电极，所述多个栅电极彼此间隔开并在垂直于衬底的上表面的方向上堆叠，并且在一个方向上延伸不同的长度以提供多个接触区域；
多个接触栓，所述多个接触栓填充在所述多个接触区域中穿过所述多个栅电极的接触孔并朝向所述衬底延伸；以及
多个绝缘区域，所述多个绝缘区域在所述多个接触栓和所述多个栅电极相交的区域中设置在所述接触孔的外部，
其中，所述多个绝缘区域中的每一个绝缘区域与所述多个栅电极中对应的栅电极占据基本相同的高度并且位于同一层，并且所述多个绝缘区域在垂直于所述衬底的上表面的方向上彼此间隔开。
20.根据权利要求19所述的半导体器件，其中，所述多个绝缘区域设置在所述接触栓与设置在所述多个接触区域中的每一个接触区域中的最上部中的栅电极下方的栅电极之间。
21.根据权利要求19所述的半导体器件，其中，从设置在最上部中的栅电极的相邻边缘到所述接触孔的距离不同于从设置在最上部中的栅电极下方的其他栅电极中的每一个栅电极的相邻边缘到所述接触孔的距离。
22.一种用于制造半导体器件的方法，包括：
通过在衬底上交替堆叠多个牺牲层和多个层间绝缘层，形成堆叠结构；
通过去除所述多个牺牲层中的每一个牺牲层的一部分和所述多个层间绝缘层中的每一个层间绝缘层的一部分，形成延伸不同长度的多个接触区域；
通过将杂质注入到所述多个牺牲层中的在所述多个接触区域中向上暴露的最上部中的牺牲层中，形成多个杂质区域；
形成在所述多个接触区域中穿过所述堆叠结构的多个第一开口；
去除通过所述多个第一开口暴露的所述多个牺牲层中的每一个牺牲层的一部分；
通过在从中去除了所述多个牺牲层的区域中沉积绝缘材料，形成在垂直于所述衬底的上表面的方向上彼此间隔开的多个绝缘区域；
通过填充所述多个第一开口，形成多个牺牲栓；
形成穿过所述堆叠结构的多个第二开口；
通过所述多个第二开口去除所述多个牺牲层和所述多个杂质区域；
通过在从中去除了所述多个牺牲层和所述多个杂质区域的区域中填充导电材料，形成多个栅电极，其中，所述多个栅电极中的每个栅电极与所述多个绝缘区域中对应的绝缘区域占据基本相同的高度并且位于同一层；
去除所述多个牺牲栓；以及
通过在从中去除了所述多个牺牲栓的区域中填充导电材料，形成多个接触栓。
23.根据权利要求22所述的用于制造半导体器件的方法，其中，在去除所述多个牺牲层的一部分时，选择性地去除所述多个牺牲层中的每一个牺牲层，以便不去除所述多个杂质区域中的任何一个杂质区域。
24.根据权利要求22所述的用于制造半导体器件的方法，其中，所述多个第一开口具有孔形。
25.根据权利要求22所述的用于制造半导体器件的方法，其中，所述多个绝缘区域形成为围绕所述多个第一开口。
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