KR102435524B1 - 반도체 메모리 장치 - Google Patents

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Abstract

집적도가 증가하고 신뢰성이 향상된 반도체 메모리 장치를 제공한다. 본 발명에 따른 반도체 메모리 장치는 셀 영역과 더미 영역을 가지는 기판, 셀 영역에 형성되며 기판 상에 형성되는 복수개의 수직 기둥들과, 복수개의 수직 기둥들 상으로 연장하는 연결 배선들과, 복수개의 수직 기둥들 상에 배치되며 복수개의 수직 기둥들과 연결 배선들을 연결하는 하부 비아 플러그들, 더미 영역에 형성되며, 기판의 주면에 대하여 연결 배선들과 동일 레벨의 높이에 배치되는 더미 연결 배선과 더미 연결 배선의 하면과 연결되며 하부 비아 플러그와 다른 높이를 가지는 더미 비아 플러그를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 수직형 반도체 메모리 장치에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다.
하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라서 3차원 구조를 가지는 반도체 메모리 장치가 요구되고 있다.
본 발명의 기술적 과제는 집적도가 증가하고 신뢰성이 향상된 반도체 메모리 장치를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 메모리 장치를 제공한다. 본 발명에 따른 반도체 메모리 장치는 셀 영역과 더미 영역을 가지는 기판, 상기 셀 영역에 형성되며 상기 기판 상에 형성되는 복수개의 수직 기둥들과, 상기 복수개의 수직 기둥들 상으로 연장하는 연결 배선들과, 상기 복수개의 수직 기둥들 상에 배치되며 상기 복수개의 수직 기둥들과 상기 연결 배선들을 연결하는 하부 비아 플러그들, 상기 더미 영역에 형성되며, 상기 기판의 주면에 대하여 상기 연결 배선들과 동일 레벨의 높이에 배치되는 더미 연결 배선과 상기 더미 연결 배선의 하면과 연결되며 상기 하부 비아 플러그와 다른 높이를 가지는 더미 비아 플러그를 포함한다.
상기 셀 영역 및 상기 더미 영역에 걸쳐서, 상기 복수개의 수직 기둥들이 형성된 상기 기판 상에 형성되는 배선간 절연층을 더 포함하며, 상기 더미 연결 배선과 상기 더미 비아 플러그는, 상기 배선간 절연층에 매립되어, 전기적으로 플로우팅(floating)될 수 있다.
상기 더미 영역에 형성되며 상기 기판 상에 형성되는 더미 수직 기둥 및 상기 더미 연결 배선과 상기 더미 수직 기둥 사이의 상기 배선간 절연층 내에 배치되고, 상기 더미 비아 플러그를 통하여 상기 더미 연결 배선과 연결되는 더미 라인 패턴을 더 포함할 수 있다.
상기 더미 비아 플러그의 높이는 상기 하부 비아 플러그의 높이보다 작은 값을 가질 수 있다.
상기 더미 수직 기둥의 폭은 상기 수직 기둥의 폭보다 큰 값을 가질 수 있다.
상기 더미 비아 플러그의 높이는 상기 하부 비아 플러그의 높이보다 큰 값을 가질 수 있다.
상기 기판은 페이지 버퍼 회로가 형성되는 페이지 버퍼 영역을 더 가지며, 상기 더미 영역은 상기 셀 영역과 상기 페이지 버퍼 영역 사이에 배치되고, 상기 셀 영역으로부터 상기 페이지 버퍼 영역의 방향으로 연장되는 비트 라인들을 더 포함하며, 상기 셀 영역에서 상기 연결 배선들을 통하여 상기 복수개의 수직 기둥들과 연결되며, 상기 더미 영역을 거쳐서 상기 페이지 버퍼 영역으로 연장되는 비트 라인들을 더 포함할 수 있다.
상기 더미 연결 배선과 상기 더미 비아 플러그는, 상기 기판 및 상기 비트 라인들과 전기적으로 절연될 수 있다.
상기 페이지 버퍼 영역에 형성되며 상기 페이지 버퍼 회로를 구성하는 제1 트랜지스터와 상기 비트 라인들과 상기 제1 트랜지스터를 전기적으로 연결하며, 상기 기판의 주면에 대하여 상기 연결 배선들과 동일 레벨의 높이에 배치되는 제1 연결 배선, 및 상기 제1 연결 배선의 하면과 연결되는 제1 비아 플러그를 더 포함하며, 상기 제1 비아 플러그의 높이는 상기 하부 비아 플러그의 높이보다 큰 값을 가질 수 있다.
상기 제1 비아 플러그의 높이는 상기 더미 비아 플러그의 높이와 동일할 수 있다.
상기 제1 비아 플러그의 높이는 상기 더미 비아 플러그의 높이보다 큰 값을 가질 수 있다.
서로 대응하는 상기 연결 배선과 상기 하부 비아 플러그, 및 서로 대응하는 상기 더미 연결 배선과 상기 더미 비아 플러그는, 각각 일체로 형성될 수 있다.
본 발명에 따른 반도체 메모리 장치는, 셀 영역과 더미 영역을 가지는 기판, 상기 셀 영역의 상기 기판 상에 순차적으로 적층된 복수의 게이트 전극을 포함하는 게이트 구조체 및 상기 더미 영역의 상기 기판 상에 순차적으로 적층된 복수의 더미 게이트 전극을 포함하는 더미 게이트 구조체, 상기 셀 영역에 형성되며 상기 게이트 구조체와 결합되는 복수개의 수직 기둥과, 상기 복수개의 수직 기둥들 상으로 연장하는 연결 배선들과 상기 복수개의 수직 기둥들과 상기 연결 배선들을 연결하는 하부 비아 플러그들, 상기 더미 영역에 형성되며 상기 기판의 주면에 대하여 상기 연결 배선들과 동일 레벨의 높이에 배치되는 더미 연결 배선과 상기 더미 연결 배선의 하면과 연결되는 더미 비아 플러그를 포함하되, 상기 더미 연결 배선과 상기 더미 비아 플러그는 상기 기판 및 상기 더미 게이트 구조체와 전기적으로 절연될 수 있다.
상기 복수의 더미 게이트 전극은 계단 형상을 이루며 적층될 수 있다.
상기 더미 비아 플러그의 하면은 상기 하부 비아 플러그의 하면보다 상기 기판의 주면에 대하여 높은 레벨을 가질 수 있다.
본 발명에 따른 반도체 메모리 장치는, 제조하는 과정에서 영역에 따른 표면 단차를 최소화하여 포토 공정에서 DOF(Depth Of Focus) 마진이 증가하여 정밀도를 향상시킬 수 있다. 이에 따라 집적도가 증가하고 및 신뢰성이 향상된 반도체 메모리 장치를 형성할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 요부를 나타내는 배치도이다.
도 3a 내지 도 3c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 셀 영역에 포함되는 메모리 블록의 평면도, 단면도 및 사시도이다. 구체적으로 도 3b는 도 3a의 의 A-A' 선에 따른 단면도이다.
도 4a 내지 도 4i는 도 3b의 S의 확대도들이다.
도 5a 및 5b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 더미 영역의 평면도 및 단면도이다. 구체적으로 도 5b는 도 5a의 B-B' 선에 따른 단면도이다.
도 6a 및 6b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 더미 영역의 평면도 및 단면도이다. 구체적으로 도 6b는 도 6a의 Ba-Ba' 선에 따른 단면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 더미 연결 배선 및 더미 비아 플러그의 배치를 나타내는 평면 배치도들이다.
도 8a 및 도 8b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 페이지 버퍼 영역 및 디코더 영역의 단면도이다.
도 9a 내지 도 9l은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 10a 및 도 10b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 11은 본 발명의 실시 예들에 따른 전자 장치를 나타내는 구성도이다. 도 11에는 반도체 메모리 장치를 포함하는 전자 장치로 솔리드 스테이트 드라이브가 예시되어 있다.
도 12는 본 발명의 실시 예들에 따른 전자 장치와 외부 시스템과의 관계를 나타내는 모식도이다. 도 12에는 반도체 메모리 장치를 포함하는 전자 장치로 솔리드 스테이트 드라이브가 예시되어 있다.
도 13은 본 발명의 실시 예들에 따른 시스템의 블록 다이어그램이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이고, 도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 요부를 나타내는 배치도이다.
도 1 및 도 2를 함께 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(10), 페이지 버퍼 회로(20), 어드레스 디코더(30), 및 제어 로직(40)을 포함한다.
메모리 셀 어레이(10)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)을 포함한다. 메모리 블록들(BLK1 ~ BLKz) 각각은 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(30)에 연결되고, 비트 라인들(BLs)을 통해 페이지 버퍼 회로(20)에 연결될 수 있다.
메모리 블록들(BLK1 ~ BLKz) 각각은 기판 상에서 제1 방향 및 상기 제1 방향과 다른 제 2 방향에 따라 배열되고, 상기 제 1 방향 및 상기 제 2 방향으로 형성된 평면에 수직한 제 3 방향으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 기판에 수직한 방향으로 직렬로 구성된다. 여기서 복수의 메모리 셀들 각각은 하나 또는 그 이상의 비트를 저장할 수 있다. 일부 실시 예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 일부 실시 예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
어드레스 디코더(30, X-DEC)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(10)에 연결된다. 어드레스 디코더(30)는 제어 로직(40)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(30)는 외부로부터 어드레스를 수신할 수 있다. 어드레스 디코더(30)는 어드레스를 디코딩하여 워드 라인(WLs) 중 대응하는 워드 라인을 선택하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다.
페이지 버퍼 회로(20)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(10)에 연결된다. 페이지 버퍼 회로(20)는 외부로부터 데이터(DATA)를 입력받고, 입력된 데이터를 메모리 셀 어레이(10)에 저장할 수 있다. 또는 페이지 버퍼 회로(20)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽혀진 데이터(DATA)를 외부로 출력할 수 있다.
제어 로직(40)은 페이지 버퍼 회로(20) 및 어드레스 디코더(30)에 연결될 수 있다. 프로그램/읽기/소거 등 반도체 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(40)은 외부로부터 전달되는 제어 신호에 응답하여 동작할 수 있다.
반도체 메모리 장치(100)는 복수의 메모리 블록들(BLK1 ~ BLKz)을 포함하는 메모리 셀 어레이(10)가 형성되는 셀 영역(CR), 페이지 버퍼 회로(20)가 형성되는 페이지 버퍼 영역(PBR), 어드레스 디코더(30)가 형성되는 디코더 영역(XDR)을 가질 수 있다. 셀 영역(CR)의 제1 방향(D1) 측에는 디코더 영역(XDR)이 배치될 수 있고, 제2 방향(D2) 측에는 페이지 버퍼 영역(PBR)이 배치될 수 있다. 즉, 페이지 버퍼 영역(PBR)과 디코더 영역(XDR)은 셀 영역(CR)으로부터 서로 다른 방향에 배치될 수 있다.
셀 영역(CR)과 페이지 버퍼 영역(PBR) 사이에는 더미 영역(DR)이 배치될 수 있다. 즉, 셀 영역(CR), 더미 영역 (DR) 및 페이지 버퍼 영역(PBR)은 제2 방향(D2)을 따라서 순차적으로 배치될 수 있다. 더미 영역(DR)은 도 1에 보인 메모리 셀 어레이(10)와 페이지 버퍼 회로(20) 사이를 연결하는 비트 라인들(BLs)이 배치되는 부분(15)에 해당할 수 있다. 즉, 비트 라인들(BLs)은 셀 영역(CR)로부터 페이지 버퍼 영역(PBR)의 방향으로 연장될 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 셀 영역에 포함되는 메모리 블록의 평면도, 단면도 및 사시도이다. 구체적으로 도 3b는 도 3a의 A-A' 선에 따른 단면도이다.
도 3a 내지 도 3c를 함께 참조하면, 반도체 메모리 장치의 셀 영역(CR)에는 기판(110) 및 기판(110) 상에 배치되는 게이트 구조체(GL)이 형성된다.
기판(110)은 반도체 물질을 포함할 수 있다. 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 다른 예에서, 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 기판(110)은 STI(shallow trench isolation), DTI(deep trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다. 기판(110)은 제1 도전형, 예를 들면, P형을 가질 수 있다.
기판(110)과 게이트 구조체(GL) 사이에는 버퍼 유전막(121)이 배치될 수 있다. 버퍼 유전막(121)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 게르마늄 산화물, 고유전율 유전물, 또는 이들의 조합으로 이루어질 수 있다.
게이트 구조체(GL)는 제1 방향(D1)으로 연장할 수 있다. 인접한 2개의 게이트 구조체(GL)는 제1 방향(D1)에 수직한 제2 방향(D2)으로 서로 마주볼 수 있다. 게이트 구조체(GL)는 복수의 절연 패턴(125) 및 절연 패턴(125)을 사이에 두고 서로 이격된 복수의 게이트 전극(G1 내지 G6)을 포함할 수 있다. 복수의 게이트 전극(G1 내지 G6)은 기판(110) 상에 순차적으로 적층된 제1 내지 제6 게이트 전극(G1 내지 G6)을 포함할 수 있다. 절연 패턴(125)은 실리콘 산화물로 이루어질 수 있다. 버퍼 유전막(121)은 절연 패턴(125)에 비하여 얇을 수 있다. 복수의 게이트 전극(G1 내지 G6)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 도 3 및 도 5에는 복수의 게이트 전극(G1 내지 G6)이 6개인 것을 도시하나, 이에 한정되지 않으며, 7개 이상일 수 있다.
인접한 게이트 구조체(GL)들 사이에는 제1 방향(D1)으로 신장하는 분리 영역(131)이 제공될 수 있다. 분리 영역(131)은 분리 절연막(141)으로 채워질 수 있다. 분리 영역(131)에서 기판(110)의 상측 일부분에는 공통 소오스 라인(CSL)이 형성될 수 있다. 공통 소오스 라인(CSL)들은 기판(110) 내에서 서로 이격되며 제1 방향(D1)으로 연장할 수 있다. 공통 소오스 라인(CSL)은, 제1 도전형과 다른 제2 도전형, 예를 들면, N형을 가질 수 있다. 도 3b 및 도 3c에 도시된 것과는 달리, 공통 소오스 라인(CSL)은 기판(110)과 제1 게이트 전극(G1) 사이에 배치되고 제1 방향(D1)으로 연장하는 라인 형상의 패턴일 수 있다.
기판(110) 상에는 게이트 구조체(GL)와 결합되는 복수개의 수직 기둥(PL)이 배치될 수 있다. 복수개의 수직 기둥(PL)은 각각 복수의 게이트 전극(G1 내지 G6)을 관통하여 기판(110)에 연결될 수 있다. 복수의 수직 기둥(PL)은 기판(110)으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 기둥(PL)의 일단은 기판(110)에 연결되고, 타단은 복수의 비트 라인(BL) 중 어느 하나와 연결될 수 있다. 복수개의 수직 기둥(PL)은 각각 제1 폭(W1)을 가질 수 있다. 복수의 비트 라인(BL)은 제1 내지 제4 비트 라인(BL1, BL2, BL3, BL4)을 포함할 수 있다. 제1 내지 제4 비트 라인(BL1, BL2, BL3, BL4)은 서로 이격되도록 소정의 간격을 가지며 제2 방향(D2)을 따라서 연장될 수 있다.
수직 기둥(PL)과 비트 라인(BL1, BL2, BL3, BL4) 사이에는 연결 배선(SBL1, SBL2, SBL3, SBL4)이 배치된다. 수직 기둥(PL)과 복수의 연결 배선(SBL1, SBL2, SBL3, SBL4) 중 어느 하나는 하부 비아 플러그(152)를 통하여 연결될 수 있다. 비트 라인(BL1, BL2, BL3, BL4)과 연결 배선(SBL1, SBL2, SBL3, SBL4)은 상부 비아 플러그(154)를 통하여 연결될 수 있다. 연결 배선(SBL1, SBL2, SBL3, SBL4)은, 하부 비아 플러그(152)를 통하여, 서로 인접하는 게이트 구조체들(GL)에 결합된 한 쌍의 수직 기둥(PL)을 연결할 수 있다. 연결 배선(SBL1, SBL2, SBL3, SBL4) 각각과 이에 대응하는 하부 비아 플러그(152)는 일체로 형성될 수 있다. 연결 배선(SBL1, SBL2, SBL3, SBL4)와 하부 비아 플러그(152)는 예를 들면, 듀얼 다마신 공정에 의하여 형성할 수 있다.
비트 라인(BL1, BL2, BL3, BL4)과 공통 소오스 라인(CSL) 사이에 반도체 메모리 장치의 복수개의 셀 스트링들이 제공된다. 하나의 셀 스트링은, 비트 라인(BL1, BL2, BL3, BL4)에 접속하는 스트링 선택 트랜지스터, 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터, 및 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 제공되는 복수개의 메모리 셀들을 포함할 수 있다. 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 상기 복수개의 메모리 셀들은 하나의 반도체 기둥(PL)에 제공된다. 제1 게이트 전극(G1)은 접지 선택 트랜지스터의 접지 선택 라인(GSL)일 수 있다. 제2 내지 제5 게이트 전극(G2 내지 G5)은 상기 복수개의 메모리 셀들의 셀 게이트들(WL)일 수 있다. 제6 게이트 전극(G6)은 스트링 선택 트랜지스터의 스트링 선택 라인(SSL)일 수 있다.
게이트 구조체(GL)는 순차적으로 인접하며 배치되는 제1 내지 제3 게이트 구조체(GL1, GL2, GL3)를 포함할 수 있다. 제1 내지 제3 게이트 구조체(GL1, GL2, GL3) 각각의 제6 게이트 전극(G6)은 제1 내지 제3 스트링 선택 라인(SSL1, SSL2, SSL3)으로 명명될 수 있다. 제1 내지 제3 스트링 선택 라인(SSL1 ~ SSL3)은 제2 방향(D2)을 따라 순차적으로 배치될 수 있다.
제1 내지 제6 게이트 전극(G1 내지 G6)과 수직 기둥(PL) 사이에는 정보 저장 요소(도시 생략)가 배치될 수 있다. 상기 정보 저장 요소의 형상은 도 4a 내지 도 4i에서 후술하는 예들과 같이 다양하게 변형될 수 있다.
수직 기둥(PL)은 반도체 물질을 포함하는 반도체 기둥일 수 있다. 수직 기둥(PL)은 채널로 기능할 수 있다. 수직 기둥(PL)은 속이 채워진 실린더 형, 또는 그 속이 빈 실린더 형(예를 들면, 마카로니(macaroni) 형)일 수 있다. 수직 기둥(PL)이 마카로니 형인 경우, 수직 기둥(PL)의 속은 충진 절연막(127)으로 채워질 수 있다. 충진 절연막(127)은 실리콘 산화막으로 이루어질 수 있다. 충진 절연막(127)은 수직 기둥(PL)의 내벽과 직접 접촉할 수 있다.
수직 기둥(PL) 및 기판(110)은 연속적인 구조의 반도체 물질일 수 있다. 이 경우, 수직 기둥(PL)은 단결정의 반도체 물질일 수 있다. 이와는 달리, 수직 기둥(PL)과 기판(110)은 불연속적인 경계면을 가질 수 있다. 이 경우, 수직 기둥(PL)은 다결정 또는 비정질 구조의 반도체 물질일 수 있다. 수직 기둥(PL)의 타단 상에는 도전 패턴(128)이 배치될 수 있다. 도전 패턴(128)에 접하는 수직 기둥(PL)의 일단은 드레인 영역일 수 있다.
복수의 수직 기둥(PL)은 제1 방향(D1)을 따라서 지그재그로 배치될 수 있다. 또는 복수의 수직 기둥(PL)은 제2 방향 (D2)을 따라서 지그재그로 배치될 수 있다. 복수의 수직 기둥(PL)은 제2 방향을 따라서 순서대로 지그재그로 배치된 제1 내지 제4 수직 기둥(PL1 내지 PL4)을 포함할 수 있다. 제1 및 제2 수직 기둥(PL1, PL2)은 스트링 선택 라인(SSL1, SSL2, SSL3)의 일측에서 게이트 구조체(GL1, GL2, GL3)과 결합되고, 제3 및 제4 수직 기둥(PL3, PL4)은 스트링 선택 라인(SSL1, SSL2, SSL3)의 타측에서 게이트 구조체(GL1, GL2, GL3)과 결합될 수 있다.
제1 및 제4 수직 기둥(PL1, PL4)은 스트링 선택 라인(SSL1, SSL2, SSL3)의 가장자리에 배치되고, 제2 및 제3 수직 기둥(PL2, PL3)은 제1 수직 기둥(PL1)과 제4 수직 기둥(PL4) 사이에 배치될 수 있다. 즉, 제1 및 제2 수직 기둥(PL1, PL2)은 스트링 선택 라인(SSL1, SSL2, SSL3)의 일측에서, 제1 방향(D1)을 따라서 교번적으로 지그재그로 배치될 수 있고, 제3 및 제4 수직 기둥(PL3, PL4)은 스트링 선택 라인(SSL1, SSL2, SSL3)의 타측에서 제1 방향(D1)을 따라서 교번적으로 지그재그로 배치될 수 있다.
제2 수직 기둥(PL2)은 제1 수직 기둥(PL1)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 제4 수직 기둥(PL4)은 제3 수직 기둥(PL3)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 복수의 수직 기둥(PL) 중 바로 인접하는 2개의 수직 기둥은, 복수의 비트 라인(BL1 내지 BL4)의 피치(F)의 2배만큼 제1 방향(D1)으로 이격될 수 있다. 제2 방향(D2)에 대하여, 제1 수직 기둥(PL1)과 제3 수직 기둥(PL3) 사이의 간격과 제2 수직 기둥(PL2)과 제4 수직 기둥(PL4) 사이의 간격은 동일한 값을 가질 수 있다.
복수의 수직 기둥(PL)의 배치는 도 3a 내지 도 3c에 보인 것에 한정되지 않으며, 다양한 방식으로 배치될 수 있다. 일부 실시 예에서, 복수의 수직 기둥(PL)은 매트릭스 배열을 가지도록 배치될 수 있다.
복수의 연결 배선(SBL1 내지 SBL4)는 제1 내지 제 4 연결 배선(SBL1, SBL2, SBL3, SBL4)을 포함할 수 있다. 제1 연결 배선(SBL1)은 제1 스트링 선택 라인(SSL1)의 제3 수직 기둥(PL3)과 제2 스트링 선택 라인(SSL2)의 제2 수직 기둥(PL2)을 연결할 수 있다. 제2 연결 배선(SBL2)은 제2 스트링 선택 라인(SSL2)의 제3 수직 기둥(PL3)과 제3 스트링 선택 라인(SSL3)의 제2 수직 기둥(PL2)을 연결할 수 있다. 제3 연결 배선(SBL3)은 제1 스트링 선택 라인(SSL1)의 제4 수직 기둥(PL4)과 제2 스트링 선택 라인(SSL2)의 제1 수직 기둥(PL1)을 연결할 수 있다. 제4 연결 배선(SBL4)은 제2 스트링 선택 라인(SSL2)의 제4 수직 기둥(PL4)과 제3 스트링 선택 라인(SSL3)의 제1 수직 기둥(PL1)을 연결할 수 있다. 제1 연결 배선(SBL1) 및 제3 연결 배선(SBL3)은 제1 방향(D1)을 따라 교번적으로 배열되고, 제2 연결 배선(SBL2) 및 제4 연결 배선(SBL4)은 제1 방향(D1)을 따라 교번적으로 배열될 수 있다. 제1 및 제4 연결 배선(SBL1, SBL4)은 제2 방향(D2)을 따라 교번적으로 배치되고, 제2 및 제3 연결 배선(SBL2, SBL3)은 제2 방향(D2)을 따라 교번적으로 배치될 수 있다. 제1 내지 제4 연결 배선(SBL1 내지 SBL4)은 서로 이웃한 다른 비트 라인(BL1 내지 BL4)에 연결될 수 있다. 예를 들어, 제1 연결 배선(SBL1)은 제1 비트 라인(BL1)에 연결되고, 제2 연결 배선(SBL2)은 제2 비트 라인(BL2)에 연결되고, 제3 연결 배선(SBL3)은 제3 비트 라인(BL3)에 연결되고, 제4 연결 배선(SBL4)은 제4 비트 라인(BL4)에 연결될 수 있다.
하부 비아 플러그(152)는 제1 높이(H1)를 가질 수 있다. 하부 비아 플러그(152)는 수직 기둥(PL1, PL2, PL3, PL4) 상에 배치되고, 상부 비아 플러그(154)는 연결 배선(SBL1, SBL2, SBL3, SBL4) 상에 배치될 수 있다. 제1 및 제3 연결 배선(SBL1, SBL3) 상의 상부 비아 플러그(154)는, 하부 비아 플러그(152)로부터 제1 방향(D1)에 반대되는 방향으로 시프트되고, 제2 및 제4 연결 배선(SBL2, SBL4) 상의 상부 비아 플러그(154)는, 하부 비아 플러그(152)로부터 제1 방향(D1)으로 시프트될 수 있다.
본 명세서에서 비아 플러그의 높이란, 비아 플러그의 하면으로부터 비아 플러그가 연결되는 연결 배선의 하면까지의 높이를 의미한다. 따라서, 비아 플러그의 높이란 연결 배선의 하면부터, 연결 배선과 연결되는 비아 플러그의 하면까지의 깊이일 수 있다.
제1 및 제3 연결 배선(SBL1, SBL3)은 제2 방향(D2)으로 신장하고, 제1 방향(D1)에 반대되는 방향으로 볼록하게 만곡될 수 있다. 즉, 제1 및 제3 연결 배선(SBL1, SBL3)은 제1 방향(D1)에 반대되는 방향으로 돌출되도록 만곡된 볼록부(P1, P3)을 가질 수 있다. 제2 및 제4 연결 배선(SBL2, SBL4)은 제2 방향(D2)으로 신장하고, 제1 방향(D1)으로 볼록하게 만곡될 수 있다. 즉, 제2 및 제4 연결 배선(SBL2, SBL4)은 제1 방향(D1)으로 돌출되도록 만곡된 볼록부(P2, P4)를 가질 수 있다. 제1 내지 제4 연결 배선(SBL1, SBL2, SBL3, SBL4)에서 볼록부(P1, P2, P3, P4)를 제외한 부분, 즉 제2 방향(D2)으로 연장되는 부분은 바디부라 호칭할 수 있다.
제1 연결 배선(SBL1)의 볼록부(P1)와 제3 연결 배선(SBL3)의 볼록부(P3)는 분리 절연막(141) 상에서 제1 방향(D1)을 따라서 일렬로 배열될 수 있고, 제2 연결 배선(SBL2)의 볼록부(P2)와 제4 연결 배선(SBL4)의 볼록부(P4)는 분리 절연막(141) 상에서 제1 방향(D1)을 따라서 일렬로 배열될 수 있다.
제1 및 제2 연결 배선(SBL1, SBL2)이 제2 방향(D2)을 따라서 신장되는 길이는 제3 및 제4 연결 배선(SBL3, SBL4)이 제2 방향(D2)을 따라서 신장되는 길이보다 큰 값을 가질 수 있다. 따라서 제1 및 제2 연결 배선(SBL1, SBL2)은 장 연결 배선이라 호칭할 수 있고, 제3 및 제4 연결 배선(SBL3, SBL4)은 단 연결 배선이라 호칭할 수 있다.
연결 배선(SBL1, SBL2, SBL3, SBL4)의 볼록부(P1, P2, P3, P4)의 제1 방향(D1) 또는 제1 방향(D1)에 반대되는 방향으로의 돌출 거리는, 상부 비아 플러그(154)가 하부 비아 플러그(152)로부터 제1 방향(D1) 또는 제1 방향(D1)에 반대되는 방향으로 시프트되는 거리보다 클 수 있다. 여기에서, 돌출 거리란, 연결 배선(SBL1, SBL2, SBL3, SBL4)의 양단 사이를 제2 방향(D2)을 따라서 연장하는 연장선으로부터, 연결 배선(SBL1, SBL2, SBL3, SBL4)의 볼록부(P1, P2, P3, P4)의 정점(apex)까지의 최단 거리를 의미한다.
예를 들면, 제1 및 제3 연결 배선(SBL1, SBL3) 상의 상부 비아 플러그(154)는 하부 비아 플러그(152)로부터 복수의 비트 라인(BL1 내지 BL4)의 피치(F)의 1/2만큼 제1 방향(D1)에 반대되는 방향으로 시프트되고, 제2 및 제4 연결 배선(SBL2, SBL4) 상의 상부 비아 플러그(154)는 하부 비아 플러그(152)로부터 복수의 비트 라인(BL1 내지 BL4)의 피치(F)의 1/2만큼 제1 방향(D1)으로 시프트될 수 있다. 제1 및 제3 연결 배선(SBL1, SBL3)의 볼록부(P1, P3)의 제1 방향(D1)에 반대되는 방향으로의 돌출 거리는 복수의 비트 라인(BL1 내지 BL4)의 피치(F)의 1/2보다 클 수 있고, 제2 및 제4 연결 배선(SBL2, SBL4)의 볼록부(P2, P4)의 제1 방향(D1)으로의 돌출 거리는 복수의 비트 라인(BL1 내지 BL4)의 피치(F)의 1/2보다 클 수 있다.
또한 제1 방향(D1)의 반대 방향으로의 제1 연결 배선(SBL1)의 볼록부(P1)의 돌출 거리는, 제3 연결 배선(SBL3)의 볼록부(P3)의 돌출 거리보다 큰 값을 가질 수 있고, 제1 방향(D1)으로의 제2 연결 배선(SBL2)의 볼록부(P2)의 돌출 거리는, 제4 연결 배선(SBL4)의 볼록부(P4)의 돌출 거리보다 큰 값을 가질 수 있다.
즉, 장 연결 배선(SBL1, SBL2)의 볼록부(P1, P2)의 제1 방향(D1)의 반대 방향 또는 제1 방향(D1)으로의 돌출 거리는, 단 연결 배선(SBL3, SBL4)의 볼록부(P3, P4)의 제1 방향(D1)의 반대 방향 또는 제1 방향(D1)으로의 돌출 거리보다 클 수 있으나, 장 연결 배선(SBL1, SBL2) 상의 상부 비아 플러그(154)가 하부 비아 플러그(152)로부터 제1 방향(D1)의 반대 방향 또는 제1 방향(D1)으로 시프트되는 거리와 단 연결 배선(SBL3, SBL4) 상의 상부 비아 플러그(154)가 하부 비아 플러그(152)로부터 제1 방향(D1)의 반대 방향 또는 제1 방향(D1)으로 시프트되는 거리는 동일할 수 있다.
연결 배선(SBL1, SBL2, SBL3, SBL4)의 형상은 도 3a 내지 도 3c에 보인 것에 한정되지 않으며, 연결 배선(SBL1, SBL2, SBL3, SBL4)은 인접하는 2개의 스트링 선택 라인(SSL) 각각과 결합하는 2개의 수직 기둥(PL)을 연결하는 한, 다양한 형상으로 변형될 수 있다. 일부 실시 예에서 연결 배선(SBL1, SBL2, SBL3, SBL4)은 동일한 방향으로 볼록하게 만곡될 수 있다. 일부 실시 예에서 연결 배선(SBL1, SBL2, SBL3, SBL4) 중 일부는 볼록하게 만곡되고, 나머지는 바 형상을 가질 수 있다. 일부 실시 예에서 연결 배선(SBL1, SBL2, SBL3, SBL4)은 제2 방향(D2)을 따라서 신장되는 길이가 동일할 수 있다.
연결 배선(SBL1 내지 SBL4) 상의 상부 비아 플러그(154)는 연결 배선(SBL1 내지 SBL4)이 연결하는 한 쌍의 수직 기둥(PL1, PL2, PL3, PL4)을 결합하는 인접한 스트링 선택 라인(SSL1, SSL2, SSL3) 중 하나의 스트링 선택 라인에 더 인접하도록 배치될 수 있다.
제1 및 제3 연결 배선(SBL1, SBL3) 상의 상부 비아 플러그(154)는 제1 방향(D1)을 따라서 지그재그로 배치될 수 있다. 제2 및 제4 연결 배선(SBL2, SBL4) 상의 상부 비아 플러그(154)는 제1 방향(D1)을 따라서 지그재그로 배치될 수 있다.
예를 들면, 제1 연결 배선(SBL1) 상의 상부 비아 플러그(154)는 제1 스트링 선택 라인(SSL1)에 인접하도록 배치되고, 제3 연결 배선(SBL3) 상의 상부 비아 플러그(154)는 제2 스트링 선택 라인(SSL2)에 인접하도록 배치될 수 있다. 또한 제2 연결 배선(SBL2) 상의 상부 비아 플러그(154)는 제3 스트링 선택 라인(SSL3)에 인접하도록 배치되고, 제4 연결 배선(SBL4) 상의 상부 비아 플러그(154)는 제2 스트링 선택 라인(SSL2)에 인접하도록 배치될 수 있다. 그러나, 상부 비아 플러그(154)의 배치는 이에 한정되지 않고, 제1 연결 배선(SBL1) 상의 상부 비아 플러그(154)는 제2 스트링 선택 라인(SSL2)에 인접하도록 배치되고, 제3 연결 배선(SBL3) 상의 상부 비아 플러그(154)는 제1 스트링 선택 라인(SSL1)에 인접하도록 배치되고, 제2 연결 배선(SBL2) 상의 상부 비아 플러그(154)는 제2 스트링 선택 라인(SSL2)에 인접하도록 배치되고, 제4 연결 배선(SBL4) 상의 상부 비아 플러그(154)는 제3 스트링 선택 라인(SSL3)에 인접하도록 배치될 수 있다.
상부 비아 플러그(154)의 배치는 도 3a 내지 도 3c에 보인 것에 한정되지 않으며, 다양한 방식으로 배치될 수 있다. 일부 실시 예에서, 제1 및 제3 연결 배선(SBL1, SBL3) 상의 상부 비아 플러그(154)는 제1 방향(D1)을 따라서 배치되고, 제2 및 제4 연결 배선(SBL2, SBL4) 상의 상부 비아 플러그(154)는 제1 방향(D1)을 따라서 배치될 수 있다. 예를 들면, 제1 및 제3 연결 배선(SBL1, SBL3) 상의 상부 비아 플러그(154)가 모두 제1 스트링 선택 라인(SSL1)에 인접하도록 배치되거나, 제1 및 제3 연결 배선(SBL1, SBL3) 상의 상부 비아 플러그(154)가 모두 제2 스트링 선택 라인(SSL2)에 인접하도록 배치되거나, 또는 제1 및 제3 연결 배선(SBL1, SBL3) 상의 상부 비아 플러그(154)가 모두 제1 및 제2 스트링 선택 라인(SSL1, SSL2)의 중간에 배치될 수 있다. 또한 예를 들면, 제2 및 제4 연결 배선(SBL2, SBL4) 상의 상부 비아 플러그(154)가 모두 제3 스트링 선택 라인(SSL3)에 인접하도록 배치되거나, 제2 및 제4 연결 배선(SBL2, SBL4) 상의 상부 비아 플러그(154)가 모두 제2 스트링 선택 라인(SSL2)에 인접하도록 배치되거나, 또는 제1 및 제3 연결 배선(SBL1, SBL3) 상의 상부 비아 플러그(154)가 모두 제2 및 제3 스트링 선택 라인(SSL2, SSL3)의 중간에 배치될 수 있다.
즉, 수직 기둥(PL), 연결 배선(SBL1, SBL2, SBL3, SBL4), 및 상부 비아 플러그(154)는 수직 기둥(PL)과 비트 라인(BL1, BL2, BL3, BL4) 사이에서 하부 비아 플러그(152), 연결 배선(SBL1, SBL2, SBL3, SBL4) 및 상부 비아 플러그(154)의 순서로 연결 관계를 유지하는 하고, 한, 다양한 수평 배치를 가질 수 있다.
수직 기둥(PL)이 형성된 기판(110) 상에는 하부 비아 플러그(152), 연결 배선(SBL1, SBL2, SBL3, SBL4) 및 상부 비아 플러그(154)을 감싸는 배선간 절연층(IMD, Inter Metal Dielectrics, 160)이 형성될 수 있다. 배선간 절연층(160)은 복수의 절연층이 적층된 다층 구조를 가질 수 있다. 배선간 절연층(160)은 비트 라인(BL1, BL2, BL3, BL4)의 측면 및 하면을 함께 감쌀 수 있다.
도 4a 내지 도 4i는 도 3b의 S의 확대도들이다.
도 4a를 참조하면, 정보 저장 요소(135)는 게이트 전극(G4)에 인접한 블로킹 절연막(135c), 수직 기둥들(PL)에 인접한 터널 절연막(135a) 및 이들 사이에 배치되는 전하 저장막(135b)을 포함할 수 있다. 정보 저장 요소(135)는 게이트 전극(G4)과 절연 패턴(125) 사이로 연장할 수 있다.
블로킹 절연막(135c)은 고유전막을 포함할 수 있다. 상기 고유전막은, 예를 들면, 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
블로킹 절연막(135c)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막(135c)은 알루미늄 산화막, 하프늄 산화막, 하프늄 실리콘 산화막, 지르코늄 산화막, 지르코늄 실리콘 산화막, 및 실리콘 산화막 중 적어도 2개의 박막으로 구성되는 다층막일 수 있다. 블록킹 절연막(135c)을 구성하는 다층막 각각의 적층 순서는 다양할 수 있다.
전하 저장막(135b)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 상기 전하 트랩막은, 실리콘 산화막보다 유전율이 크고, 블로킹 절연막(135c)보다는 유전율이 작은 물질로 형성할 수 있다. 예를 들어, 실리콘 산화막의 유전율이 3.9인 경우 상기 전하 트랩막은 유전율이 약 6인 실리콘 질화막으로 형성할 수 있다. 상기 전하 트랩막은, 예를 들면 실리콘 질화막, 알루미늄 질화막 또는 실리콘 옥시나이트라이드(oxynitride)막과 같은 질화막을 포함할 수 있다.
터널 절연막(135a)은 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다.
도 4b 내지 도 4d를 참조하면, 정보 저장 요소(135)의 적어도 일부는, 절연 패턴(125)과 수직 기둥들(PL) 사이로 연장할 수 있다.
도 4b를 참조하면, 터널 절연막(135a)은 절연 패턴(125)과 수직 기둥(PL) 사이로 연장하고, 전하 저장막(135b) 및 블로킹 절연막(135c)은 절연 패턴(125)과 게이트 전극(G4) 사이로 연장할 수 있다.
도 4c를 참조하면, 터널 절연막(135a) 및 전하 저장막(135b)은 절연 패턴(125)과 수직 기둥들(PL) 사이로 연장하고, 블로킹 절연막(135c)은 절연 패턴들(125)과 게이트 전극(G4) 사이로 연장할 수 있다.
도 4d를 참조하면, 터널 절연막(135a), 전하 저장막(135b) 및 블로킹 절연막(135c)은 절연 패턴(125)과 수직 기둥(PL) 사이로 연장할 수 있다.
도 4e를 참조하면, 전하 저장막(135b)은 도핑된 폴리실리콘일 수 있다. 이 경우, 터널 절연막(135a), 전하 저장막(135b) 및 블로킹 절연막(135c)은 게이트 전극(G4)과 수직 기둥(PL)의 사이에 한정될 수 있다. 일부 실시 예에서, 수직 기둥(PL)은 도전 기둥들일 수 있다. 수직 기둥(PL)은 예를 들면, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 실리사이드, 또는 탄소 나노 튜브 또는 그래핀 등과 같은 나노 구조체 중의 적어도 하나의 도전성 물질을 포함할 수 있다.
도 4f 내지 도 4h를 함께 참조하면, 정보 저장 요소(135)는 가변저항 패턴일 수 있다.
도 4f를 참조하면, 정보 저장 요소(135)는 게이트 전극(G4)과 수직 기둥(PL)의 사이에 한정될 수 있다.
도 4g를 참조하면, 정보 저장 요소(135)는 절연 패턴(125)과 수직 기둥(PL)의 사이로 연장할 수 있다.
도 4h를 참조하여, 정보 저장 요소(135)는 절연 패턴(125)과 게이트 전극(G4)의 사이로 연장할 수 있다.
일부 실시 예에서, 정보 저장 요소(135)는 그것에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질, 예를 들면, 상변화 물질을 포함할 수 있다. 상변화 물질은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한 가지를 포함할 수 있다. 예를 들면, 상변화 물질은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 상변화 물질은, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한 가지의 불순물을 더 포함할 수 있다. 또는, 정보 저장 요소(135)은 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지로 이루어질 수 있다.
일부 실시 예에서, 정보 저장 요소(135)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 정보 저장 요소(135)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 예를 들면, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 예를 들면, 정보 저장 요소(135)는 자유층(free layer), 고정층(pinned layer), 및 상기 자유층과 상기 고정층) 사이에 개재된 배리어층(barrier layer)을 포함할 수 있다.
상기 자유층은 상기 자유층을 이루는 막의 면에 대하여 수직 방향으로 자화 용이축을 가지고 자화 방향이 조건에 따라 가변적이다. 상기 고정층은 상기 고정층을 이루는 막의 면에 대하여 수직 방향으로 자화 용이축 (magnetization easy axis)을 가지고 자화 방향이 고정되어 있다. 정보 저장 요소(135)의 저항 값은 상기 자유층의 자화 방향에 따라 달라진다. 상기 자유층에서의 자화 방향과 상기 고정층에서의 자화 방향이 평행 (parallel)일 때, 정보 저장 요소(135)는 낮은 저항 값을 가지며 데이터 '0'을 저장할 수 있다. 상기 자유층에서의 자화 방향과 상기 고정층에서의 자화 방향이 반평행 (anti parallel)일 때, 정보 저장 요소(135)는 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다.
상기 자유층과 상기 고정층은 각각 상기 배리어층과의 계면(즉, 접촉면)에서 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy, IPMA)을 가질 수 있다. 이를 위해, 상기 자유층과 상기 고정층은 강자성(ferromagnetic) 물질로 이루어질 수 있다. 강자성 물질은 예컨대 106 ∼107 erg/cc 정도의 비교적 높은 자기이방성 에너지(Ku)를 가질 수 있다. 상기 자유층과 상기 고정층은 이러한 높은 자기이방성 에너지로 인해 계면에 수직한 자화 용이축을 가질 수 있다.
상기 자유층은 변동 가능한 자화 방향을 갖는 자성층이다. 즉, 상기 자유층은 자화의 방향이 층면 수직 방향에 자유롭게 변화하는 자기 모멘트를 갖는 강자성 물질, 예를 들면 Co, Fe 및 Ni 중 적어도 하나를 포함할 수 있으며, B, Cr, Pt, Pd 등과 같은 다른 원소를 더 포함할 수도 있다. 상기 자유층은 상기 고정층과 다른 물질로 형성될 수 있지만, 동일한 물질로 형성될 수도 있다. 상기 고정층은 고정된 자화 방향을 갖는 자성층으로, 상기 고정층을 형성하는 강자성 물질은 Co, Fe 및 Ni 중 적어도 하나를 포함할 수 있으며, 그 밖에도 예컨대, B, Cr, Pt, Pd 등과 같은 다른 원소를 더 포함할 수도 있다.
예를 들면, 상기 고정층은 Co 및 Co 합금 중 적어도 하나로 형성된 제 1 층과, Pt, Ni 및 Pd 중 적어도 하나로 형성된 제 2 층이 교대로 적층되는 다층 구조를 갖거나, L10 구조를 갖는 FePt 층 또는 CoPt 층 이거나, 또는 희토류 원소(rare-earth element)와 전이금속(transition metal)의 합금층일 수 있다. 여기서, 희토류 원소는 Tb 및 Gd 중 적어도 하나일 수 있고, 전이금속은 Ni, Fe 및 Co 중 적어도 하나일 수 있다. 다양한 조합의 희토류 원소와 전이금속의 합금을 사용할 수 있는데, 그 중에서 예컨대 CoFeB나 CoFe를 상기 고정층의 재료로 사용할 수도 있다.
상기 배리어층은 정보 저장 요소(135)의 터널자기저항비(TMR: tunnel magnetoresistance ratio)를 증가시키기 위하여, 상기 자유층 및 상기 고정층 사이에 개재된다. 상기 배리어층은 대략 8 ~ 15 Å의 두께를 가질 수 있다. 상기 배리어층은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 상기 배리어층은 비자성 물질을 포함할 수 있다. 상기 배리어층은 예를 들면, 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다. 상기 배리어층은 예를 들면, 다중층 구조를 가질 수 있다.
상기 자유층, 상기 배리어층 및 상기 고정층은 동일한 결정 구조를 가질 수 있다. 예를 들면, 상기 자유층, 상기 배리어층 및 상기 고정층 각각은 BCC (body centered cubic: 체심 입방) 결정 구조를 가질 수 있다.
일부 실시 예에서, 정보 저장 요소(135)는 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 정보 저장 요소(135)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
도 4i를 참조하면, 정보 저장 요소(135)와 게이트 전극(G4)의 사이에는 자기정류 물질(SW)이 배치될 수 있다. 자기 정류 물질(SW)은 예를 들면, PN 접합 다이오드와 같이 자기 정렬 특성(self-rectifying property)을 가질 수 있다. 선택적으로, 도 4e, 도 4g 및 도 4h에서도 정보 저장 요소(135)와 게이트 전극(G4)의 사이에 자기 정렬 물질(SW)을 배치할 수 있다.
구체적으로, 도 4a 내지 도 4i는 도 3b에 도시된 복수의 게이트 전극(G1 내지 G6) 중 제4 게이트 전극(G4) 부분이 포함되는 확대도이나, 제1 내지 제3 게이트 전극(G1 내지 G3), 제5 게이트 전극(G5) 및 제6 게이트 전극(G6) 부분에도 적용될 수 있다. 또는 도 4a 내지 도 4i는, 도 3b에 도시된 복수의 게이트 전극(G1 내지 G6) 중 제2, 제3, 제5 게이트 전극(G2, G3, G5) 부분에 적용될 수 있고, 제1 및 제6 게이트 전극(G1, G6) 부분에는 게이트 유전막의 기능을 수행하는 박막이 사용될 수 있다.
도 5a 및 5b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 더미 영역의 평면도 및 단면도이다. 구체적으로 도 5b는 도 5a의 B-B' 선에 따른 단면도이다. 도 5a 및 도 5b에 대한 내용 중 도 3a 내지 도 3c와 중복되는 설명은 생략할 수 있으며, 동일한 부재 번호는 특별히 언급되지 않는 한 동일한 구성에 해당한다.
도 5a 및 도 5b를 참조하면, 반도체 메모리 장치의 더미 영역(DR)에는 기판(110) 및 기판(110) 상에 배치되는 더미 게이트 구조체(GLD)이 형성된다. 기판(110)과 더미 게이트 구조체(GLD) 사이에는 버퍼 유전막(121)이 배치될 수 있다. 더미 게이트 구조체(GLD)는 복수의 절연 패턴(125) 및 절연 패턴(125)을 사이에 두고 서로 이격된 복수의 더미 게이트 전극(G1D 내지 G6D)을 포함할 수 있다.
복수의 더미 게이트 전극(G1D 내지 G6D)은 기판(110) 상에 순차적으로 적층된 제1 내지 제6 더미 게이트 전극(G1D 내지 G6D)을 포함할 수 있다. 제1 내지 제6 더미 게이트 전극(G1D 내지 G6D)은 각각 도 3a 내지 도 3c에 보인 제1 내지 제6 게이트 전극(G1 내지 G6D)과 기판(110)의 주면(main surface)에 대하여 동일 레벨의 높이에 배치될 수 있다. 제1 내지 제6 더미 게이트 전극(G1D 내지 G6D)은 각각 제1 내지 제6 게이트 전극(G1 내지 G6D)과 함께 형성될 수 있다. 즉, 복수의 게이트 전극(G1 내지 G6)과 복수의 더미 게이트 전극(G1D 내지 G6D)은 각각, 셀 영역(도 2의 CR) 및 더미 영역(DR)의 기판(110) 상에 형성된 복수의 게이트 물질층 중 셀 영역(CR)과 더미 영역(DR)에 형성된 부분일 수 있다.
제1 내지 제6 더미 게이트 전극(G1D 내지 G6D)은 제2 방향(D2)을 따라서 서로 다른 길이로 연장될 수 있다. 제1 내지 제6 더미 게이트 전극(G1D 내지 G6D) 중 하측에 있는 더미 게이트 전극은, 상측에 있는 더미 게이트 전극보다 제2 방향(D2)으로의 연장 길이가 클 수 있다. 즉, 제2 방향(D2)으로의 연장 길이는 제1 내지 제6 더미 게이트 전극(G1D 내지 G6D) 중 제1 더미 게이트 전극(G1D)이 가장 크고, 제6 더미 게이트 전극(G6D)이 가장 작을 수 있다. 따라서 제1 내지 제6 더미 게이트 전극(G1D 내지 G6D)은 계단 형상을 이루며 적층될 수 있다.
기판(110) 상에는 더미 게이트 구조체(GLD)와 결합되는 복수개의 더미 수직 기둥(PLD)이 배치될 수 있다. 복수개의 더미 수직 기둥(PLD)은 각각 복수의 게이트 전극(G1D 내지 G6D) 중 적어도 일부를 관통하여 기판(110)에 연결될 수 있다. 복수의 더미 수직 기둥(PLD)은 기판(110)으로부터 제3 방향(D3)으로 연장될 수 있다. 더미 수직 기둥(PLD)의 타단 상에는 도전 패턴(128)이 배치될 수 있다. 더미 수직 기둥(PLD)의 일단은 기판(110)에 연결되나, 타단은 비트 라인(BL)과 연결되지 않을 수 있다. 복수개의 더미 수직 기둥(PLD)은 각각 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 도 3a 내지 도 3c에 보인 수직 기둥(PL)의 제1 폭(W1)보다 큰 값을 가질 수 있다.
기판(110)과 도전 패턴(128)의 상면 사이에는, 더미 게이트 구조체(GLD), 복수개의 더미 수직 기둥(PLD) 및 도전 패턴(128)의 주위를 감싸는 층간 절연층(142)이 형성될 수 있다. 일부 실시 예에서, 층간 절연층(142)은 최상단의 절연 패턴(125)과 함께 형성되어, 최상단의 절연 패턴(125)과 일체를 이룰 수 있다.
복수의 비트 라인(BL)은 서로 이격되도록 소정의 간격을 가지며 제2 방향(D2)을 따라서 연장될 수 있다. 복수의 비트 라인(BL)은 도 3a에 보인 셀 영역(CR)의 복수의 비트 라인(BL)들로부터 더미 영역(DR)으로 연장된 부분일 수 있다.
도전 패턴(128) 상에는 배선간 절연층(160)이 형성될 수 있다. 배선간 절연층(160)은 도전 패턴(128)의 상면과 비트 라인(BL)의 사이를 채우고, 비트 라인(BL)을 감쌀 수 있다. 배선간 절연층(160)은 셀 영역(CR)과 더미 영역(DR)에 걸쳐서 기판(110) 상에 형성될 수 있다.
배선간 절연층(160) 내에는 더미 연결 배선(SBLD)이 배치될 수 있다. 더미 연결 배선(SBLD)은 셀 영역(CR)의 연결 배선(도 3a 내지 도 3c의 SBL1, SBL2, SBL3, SBL4)과 함께 형성될 수 있다. 즉, 더미 연결 배선(SBLD)은 연결 배선(SBL1, SBL2, SBL3, SBL4)과 기판(110)의 주면에 대하여 동일 레벨의 높이에 배치될 수 있다. 더미 연결 배선(SBLD)은 예를 들면, 마름모꼴과 같은 사각형의 평면 형상을 가질 수 있으나, 이에 한정되지 않는다. 또한 도 5a 및 도 5b에는 1개의 더미 연결 배선(SBLD)이 도시되었으나, 더미 연결 배선(SBLD)은 서로 이격되는 복수개가 형성될 수 있다. 셀 영역(CR)의 연결 배선(SBL1, SBL2, SBL3, SBL4)과 더미 영역(DR)의 더미 연결 배선(SBLD)은 CMP 공정을 포함하는 다마신 공정에 의하여 형성될 수 있다. 따라서 CMP 공정에 따른 연결 배선(SBL1, SBL2, SBL3, SBL4)의 상면과 더미 연결 배선(SBLD)의 상면 사이의 단차가 최소화하도록, 더미 영역(DR)의 더미 연결 배선(SBLD)의 면적, 개수, 배치를 결정할 수 있다.
더미 연결 배선(SBLD) 하부의 배선간 절연층(160) 내에는 더미 라인 패턴(LD)이 배치될 수 있다. 더미 연결 배선(SBLD)은 더미 수직 기둥(PLD)과 더미 연결 배선(SBLD)의 사이에 배치될 수 있다. 더미 연결 배선(SBLD)은 더미 연결 배선(SBLD)의 사이에 배치될 수 있다. 도전 패턴(128)의 상면과 더미 라인 패턴(LD)은 제2 방향(D2)으로 연장되는 라인 형상 또는 제2 방향(D2)으로 장축을 가지는 바(bar) 형상을 가질 수 있다.
더미 라인 패턴(LD)과 더미 연결 배선(SBLD) 사이에는 더미 라인 패턴(LD)과 더미 연결 배선(SBLD)을 연결하는 더미 비아 플러그(152D)가 형성될 수 있다. 더미 비아 플러그(152D)의 상면은 더미 연결 배선(SBLD)의 하면과 접하여 연결될 수 있다. 더미 비아 플러그(152D)의 하면은 더미 라인 패턴(LD)의 상면과 접할 수 있다. 더미 연결 배선(SBLD)과 이에 대응하는 더미 비아 플러그(152D)는 일체로 형성될 수 있다. 더미 비아 플러그(152D)의 하면의 모든 부분은 더미 라인 패턴(LD)의 상면의 부분과 오버랩될 수 있다. 즉, 더미 라인 패턴(LD)은 더미 비아 플러그(152D)를 형성하는 과정에서 더미 비아 플러그(152D)가 기판(110)을 향하여 연장되는 길이, 즉 더미 바이 플러그(152D)의 높이를 제한하는 차단벽의 기능을 할 수 있다.
더미 비아 플러그(152D)는 하부 비아 플러그(도 3a 내지 도 3c의 152)와 함께 형성될 수 있다. 더미 비아 플러그(152D)는 하부 비아 플러그(152)의 제1 높이(도 3b의 H1)보다 작은 제2 높이(H2)를 가질 수 있다. 즉, 더미 비아 플러그(152D)의 하면은 하부 비아 플러그(152)의 하면보다 기판(110)의 주면에 대하여 높은 레벨을 가질 수 있다. 더미 비아 플러그(152D)는 기판(110)의 주면에 대한 수평면에서 제1 면적(S1)을 가질 수 있다. 제1 더미 비아 플러그(152D)는 도전 패턴(128)과 이격될 수 있다. 더미 비아 플러그(152D)의 하면은 도전 패턴(128)의 상면보다 기판(110)의 주면에 대하여 높은 레벨의 높이에 배치될 수 있다.
하나의 더미 연결 배선(SBLD)과 연결되는 더미 비아 플러그(152D)는 복수개일 수 있으나, 이에 한정되지 않으며, 이에 대해서는 도 7a 내지 도 7c에서 후술한다.
더미 라인 패턴(LD), 더미 비아 플러그(152D) 및 더미 연결 배선(SBLD)은 배선간 절연층(160) 내에 매립될 수 있다. 즉, 더미 라인 패턴(LD), 더미 비아 플러그(152D) 및 더미 연결 배선(SBLD)은 기판(110)과 전기적으로 연결되는 구성 요소들과 전기적으로 절연되어 전기적으로 플로우팅(floating)될 수 있다. 예를 들면, 더미 라인 패턴(LD), 더미 비아 플러그(152D) 및 더미 연결 배선(SBLD)은 기판(110), 더미 게이트 구조체(GLD), 더미 수직 기둥(PLD), 및 비트 라인(BL)과 전기적으로 절연될 수 있다. 예를 들면, 더미 라인 패턴(LD), 더미 비아 플러그(152D) 및 더미 연결 배선(SBLD)은 기판(110), 게이트 구조체(GL), 수직 기둥(PLD), 연결 배선(SBL1, SBL2, SBL3, SBL4), 하부 비아 플러그(152), 상부 비아 플러그(154), 및 비트 라인(BL)과 전기적으로 절연될 수 있다.
도 6a 및 6b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 더미 영역의 평면도 및 단면도이다. 구체적으로 도 6b는 도 6a의 Ba-Ba' 선에 따른 단면도이다. 도 6a 및 도 6b에 대한 내용 중 도 5a 및 도 5b와 중복되는 설명은 생략할 수 있으며 차이점을 위주로 설명한다.
도 6a 및 도 6b를 참조하면, 반도체 메모리 장치의 더미 영역(DR)에는 기판(110) 및 기판(110) 상에 배치되는 더미 게이트 구조체(GLD)가 형성된다.
도 6a 및 도 6b에 보인 더미 영역(DR)에는, 도 5a 및 도 5b에 보인 것과 달리 더미 수직 기둥(PLD)이 형성되지 않을 수 있다. 또는 도 6a 및 도 6b는 더미 영역(DR) 중 더미 수직 기둥(PLD)이 배치되지 않은 부분을 나타내는 평면도 및 단면도일 수 있다.
배선간 절연층(160) 내에는 더미 연결 배선(SBLD)이 배치될 수 있다. 더미 연결 배선(SBLD)의 하측에는 더미 비아 플러그(152Da)가 형성될 수 있다. 더미 비아 플러그(152Da)의 상면은 더미 연결 배선(SBLD)의 하면과 접할 수 있다. 더미 연결 배선(SBLD)과 이에 대응하는 더미 비아 플러그(152Da)는 일체로 형성될 수 있다. 일부 실시 예에서, 더미 비아 플러그(152Da)는 배선간 절연층(160)의 하면 아래로 연장될 수 있다. 일부 실시 예에서, 더미 비아 플러그(152Da)는 층간 절연층(142) 내로 연장될 수 있다. 더미 비아 플러그(152Da)의 하면은 복수의 더미 게이트 전극(G1D 내지 G6D)과 이격될 수 있다. 즉, 더미 비아 플러그(152Da)의 하면은 복수의 더미 게이트 전극(G1D 내지 G6D)의 최상측, 예를 들면, 제6 더미 게이트 전극(G6D)의 상면보다 기판(110)의 주면에 대하여 높은 레벨의 높이를 가질 수 있다.
더미 비아 플러그(152Da)는 제3 높이(H3)를 가질 수 있다. 더미 비아 플러그(152Da)의 제3 높이(H3)는 도 5b에 보인 더미 비아 플러그(152D)의 제2 높이(H2)보다 큰 값일 수 있다. 즉, 더미 비아 플러그(152Da)의 하면은 하부 비아 플러그(152)의 하면보다 기판(110)의 주면에 대하여 낮은 레벨을 가질 수 있다. 더미 비아 플러그(152Da)는 기판(110)의 주면에 대한 수평면에서 제2 면적(S2)을 가질 수 있다. 더미 비아 플러그(152Da)의 제2 면적(S2)은 도 5b에 보인 더미 비아 플러그(152D)의 제1 면적(S1)보다 작은 값일 수 있다.
하나의 더미 연결 배선(SBLD)과 연결되는 더미 비아 플러그(152Da)는 복수개일 수 있으나, 이에 한정되지 않으며, 이에 대해서는 도 7a 내지 도 7c에서 후술한다.
예를 들면, 더미 영역(DR)의 일부분에는 도 5a 및 도 5b에 보인 더미 비아 플러그(152D)를 형성하고, 다른 일부분에는 도 6a 및 도 6b에 보인 더미 비아 플러그(152Da)를 형성하는 경우, 단위 면적 당 배치되는 더미 비아 플러그(152D) 및 더미 비아 플러그(152Da)의 개수가 동일한 경우, 더미 비아 플러그(152Da)의 제3 높이(H3)가 더미 비아 플러그(152D)의 제2 높이(H2)보다 큰 값을 가지므로, 더미 비아 플러그(152Da)의 제2 면적(S2)이 더미 비아 플러그(152D)의 제1 면적(S1)보다 작은 값을 가지도록 하여, 평면 상의 동일 면적 내에서 더미 비아 플러그(152D)와 더미 비아 플러그(152Da) 각각의 부피가 동일하거나 유사한 값을 가지도록 할 수 있다.
더미 비아 플러그(152Da) 및 더미 연결 배선(SBLD)은 배선간 절연층(160) 내에 매립될 수 있다. 즉, 더미 비아 플러그(152Da) 및 더미 연결 배선(SBLD)은 기판(110)과 전기적으로 연결되는 구성 요소들과 전기적으로 절연되어 전기적으로 플로우팅(floating)될 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 더미 연결 배선 및 더미 비아 플러그의 배치를 나타내는 평면 배치도들이다.
도 7a를 참조하면, 더미 영역(DR)의 더미 연결 배선(SBLD)은 복수개가 배치될 수 있다. 각 더미 연결 배선(SBLD)과 연결되는 더미 비아 플러그(152D)의 개수는 예를 들면, 4개일 수 있다. 더미 비아 플러그(152D)는 기판(110)의 주면에 대한 수평면에서 제1 면적(S1)을 가질 수 있다.
도 7b를 참조하면, 더미 영역(DR)의 더미 연결 배선(SBLD)은 복수개가 배치될 수 있다. 각 더미 연결 배선(SBLD)과 연결되는 더미 비아 플러그(152Db)의 개수는 예를 들면, 1개일 수 있다. 더미 비아 플러그(152Db)는 기판(110)의 주면에 대한 수평면에서 제3 면적(S3)을 가질 수 있다.
도 7c를 참조하면, 더미 영역(DR)의 더미 연결 배선(SBLD)은 복수개가 배치될 수 있다. 각 더미 연결 배선(SBLD)과 연결되는 더미 비아 플러그(152Dc)의 개수는 예를 들면, 9개일 수 있다. 더미 비아 플러그(152Dc)는 기판(110)의 주면에 대한 수평면에서 제4 면적(S4)을 가질 수 있다.
도 7a 내지 도 7c를 함께 참조하면, 제1 면적(S1)은 제3 면적(S3)보다 작은 값을 가지고, 제4 면적(S4)보다 큰 값을 가질 수 있다. 즉, 제3 면적(S3)이 상대적으로 가장 큰 값을 가지고, 제4 면적(S4)이 상대적으로 가장 작은 값을 가질 수 있다.
도 7a 내지 도 7c에 보인, 하나의 더미 연결 배선(SBLD)과 연결되는 더미 비아 플러그(152D, 152Db, 152Dc)의 개수는 상대적인 차이를 나타내며, 도 7a 내지 도 7c에 보인 더미 비아 플러그(152D, 152Db, 152Dc)의 개수에 한정되지 않는다.
하나의 더미 연결 배선(SBLD)과 연결되는 더미 비아 플러그(152D, 152Db, 152Dc)의 개수가 상대적으로 많은 경우 수평 면적이 상대적으로 작은 값을 가지도록 하고, 개수가 상대적으로 적은 경우 수평 면적이 상대적으로 큰 값을 가지도록 할 수 있다. 따라서 하나의 더미 연결 배선(SBLD)과 연결되는 더미 비아 플러그(152D, 152Db, 152Dc)의 개수와 무관하게, 평면 상에서 더미 비아 플러그(152D, 152Db, 152Dc)가 차지하는 면적을 유사하도록 조절할 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 페이지 버퍼 영역 및 디코더 영역의 단면도이다. 도 8a 및 도 8b에 대한 내용 중 도 3a 내지 도 7c와 중복되는 설명은 생략할 수 있으며, 동일한 부재 번호는 특별히 언급되지 않는 한 동일한 구성에 해당한다.
도 8a를 참조하면, 반도체 메모리 장치의 페이지 버퍼 영역(PBR)에는 기판(110) 및 기판(110) 상에 배치되는 제1 게이트 전극층(G-P)이 형성된다. 제1 게이트 전극층(G-P)은 페이지 버퍼 영역(PBR)에서 제1 트랜지스터(TR-P)를 구성한다. 기판(110) 상에는 층간 절연층(142) 및 배선간 절연층(160)이 적층된다.
배선간 절연층(160) 내에는 제1 연결 배선(SBLP)이 배치될 수 있다. 제1 연결 배선(SBLP)은 도 3a 내지 도 3c에 보인 셀 영역(CR)의 연결 배선(SBL1, SBL2, SBL3, SBL4) 및 도 5a 내지 도 6b에 보인 더미 영역(DR)의 더미 연결 배선(SBLD)과 함께 형성될 수 있다.
제1 연결 배선(SBLP)의 하측에는 제1 비아 플러그(152P)가 형성될 수 있다. 제1 비아 플러그(152P)의 상면은 제1 연결 배선(SBLP)의 하면과 접할 수 있다. 제1 연결 배선(SBLP)과 이에 대응하는 제1 비아 플러그(152P)는 일체로 형성될 수 있다. 일부 실시 예에서, 제1 비아 플러그(152P)는 배선간 절연층(160)의 하면 아래로 연장될 수 있다. 일부 실시 예에서, 제1 비아 플러그(152P)는 층간 절연층(142) 내로 연장될 수 있다. 제1 비아 플러그(152P)는 도 3a 내지 도 3c에 보인 하부 비아 플러그(152), 그리고 도 5a 및 도 5b의 보인 더미 비아 플러그(152D) 및/또는 도 6a 및 도 6b에 보인 더미 비아 플러그(152Da)와 함께 형성될 수 있다.
제1 비아 플러그(152P)는 제4 높이(H4)를 가질 수 있다. 제1 비아 플러그(152P)의 제4 높이(H4)는 도 6b에 보인 더미 비아 플러그(152Da)의 제3 높이(H3)와 동일한 값일 수 있다.
비트 라인(BL)은 제2 방향(D2)을 따라서 연장될 수 있다. 비트 라인(BL)은 도 3a에 보인 셀 영역(CR)의 복수의 비트 라인(BL)이 도 5a 내지 도 6b에 보인 더미 영역(DR)을 거쳐서 페이지 버퍼 영역(DR)으로 연장된 부분일 수 있다. 비트 라인(BL)은 도 5a 또는 도 6a에 보인 것과 같이 복수개가 서로 이격되도록 소정의 간격을 가지며 제2 방향(D2)을 따라서 연장될 수 있다. 비트 라인(BL)과 제1 연결 배선(SBLP)은 상부 비아 플러그(154)를 통하여 연결될 수 있다.
제1 비아 플러그(152P)와 기판(110) 사이, 및/또는 제1 비아 플러그(152P)와 제1 게이트 전극층(G-P) 사이에는 제1 콘택 플러그(CFP)가 형성될 수 있다. 비트 라인(BL)과 제1 트랜지스터(TR-P)는 제1 콘택 플러그(CFP)를 통하여 전기적으로 연결될 수 있다. 제1 콘택 플러그(CFP)는 제1 비아 플러그(152P)와 기판(110) 사이, 및/또는 제1 비아 플러그(152P)와 제1 게이트 전극층(G-P) 사이를 전기적으로 연결하여, 베이지 버퍼 영역(PBR)에 제1 트랜지스터(TR-P)와 함께 페이지 버퍼 회로를 구성할 수 있다.
도 8b를 참조하면, 반도체 메모리 장치의 디코더 영역(XDR)에는 기판(110) 및 기판(110) 상에 배치되는 제2 게이트 전극층(G-X)이 형성된다. 제2 게이트 전극층(G-X)은 디코더 영역(XDR)에서 제2 트랜지스터(TR-X)를 구성한다. 기판(110) 상에는 층간 절연층(142) 및 배선간 절연층(160)이 적층된다.
배선간 절연층(160) 내에는 제2 연결 배선(SBLX)이 배치될 수 있다. 제2 연결 배선(SBLX)은 도 3a 내지 도 3c에 보인 셀 영역(CR)의 연결 배선(SBL1, SBL2, SBL3, SBL4), 도 5a 내지 도 6b에 보인 더미 영역(DR)의 더미 연결 배선(SBLD) 및 도 8a에 보인 페이지 버퍼 영역(PBR)의 제1 연결 배선(SBLP)과 함께 형성될 수 있다.
제2 연결 배선(SBLX) 하부의 배선간 절연층(160) 내에는 라인 패턴(LX)이 배치될 수 있다. 라인 패턴(LX)은 제2 방향(D2)으로 연장되는 라인 형상 또는 제2 방향(D2)으로 장축을 가지는 바 형상을 가질 수 있다. 라인 패턴(LX)은 도 5a 및 도 5b에 보인 더미 라인 패턴(LD)과 함께 형성될 수 있다.
라인 패턴(LX)과 제2 연결 배선(SBLX) 사이에는 라인 패턴(LX)과 제2 연결 배선(SBLX)을 연결하는 제2 비아 플러그(152X)가 형성될 수 있다. 제2 비아 플러그(152X)의 상면은 제2 연결 배선(SBLX)의 하면과 접할 수 있다. 제2 비아 플러그(152X)의 하면은 라인 패턴(LX)의 상면과 접할 수 있다. 제2 연결 배선(SBLX)과 이에 대응하는 제2 비아 플러그(152X)는 일체로 형성될 수 있다. 제2 비아 플러그(152X)는 도 3a 내지 도 3c에 보인 하부 비아 플러그(152), 도 5a 및 도 5b의 보인 더미 비아 플러그(152D) 및/또는 도 6a 및 도 6b에 보인 더미 비아 플러그(152Da), 그리고 도 8a에 보인 제1 비아 플러그(152P)와 함께 형성될 수 있다.
제2 비아 플러그(152X)는 제5 높이(H5)를 가질 수 있다. 제2 비아 플러그(152X)의 제5 높이(H5)는 도 5b에 보인 더미 비아 플러그(152D)의 제2 높이(H2)와 동일한 값일 수 있다.
비트 라인(BL)은 제2 방향(D2)을 따라서 연장될 수 있다. 비트 라인(BL)과 제2 연결 배선(SBLX)은 상부 비아 플러그(154)를 통하여 연결될 수 있다.
제2 비아 플러그(152X)와 기판(110) 사이는 제2 콘택 플러그(CFX)가 형성될 수 있다. 제2 콘택 플러그(CFX)는 제2 비아 플러그(152X)와 기판(110) 사이를 전기적으로 연결하여, 디코더 영역(XDR)에 제2 트랜지스터(TR-X)와 함께 어드레스 디코더를 구성할 수 있다.
도 2, 도 3a 내지 도 3c, 도 5a 내지 도 6b, 그리고도 8a 및 도 8b를 함께 참조하면, 연결 배선(SBL1, SBL2, SBL3, SBL4), 제1 연결 배선(SBLP) 및 제2 연결 배선(SBLX)과, 하부 비아 플러그(152), 제1 비아 플러그(152P) 및 제2 비아 플러그(152X)는 배선간 절연층이 가지는 리세스 공간에 금속 물질층을 채우는 듀얼 다마신 공정에 의하여 형성될 수 있다. 더미 비아 플러그(152D, 152Da)는 상기 배선간 절연층의 리세스 공간을 형성하기 위하여 사용되는 지지층의 영역에 따른 상면의 단차를 최소화하도록 더미 영역(DR)에 형성될 수 있다. 또한 더미 연결 배선(SBLD, SBLDa)은 듀얼 다마신 공정 중 CMP 공정에서 영역에 따른 상기 금속 물질층의 상면의 단차를 최소화하도록 더미 영역(DR)에 형성될 수 있다.
또한, 별도로 도시하지는 않았으나 더미 비아 플러그(152D, 152Da) 및 더미 연결 배선(SBLD, SBLDa)은 셀 영역(CR), 페이지 버퍼 영역(PBR) 및/또는 디코더 영역(XRD) 중에 일부에도 형성되어, 상기 지지층 및 상기 금속 물질층의 상면의 단차를 최소화할 수 있다. 이 과정에서 더미 라인 패턴(LD)은 선택적으로 더미 비아 플러그(154D)의 높이를 제한하는 차단벽의 기능을 할 수 있다.
더미 비아 플러그(152D, 152Da) 및 더미 연결 배선(SBLD, SBLDa)은 배선간 절연층(160) 내에 매립되어, 기판(110)과 전기적으로 연결되는 구성 요소들과 전기적으로 절연되어 전기적으로 플로우팅(floating)되므로, 반도체 메모리 장치(100)의 전기적 특성에는 영향을 주지 않으면서, 반도체 메모리 장치(100)를 제조하는 과정에서, 영역에 따른 표면 단차를 최소화하여 포토 공정의 정밀도를 향상시킬 수 있다. 이에 따라 집적도가 증가하고 및 신뢰성이 향상된 반도체 메모리 장치를 형성할 수 있다.
도 9a 내지 도 9l은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다. 도 9a 내지 도 9l에서는 도 2에 보인 반도체 메모리 장치(100)의 셀 영역(CR)과 더미 영역(DR)을 중심으로 제조 방법을 설명하며, 도 1 내지 도 8b와 중복되는 설명은 생략할 수 있다. 구체적으로 도 9a 내지 도 9l은 도 3a 내지 도 3c에 보인 셀 영역(CR)과 도 5a 및 도 5b에 보인 더미 영역(DR)의 제조 방법을 설명한다.
도 2에 보인 반도체 메모리 장치(100)의 페이지 버퍼 영역(PBR) 및 디코더 영역(XDR)의 구성 요소 중 셀 영역(CR)과 더미 영역(DR)의 구성 요소와 함께 형성되는 구성 요소는 도 9a 내지 도 9l에서 설명한 반도체 메모리 장치의 제조 방법을 통하여 용이하게 형성할 수 있는 바, 구체적인 설명은 생략하도록 한다.
도 9a를 참조하면, 셀 영역(CR)과 더미 영역(DR)을 가지는 기판(110)이 제공된다. 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 가질 수 있다. 기판(110) 상에 버퍼 유전막(121), 복수의 희생막(123) 및 복수의 절연막(124)이 형성될 수 있다. 버퍼 유전막(121)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 게르마늄 산화물, 고유전율 유전물, 또는 이들의 조합으로 이루어질 수 있다. 버퍼 유전막(121)은, 예를 들어 열산화 공정에 의하여 형성되는 실리콘 산화물일 수 있다. 희생막(123) 및 절연막(124)은 버퍼 유전막(121) 상에 교대로 적층될 수 있다. 최상층의 절연막(124)의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다. 절연막(124)은, 예를 들면 실리콘 산화물로 이루어질 수 있다. 희생막(123)은 버퍼 유전막(121) 및 절연막(124)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 희생막(123)은 버퍼 유전막(121) 및 절연막(124)과 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리 실리콘-게르마늄막을 포함할 수 있다. 희생막(123) 및 절연막(124)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
복수의 희생막(123) 및 복수의 절연막(124) 중 하측의 희생막(123) 및 절연막(124)은 상측의 희생막(123) 및 절연막(124)보다 큰 면적을 가지도록 형성될 수 있다. 일부 실시 예에서, 복수의 희생막(123) 및 복수의 절연막(124)은 기판(110) 상에서 피라미드 형상을 가지도록 적층될 수 있다. 더미 영역(DR)에서 희생막(123) 및 절연막(124)은 계단 형상을 이룰 수 있다. 더미 영역(DR)에는 기판(110) 상에 층간 절연층(142)이 형성될 수 있다. 층간 절연층(142)은 최상단의 절연막(124)과 동일한 레벨의 상면을 가질 수 있다. 일부 실시 예에서, 층간 절연층(142)은 최상단의 절연막(124)과 함께 형성되어, 최상단의 절연막(124)과 일체를 이룰 수 있다.
도 9b를 참조하면, 버퍼 유전막(121), 복수의 희생막(123), 복수의 절연막(124) 및/또는 층간 절연층(142)을 관통하여, 기판(110)을 노출하는 복수의 수직 홀(126, 126D)이 형성된다. 더미 영역(DR)의 수직 홀(126D)은 셀 영역(CR)의 수직 홀(126)보다 큰 폭을 가질 수 있다. 셀 영역(CR)의 수직 홀(126)에는 수직 기둥(도 3c의 PL)이 형성될 수 있고, 더미 영역(DR)의 수직 홀(126D)에는 더미 수직 기둥(도 5a 내지 도 5b의 PLD)이 형성될 수 있다.
도 9c를 참조하면, 복수의 수직 홀(도 9b의 126, 126D) 내에 수직 기둥(PL1, PL2, PL3, PL4) 및 더미 수직 기둥(PLD)이 형성된다. 더미 수직 기둥(PLD)은 수직 기둥(PL1, PL2, PL3, PL4)과 동일하게 형성될 수 있다. 더미 수직 기둥(PLD)은 수직 기둥(PL1, PL2, PL3, PL4)보다 큰 폭을 가질 수 있다.
수직 기둥(PL1, PL2, PL3, PL4) 및 더미 수직 기둥(PLD)은 예를 들면, 제1 도전형의 반도체막일 수 있다. 상기 반도체막은 복수의 수직 홀(126, 126D)을 완전히 채우지 않도록 형성되고, 상기 반도체막 상에 절연 물질층이 형성되어 복수의 수직 홀(126, 126D)을 완전하게 채울 수 있다. 상기 반도체막 및 상기 절연 물질층은 평탄화되어, 최상층의 절연막(124) 및 층간 절연층(142)이 노출되도록 할 수 있다. 이에 따라 그 내부의 속이 충진 절연막(127)으로 채워진, 실린더 형의 수직 기둥(PL1, PL2, PL3, PL4) 및 더미 수직 기둥(PLD)이 형성될 수 있다. 일부 실시 예에서, 상기 반도체막은 복수의 수직 홀(126, 126D)을 채우도록 형성될 수 있으며, 이 경우 충진 절연막(127)은 요구되지 않을 수 있다. 수직 기둥(PL1, PL2, PL3, PL4) 및 더미 수직 기둥(PLD)의 상측 일부분은 리세스되어, 수직 기둥(PL1, PL2, PL3, PL4) 및 더미 수직 기둥(PLD)은 최상층의 절연막(124) 및 층간 절연층(142)의 상면보다 낮은 상면을 가질 수 있다. 수직 기둥(PL1, PL2, PL3, PL4) 및 더미 수직 기둥(PLD)이 리세스되어 형성되는 공간인 수직 홀(126)의 상측 부분에는 도전 패턴(128)이 형성될 수 있다. 도전 패턴(128)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 수직 기둥(PL1, PL2, PL3, PL4)의 상측 일부분 및/또는 도전 패턴(128)에 제2 도전형의 불순물 이온을 주입하여, 드레인 영역들이 형성될 수 있다. 제2 도전형은 예를 들면 N형일 수 있다.
일부 실시 예에서, 수직 기둥(PL1, PL2, PL3, PL4) 및 더미 수직 기둥(PLD)은 도전 기둥들일 수 있다. 수직 기둥(PL1, PL2, PL3, PL4) 및 더미 수직 기둥(PLD)은 예를 들면, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 실리사이드, 또는 탄소 나노 튜브 또는 그래핀 등과 같은 나노 구조체 중의 적어도 하나의 도전성 물질을 포함할 수 있다.
도 9d를 참조하면, 버퍼 유전막(121), 복수의 희생막(123) 및 복수의 절연막(124)을 연속적으로 패터닝하여, 서로 이격되고 제1 방향(도 3a의 D1)으로 연장되고 기판(110)을 노출하는, 분리영역(131)이 형성된다. 패터닝된 절연막(도 9c)은 절연 패턴(125)이 된다. 분리 영역(131)은 셀 영역(CR)과 더미 영역(DR)의 경계, 또는 더미 영역(DR) 내에도 형성될 수 있다.
도 9e를 참조하면, 분리영역(131)에 노출된 희생막(도 9d의 123)을 선택적으로 제거하여 리세스 영역(133)을 형성한다. 리세스 영역(133)은 희생막(123)이 제거된 영역에 해당되고, 수직 기둥(PL1, PL2, PL3, PL4), 더미 수직 기둥(PLD), 절연 패턴(125), 및 층간 절연층(142)에 의하여 정의된다. 희생막(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막(123)의 제거 공정은 인산을 포함하는 습식 식각 용액을 사용하여 수행될 수 있다. 리세스 영역(133)에 의하여 수직 기둥(PL1, PL2, PL3, PL4) 및 더미 수직 기둥(PLD)의 측벽의 일부분들이 노출된다.
도 9f를 참조하면, 리세스 영역(133) 및 분리 영역(131)을 채우도록 도전막을 형성한다. 상기 도전막은 도핑된 실리콘막, 금속막, 금속 질화막 또는 금속 실리사이드막 중의 적어도 하나로 이루어질 수 있다. 상기 도전막은 원자층 증착(Atomic Layer Depositon) 방법에 의하여 형성될 수 있다.
이후, 분리 영역(131)에 형성된 상기 도전막의 부분을 제거하여, 리세스 영역(133)의 내에 게이트 전극(G1 내지 G6) 및 더미 게이트 전극(G1D 내지 G6D)이 형성된다. 셀 영역(CR)의 게이트 전극(G1 내지 G6)은 제1 방향(D1)으로 연장한다. 셀 영역(CR)의 게이트 구조체(GL)는 게이트 전극(G1 내지 G6)을 포함할 수 있고, 더미 영역(DR)의 더미 게이트 구조체(GLD)는 더미 게이트 전극(G1D 내지 G6D)을 포함할 수 있다.
게이트 구조체(GL)는 제2 방향(D2)으로 순차적으로 배치되는 제1 내지 제3 게이트 구조체(GL1, GL2, GL3)를 포함할 수 있다. 각 게이트 구조체(GL)에는 제1 내지 제4 수직 기둥(PL1, PL2, PL3, PL4)이 결합될 수 있다.
분리영역들(131)에 형성된 상기 도전막이 제거되어 노출된 기판(110)에 제2 도전형의 불순물 이온을 주입하여 공통 소오스 라인(CSL)을 형성할 수 있다.
일부 실시 예에서, 리세스 영역(133)의 일부분에 정보 저장 요소(도 4a의 135)를 먼저 형성하고, 리세스 영역(133)의 나머지 부분과 분리 영역(131)을 채우도록 정보 저장 요소(135) 상에 상기 도전막이 형성될 수 있다.
일부 실시 예에서, 정보 저장 요소(135)는 수직 기둥(PL1, PL2, PL3, PL4)에 접촉하는 터널 절연막, 터널 절연막 상의 전하 저장막, 및 전하 저장막 상의 블로킹 절연막을 포함할 수 있다.(도 4a 및 도 4e 참조) 이 경우, 수직 기둥(PL1, PL2, PL3, PL4)은 반도체 기둥일 수 있다. 터널 절연막은, 리세스 영역(133)에 노출된 수직 기둥(PL1, PL2, PL3, PL4)을 열산화하여 형성될 수 있다. 이와는 달리, 터널 절연막은 원자층 적층법으로 형성될 수 있다. 전하 저장막 및 블로킹 유전막은 단차도포성이 우수한 원자층 적층법 및/또는 화학기상증착법으로 형성될 수 있다.
일부 실시 예에서, 정보 저장 요소(135)가 도 4b 내지 도 4d의 구조를 갖는 경우, 정보 저장 요소(135)를 구성하는 터널 절연막, 전하 저장막 및/또는 블로킹 절연막의 적어도 하나는 수직 기둥(PL1, PL2, PL3, PL4) 및 더미 수직 기둥(PLD)을 형성하기 전에 수직 홀(126, 126D) 내에 형성될 수 있다.
일부 실시 예에서, 도 4f 내지 도 4h에서 설명한 것과 같이 정보 저장 요소(135)는 가변저항 패턴일 수 있다. 이 경우, 수직 기둥(PL1, PL2, PL3, PL4) 및 더미 수직 기둥(PLD)은 예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 탄소 나노 튜브 또는 그래핀 등과 같은 나노 구조체도전성 물질 중의 적어도 하나를 포함하는 도전 기둥일 수 있다. 정보 저장 요소(135)가 도 4g의 구조를 갖는 경우, 정보 저장 요소(135)는 수직 기둥(PL1, PL2, PL3, PL4) 및 더미 수직 기둥(PLD)을 형성하기 전에 수직 홀들(126, 126D) 내에 형성될 수 있다.
일부 실시 예에서, 도 4i에서 설명한 것과 같이 정보 저장 요소(135)를 형성하기 전에 수직 기둥(PL1, PL2, PL3, PL4)에 접촉하는 정류 물질(SW)을 형성할 수 있다.
도 9g 및 도 9h를 함께 참조하면, 분리영역들(131)을 채우는 분리 절연막(141)이 형성한 후, 셀 영역(CR) 및 더미 영역(DR)을 덮는 제1 배선간 절연층(160a)을 형성한다.
선택적으로 더미 영역(DR)의 제1 배선간 절연층(160a) 내에는 더미 라인 패턴(LD)을 형성할 수 있다. 더미 라인 패턴(LD)을 형성하는 경우, 제1 배선간 절연층(160a)은 더미 라인 패턴(LD)을 형성하기 전에 형성하는 부분과, 더미 라인 패턴(LD)을 형성한 후에 형성하는 부분으로 이루어지는 다층 구조를 가질 수 있다.
제1 배선간 절연층(160a)을 형성한 후, 제1 배선간 절연층(160a) 내에 비아 홀(160h, 160hD)을 형성한다. 셀 영역(CR)의 비아 홀(160h)은 제1 배선간 절연층(160a)을 관통할 수 있다. 더미 영역(DR)의 비아 홀(160hD)은 더미 라인 패턴(LD)을 노출시키도록 제1 배선간 절연층(160a)의 상면으로부터 내부로 연장될 수 있다. 셀 영역(CR)의 비아 홀(160h)의 깊이는 더미 영역(DR)의 비아 홀(160hD)의 깊이보다 큰 값을 가질 수 있다.
도 9i를 참조하면, 제1 배선간 절연층(160a)을 덮으며, 비아 홀(160h, 160hD)을 채우는 지지층(170)을 형성한다.
일부 실시 예에서 지지층(170)은 SOH(Spin-on Hardmask)로 이루어질 수 있다. 더미 영역(DR)의 비아 홀(160hD)이 형성되지 않은 경우, 셀 영역(CR)의 지지층(170)은 비아 홀(160h) 내에도 채워지나, 더미 영역(DR)의 지지층(170)은 제1 배선간 절연층(160a) 상에만 형성되므로, 지지층(170)은 셀 영역(CR)보다 더미 영역(DR)에서 두껍게, 즉 높은 레벨의 상면을 가질 수 있다. 이 경우, 후속 공정에서 수행되는 포토 공정에서 DOF(Depth Of Focus) 마진을 감소시키는 문제가 발생할 수 있다.
그러나 본 발명의 실시 예와 같이 더미 영역(DR)에도 비아 홀(160hD)을 형성하면, 더미 영역(DR)의 지지층(170)도 비아 홀(160hD) 내에 채워지므로, 셀 영역(CR)과 더미 영역(DR)에서 지지층(170)의 단차 차이를 최소화할 수 있어, 후속 공정에서 수행되는 포토 공정에서 DOF 마진이 증가할 수 있다.
도 9j를 참조하면, 지지층(170)의 일부를 제거하여 비아 홀(160h, 160hD)을 노출시키는 제1 리세스 공간(170R, 170RD)을 형성한다. 제1 리세스 공간(170R, 170RD)은 비아 홀(160h, 160hD)과 연통될 수 있다. 제1 리세스 공간(170R, 170RD)을 형성하기 위하여 포토 공정 및 식각 공정이 수행될 수 있다.
도 9j 및 도 9k를 함께 참조하면, 제1 리세스 공간(170R, 170RD)을 통하여 노출되는 제1 배선간 절연층(160a)의 일부분을 제거하여, 비아 홀(160h, 160hD)과 연통되는 제2 리세스 공간(160R, 160RD)을 형성한다.
이후, 제1 배선간 절연층(160a) 상에 비아 홀(160h, 160hD) 및 제2 리세스 공간(160R, 160RD)을 채우는 금속 물질층(180)을 형성한다.
도 9k 및 도 9l을 함께 참조하면, 제1 배선간 절연층(160a)의 상면 상의 금속 물질층(180)의 부분을 제거하는 평탄화 공정을 수행한다. 평탄화 공정은 예를 들면, CMP 공정에 의하여 수행될 수 있다.
금속 물질층(180) 중 셀 영역의 비아 홀(160h)을 채우는 부분은 하부 비아 플러그(152)이고, 제2 리세스 공간(160R)을 채우는 부분은 연결 배선(SBL1, SBL4)일 수 있다. 금속 물질층(180) 중 더미 영역의 비아 홀(160hD)을 채우는 부분은 더미 비아 플러그(152D)이고, 제2 리세스 공간(160RD)을 채우는 부분은 더미 연결 배선(SBLD)일 수 있다.
더미 연결 배선(SBLD)에 의하여, 제1 배선간 절연층(160a)의 상면 상의 금속 물질층(180)을 제거하는 CMP 공정에서 영역에 따른 금속 물질층(180) 상면의 단차를 최소화할 수 있다.
이후 도 3a 내지 도 3c, 도 5a 및 도 5b에 보인 상부 비아 플러그(154), 비트 라인(BL) 및 제2 배선간 절연층을 형성한다. 도 3a 내지 도 3c, 도 5a 및 도 5b에 보인 배선간 절연층(160)은 제1 배선간 절연층(160a) 및 상기 제2 배선간 절연층이 적층된 다층 구조를 가질 수 있다.
도 10a 및 도 10b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다. 도 10a는 도 9g 이후의 단계를 나타내는 단면도이며, 도 1 내지 도 9l과 중복되는 설명은 생략할 수 있다. 구체적으로 도 10a 및 도 10b는 도 3a 내지 도 3c에 보인 셀 영역(CR)과 도 6a 및 도 6b에 보인 더미 영역(DR)의 제조 방법을 설명한다.
도 10a 및 도 10b를 함께 참조하면, 분리영역들(131)을 채우는 분리 절연막(141)이 형성한 후, 셀 영역(CR) 및 더미 영역(DR)을 덮는 제1 배선간 절연층(160a)을 형성한다.
제1 배선간 절연층(160a)을 형성한 후, 제1 배선간 절연층(160a) 내에 비아 홀(160h, 160hDa)을 형성한다. 셀 영역(CR)의 비아 홀(160h)은 제1 배선간 절연층(160a)을 관통할 수 있다.
더미 영역(DR)의 비아 홀(160hDa)의 깊이는 셀 영역(CR)의 비아 홀(160h)의 깊이보다 큰 값을 가질 수 있다. 일부 실시 예에서, 더미 영역(DR)의 비아 홀(160hDa)은 제1 배선간 절연층(160a)을 관통하고, 최상단의 절연 패턴(125) 및/또는 층간 절연층(142) 내로 연장되며, 최상단의 더미 게이트 전극(G6D)을 노출시키지 않을 수 있다. 또는 일부 실시 예에서, 더미 영역(DR)의 비아 홀(160hDa)은 제1 배선간 절연층(160a)을 관통하고, 최상단의 절연 패턴(125) 및/또는 층간 절연층(142) 내로 연장되어, 최상단의 더미 게이트 전극(G6D)을 노출시킬 수 있다.
이후 도 9i 내지 도 9l에서 설명한 것과 같은 방법을 통하여 도 3a 내지 도 3c에 보인 하부 비아 플러그(152) 및 연결 배선(SBL1, SBL2, SBL3, SBL4)와 도 6a 및 도 6b에 보인 더미 비아 플러그(152Da) 및 더미 연결 배선(SBLD)을 형성할 수 있다.
도 11은 본 발명의 실시 예들에 따른 전자 장치를 나타내는 구성도이다. 도 11에는 반도체 메모리 장치를 포함하는 전자 장치로 솔리드 스테이트 드라이브가 예시되어 있다.
도 11을 참조하면, 솔리드 스테이트 드라이브(1100)는 복수의 비휘발성 메모리(1110) 및 제어기(1120)를 포함한다. 비휘발성 메모리(1110)는 데이터를 저장할 수 있고, 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 비휘발성 메모리(1110)는 도 1 내지 도 10b를 통하여 설명한 메모리 반도체 장치(100)일 수 있다.
제어기(1120)는 호스트(HOST)의 읽기/쓰기 요청에 응답하여 비휘발성 메모리(1110)에 저장된 데이터를 읽거나, 비휘발성 메모리(1110)의 데이터를 저장할 수 있다. 인터페이스(1130)는 호스트(HOST)에 명령 및 어드레스 신호를 전송하거나 이들 신호를 호스트(HOST)로부터 수신하고, 명령 및 어드레스 신호를 다시 제어기(1120)를 통하여 비휘발성 메모리(1110)에 전송하거나, 이들 신호를 비휘발성 메모리(1110)로부터 수신할 수 있다.
솔리드 스테이트 드라이브(1100)는 저항, 커패시터, 인덕턴스, 스위치, 온도 센서, DC-DC 컨버터, 클럭 발생을 위한 쿼츠(quartz) 또는 전압 레굴레이터 등의 능동 소자 또는 수동 소자를 더 포함할 수 있다.
도 12는 본 발명의 실시 예들에 따른 전자 장치와 외부 시스템과의 관계를 나타내는 모식도이다. 도 12에는 반도체 메모리 장치를 포함하는 전자 장치로 솔리드 스테이트 드라이브가 예시되어 있다.
도 12를 참조하면, 외부 시스템(1250)에서 입력된 데이터는 솔리드 스테이트 드라이브(1200)에 저장될 수 있다. 솔리드 스테이트 드라이브(1200)는 비휘발성 메모리(1210), 컨트롤러(1220), 및 보조 메모리(1230)를 포함할 수 있다. 비휘발성 메모리(1210)는 도 1 내지 도 10b를 통하여 설명한 메모리 반도체 장치(100)일 수 있다.
외부 시스템(1250)에서 입력된 데이터는 보조 메모리(1230) 및 컨트롤러(1220)를 경유하여 비휘발성 메모리(1210)에 저장될 수 있다. 또한, 컨트롤러(1220)는 보조 메모리(1230)를 통하여 비휘발성 메모리(1210)로부터 데이터를 읽어 내어 외부 시스템(1250)으로 전송할 수 있다.
도 13은 본 발명의 실시 예들에 따른 시스템의 블록 다이어그램이다.
도 13을 참조하면, 데이터 저장 시스템(1300)은 공통 버스(1360)를 통해 통신하는 CPU와 같은 프로세서(1330), 랜덤 억세스 메모리(1340), 유저 인터페이스(1350) 및 모뎀(1320)을 포함할 수 있다. 상기 각 소자들은 공통 버스(1360)를 통해 저장 장치(1310)에 신호를 전송하고 저장 장치(1310)로부터 신호를 수신한다. 저장 장치(1310)는 플래시 메모리(1311)와 메모리 제어기(1312)를 포함할 수 있다. 플래시 메모리(1311)는 데이터를 저장할 수 있으며, 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 플래시 메모리(1311)는 도 1 내지 도 10b를 통하여 설명한 메모리 반도체 장치(100)일 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
100 : 반도체 메모리 장치, 110 : 기판, 152 : 하부 비아 플러그, 152D : 더미 비아 플러그, 154 : 상부 비아 플러그, GL : 게이트 구조체, GLD : 게이트 구조체, LD : 더미 라인 패턴, LX : 라인 패턴, PL : 수직 기둥, PLD : 더미 수직 기둥, BL : 비트 라인, SBL1~SBL4 : 연결 배선, SBLD : 더미 연결 배선

Claims (10)

  1. 셀 영역, 페이지 버퍼 회로가 형성되는 페이지 버퍼 영역, 및 상기 셀 영역과 상기 페이지 버퍼 영역 사이에 배치되는 더미 영역을 가지는 기판;
    상기 셀 영역에 형성되며, 상기 기판 상에 형성되는 복수개의 수직 기둥들;과, 상기 복수개의 수직 기둥들 상으로 연장하는 연결 배선들;과, 상기 복수개의 수직 기둥들 상에 배치되며 상기 복수개의 수직 기둥들과 상기 연결 배선들을 연결하는 하부 비아 플러그들;
    상기 더미 영역에 형성되며, 상기 기판의 주면에 대하여 상기 연결 배선들과 동일 레벨의 높이에 배치되는 더미 연결 배선;과 상기 더미 연결 배선의 하면과 연결되며 상기 하부 비아 플러그와 다른 높이를 가지는 더미 비아 플러그; 및
    상기 셀 영역에서 상기 연결 배선들을 통하여 상기 복수개의 수직 기둥들과 연결되며, 상기 셀 영역으로부터 상기 더미 영역을 거쳐서 상기 페이지 버퍼 영역으로 연장되는 비트 라인들;을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 셀 영역 및 상기 더미 영역에 걸쳐서, 상기 복수개의 수직 기둥들이 형성된 상기 기판 상에 형성되는 배선간 절연층;을 더 포함하며,
    상기 더미 연결 배선과 상기 더미 비아 플러그는, 상기 배선간 절연층에 매립되어, 전기적으로 플로우팅(floating)된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 더미 영역에 형성되며, 상기 기판 상에 형성되는 더미 수직 기둥; 및
    상기 더미 연결 배선과 상기 더미 수직 기둥 사이의 상기 배선간 절연층 내에 배치되고, 상기 더미 비아 플러그를 통하여 상기 더미 연결 배선과 연결되는 더미 라인 패턴;을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 더미 비아 플러그의 높이는 상기 하부 비아 플러그의 높이보다 작은 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 더미 비아 플러그의 높이는 상기 하부 비아 플러그의 높이보다 큰 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 삭제
  7. 제1 항에 있어서,
    상기 페이지 버퍼 영역에 형성되며, 상기 페이지 버퍼 회로를 구성하는 제1 트랜지스터;와 상기 비트 라인들과 상기 제1 트랜지스터을 전기적으로 연결하며, 상기 기판의 주면에 대하여 상기 연결 배선들과 동일 레벨의 높이에 배치되는 제1 연결 배선, 및 상기 제1 연결 배선의 하면과 연결되는 제1 비아 플러그;를 더 포함하며,
    상기 제1 비아 플러그의 높이는, 상기 하부 비아 플러그의 높이보다 큰 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서,
    상기 제1 비아 플러그의 높이는 상기 더미 비아 플러그의 높이와 동일한 것을 특징으로 하는 반도체 메모리 장치.
  9. 셀 영역과 더미 영역을 가지는 기판;
    상기 셀 영역의 상기 기판 상에 순차적으로 적층된 복수의 게이트 전극을 포함하는 게이트 구조체; 및 상기 더미 영역의 상기 기판 상에 순차적으로 적층된 복수의 더미 게이트 전극을 포함하는 더미 게이트 구조체;
    상기 셀 영역에 형성되며, 상기 게이트 구조체와 결합되는 복수개의 수직 기둥;과, 상기 복수개의 수직 기둥들 상으로 연장하는 연결 배선들;과 상기 복수개의 수직 기둥들과 상기 연결 배선들을 연결하는 하부 비아 플러그들;
    상기 더미 영역에 형성되며, 상기 기판의 주면에 대하여 상기 연결 배선들과 동일 레벨의 높이에 배치되는 더미 연결 배선;과 상기 더미 연결 배선의 하면과 연결되는 더미 비아 플러그;를 포함하되,
    상기 더미 연결 배선과 상기 더미 비아 플러그는, 상기 기판 및 상기 더미 게이트 구조체와 전기적으로 절연되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서,
    상기 더미 비아 플러그의 하면은 상기 하부 비아 플러그의 하면보다 상기 기판의 주면에 대하여 높은 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치.
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