KR102139944B1 - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 제 1 도전형의 수평 반도체층 상에서 제 1 방향으로 나란히 연장되는 복수 개의 적층 구조체들로서, 상기 적층 구조체들 각각은 수직적으로 적층된 복수 개의 전극들을 포함하는 것, 상기 각 적층 구조체들을 관통하는 수직 반도체 패턴들, 상기 제 1 방향으로 연장되며, 상기 적층 구조체들 사이의 상기 수평 반도체층 내에 형성된 제 2 도전형의 공통 소오스 영역들, 및 상기 수평 반도체층과 동일한 도전형을 가지며, 상기 공통 소오스 영역들 사이의 상기 수평 반도체층 내에 형성된 웰 픽업 영역들을 포함한다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 제 1 도전형의 수평 반도체층 상에서 제 1 방향으로 나란히 연장되는 복수 개의 적층 구조체들로서, 상기 적층 구조체들 각각은 수직적으로 적층된 복수 개의 전극들을 포함하는 것, 상기 각 적층 구조체들을 관통하는 수직 반도체 패턴들, 상기 제 1 방향으로 연장되며, 상기 적층 구조체들 사이의 상기 수평 반도체층 내에 형성된 제 2 도전형의 공통 소오스 영역들, 및 상기 수평 반도체층과 동일한 도전형을 가지며, 상기 공통 소오스 영역들 사이의 상기 수평 반도체층 내에 형성된 웰 픽업 영역들을 포함한다.
일 실시예에 따르면, 상기 공통 소오스 영역들 및 상기 웰 픽업 영역들의 수직적 깊이들은 상기 수평 반도체층의 두께와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 웰 픽업 영역들은 상기 적층 구조체들 각각의 양 끝단들에 인접하게 배치될 수 있다.
일 실시예에 따르면, 상기 수평 반도체층은 셀 어레이 영역 및 셀 어레이 영역 둘레의 콘택 영역을 포함하되, 상기 적층 구조체들은 상기 셀 어레이 영역 상에서 상기 콘택 영역 상으로 연장되며, 상기 웰 픽업 영역들은 상기 셀 어레이 영역 및 상기 콘택 영역에 배치될 수 있다.
일 실시예에 따르면, 반도체 기판 상에 형성된 주변 회로들 및 주변 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체를 더 포함하되, 상기 수평 반도체층은 상기 하부 매립 절연막의 상부면을 덮을 수 있다.
일 실시예에 따르면, 상기 수직 반도체 패턴들 각각은 상기 적층 구조체들의 하부 부분들을 관통하여 상기 수평 반도체층과 접촉되는 하부 반도체 패턴 및 상기 적층 구조체들의 상부 부분들을 관통하여 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 하부 반도체 패턴은 상기 수평 반도체층을 관통하여 상기 하부 매립 절연막과 접촉할 수 있다.
일 실시예에 따르면, 상기 수평 반도체층을 관통하여 상기 주변 로직 구조체와 상기 적층 구조체들을 전기적으로 연결하는 연결 콘택 플러그를 더 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 제 1 도전형의 수평 반도체층 상에서 일 방향으로 나란히 연장되는 복수 개의 적층 구조체들, 상기 각각의 적층 구조체들을 관통하는 수직 구조체들, 및 상기 적층 구조체들 사이에서 상기 적층 구조체들과 나란히 연장되는 제 2 도전형의 공통 소오스 영역들을 포함하는 셀 어레이 구조체, 및 상기 수평 반도체층과 동일한 도전형을 가지며, 상기 셀 어레이 구조체 둘레의 상기 수평 반도체층 내에 형성된 복수 개의 웰 픽업 영역들을 포함한다.
일 실시예에 따르면, 상기 웰 픽업 영역의 수직적 깊이는 상기 수평 반도체층의 두께와 실질적으로 동일하되, 상기 공통 소오스 영역들의 하부면들은 상기 수평 반도체층의 하부면과 이격될 수 있다. 3차원 반도체 메모리 장치.
일 실시예에 따르면, 상기 공통 소오스 영역들은 상기 수평 반도체층으로부터 성장된 에피택시얼 패턴일 수 있다.
일 실시예에 따르면, 상기 에피택시얼 패턴과 상기 적층 구조체들 사이에 개재된 측벽 절연 스페이서를 더 포함한다.
일 실시예에 따르면, 반도체 기판 상에 형성된 주변 회로들 및 주변 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체를 더 포함하되, 상기 수평 반도체층은 상기 하부 매립 절연막의 상부면을 덮을 수 있다.
일 실시예에 따르면, 상기 수평 반도체층을 관통하여 상기 주변 로직 구조체와 상기 셀 어레이 구조체를 전기적으로 연결하는 연결 콘택 플러그를 더 포함한다.
일 실시예에 따르면, 상기 수직 반도체 패턴들 각각은 상기 적층 구조체들의 하부 부분들을 관통하여 상기 수평 반도체층과 접촉되는 하부 반도체 패턴 및 상기 적층 구조체들의 상부 부분들을 관통하여 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 주변 로직 구조체 상에 형성된 얇은 수평 반도체층 상에 셀 어레이 구조체가 형성될 수 있다. 셀 어레이 구조체는 일 방향으로 연장되는 적층 구조체들을 포함하며, 인접하는 적층 구조체들 사이에 적층 구조체들과 나란히 연장되는 공통 소오스 영역이 수평 반도체층 내에 형성될 수 있다. 그리고, 각 적층 구조체의 양 끝단들에 인접한 웰 픽업 영역들이 수평 반도체층 내에 형성될 수 있다. 이에 따라, 3차원 반도체 메모리 장치의 소거 동작시, 웰 픽업 영역들에서 수직 구조체들로 홀의 공급이 공통 소오스 영역들에 의해 차단되는 것을 방지할 수 있다. 즉, 소거 동작시 웰 픽업 영역과 수직 구조체들 간의 홀 공급을 원활히 하여 3차원 반도체 메모리 장치의 소거 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 5는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 6은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 나타내는 평면도이다.
도 7a는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 6의 I-I'선을 따라 자른 단면이다.
도 7b는 도 7a의 A 부분을 확대한 도면이다.
도 8은 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 나타내는 평면도이다.
도 9a는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 8의 II-II'선을 따라 자른 단면이다.
도 9b는 도 9a의 A 부분을 확대한 도면이다.
도 10a, 도 10b, 도 11 및 도 12는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 변형례들을 나타내는 도면들이다.
도 13은 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 나타내는 평면도이다.
도 14는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 13의 III-III'선을 따라 자른 단면이다.
도 15는 본 발명의 제 4 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 나타내는 평면도이다.
도 16은 본 발명의 제 4 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 15의 IV-IV'선을 따라 자른 단면이다.
도 17은 본 발명의 제 5 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 나타내는 평면도이다.
도 18은 본 발명의 제 5 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 17의 V-V'선을 따라 자른 단면이다.
도 19 및 도 20은 본 발명의 제 5 실시예에 따른 3차원 반도체 메모리 장치의 변형례들을 나타내는 도면들이다.
도 21은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 22는 본 발명의 제 2 내지 제 4 실시예들에 따른 3차원 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 23은 본 발명의 제 5 실시예에 따른 3차원 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 24 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 소거 동작시 전압 조건을 보여주는 타이밍도이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다. 도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 및 칼럼 디코더 영역(COL DCR)을 포함한다. 이에 더하여, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 콘택 영역(CTR)이 배치될 수 있다.
도 1 및 도 2를 참조하면, 셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이(1)가 배치된다. 메모리 셀 어레이(1)는 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다. 일 실시예에서, 메모리 셀 어레이(1)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 셀 어레이(1)에 대해서는 도 3 및 도 4를 참조하여 상세히 설명된다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더(2)가 배치된다. 콘택 영역(CTR)에는 메모리 셀 어레이(1)와 로우 디코더(2)를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더(2)는 어드레스 정보에 따라, 메모리 셀 어레이(1)의 메모리 블록들(BLK0~BLKn) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택한다. 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼(3)가 배치될 수 있다. 페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이(1)의 비트라인들과 연결되는 컬럼 디코더(4)가 배치된다. 컬럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3을 참조하면, 일 실시예에 따른 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들(EL)로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 4를 참조하면, 공통 소오스 라인(도 3의 CSL 참조)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역(130)일 수 있다. 비트 라인들(BL)은 기판(10)으로부터 이격되어 그 위에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(10) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수 개의 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL1, SSL2)을 포함한다. 일 실시예에서, 복수 개의 스트링 선택 라인들(SSL1, SSL2)은 도 3의 스트링 선택 라인들(SSL)을 구성할 수 있으며, 복수 개의 접지 선택 라인들(GSL1, GSL2)은 도 3의 접지 선택 라인들(GSL)을 구성할 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)은 기판(10) 상에 적층된 도전 패턴들(즉, 게이트 전극들)일 수 있다.
또한, 셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 수직 구조체(VS)를 포함할 수 있다. 수직 구조체(VS)는 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)을 관통하도록 형성될 수 있다. 다시 말해, 수직 구조체들(VS)은 기판(10) 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다.
일 실시예에 따르면, 수직 구조체(VS)는 반도체 물질로 이루어질 수 있으며, 반도체 기판(10)과 연결되는 제 1 반도체 패턴(SP1) 및 제 1 반도체 패턴(SP1)과 데이터 저장막(DS) 사이에 개재되는 제 2 반도체 패턴(SP2)를 포함할 수 있다. 이에 더하여, 수직 구조체들(VS)은 그 상단에 불순물 영역들(D)을 포함할 수 있다. 예를 들면, 드레인 영역(D)이 수직 구조체(VS)의 상단에 형성될 수 있다.
워드라인들(WL0-WL3)과 수직 구조체들(VS) 사이에는 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 하나를 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 구조체(VS)와 워드라인들(WL0-WL3) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막(DS)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시예에 따르면, 데이터 저장막(DS)은 워드라인들(WL0-WL3)을 관통하는 수직 패턴(VP)과, 워드라인들(WL0-WL3)과 수직 패턴(VP) 사이에서 워드라인들(WL0-WL3)의 상부면들 및 하부면들로 연장되는 수평 패턴(HP)을 포함할 수 있다.
접지 선택 라인들(GSL1, GSL2)과 수직 구조체들(VS) 사이 또는 스트링 선택 라인들(SSL1, SSL2)과 수직 구조체(VS) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막(DS)과 동일한 물질로 형성될 수도 있으며, 통상적인 모오스-펫(MOS FET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이와 같은 구조에서, 수직 구조체들(VS)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 수직 구조체들(VS)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이와 달리, 수직 구조체들(VS)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다.
이러한 경우, 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL1, SSL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)에 인가되는 전압으로부터의 기생 전계(fringe field)에 의해 수직 구조체들(VS)에 반전 영역들(inversion regions)이 형성될 수 있다. 여기서, 반전 영역의 최대 거리(또는 폭)는 반전영역을 생성시키는 워드라인들(WL0-WL3) 또는 선택 라인들(SSL1, SSL2, GSL1, GSL2)의 두께보다 클 수 있다. 이에 따라, 수직 구조체들(VS)에 형성되는 반전 영역들은 수직적으로 중첩되어, 공통 소오스 라인(CSL)으로부터 선택된 비트 라인(BL)을 전기적으로 연결하는 전류 통로를 형성한다. 즉, 셀 스트링(CSTR)은 하부 및 상부 선택 라인들(GSL1, GSL2, SSL1, SSL2)에 의해 구성되는 접지 및 스트링 트랜지스터들과 워드 라인들(WL0-WL3)에 의해 구성되는 셀 트랜지스터들(도 3의 MCT)이 직렬 연결된 구조를 가질 수 있다.
도 5는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 개략적인 평면도이다.
도 5를 참조하면, 반도체 기판(10)은 셀 영역(CR) 및 셀 영역(CR) 주변의 주변 회로 영역(PR)을 포함한다. 반도체 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
일 실시예에 따르면, 반도체 기판(10)은 제 1 도전형을 가질 수 있으며, 제 2 도전형의 웰 불순물층(11n) 및 웰 불순물층(11n) 내의 제 1 도전형의 포켓-웰 불순물층(11p)을 포함할 수 있다. 상세하게, 웰 불순물층(11n)은 제 2 도전형의 불순물을 반도체 기판(10) 내에 도핑하여 형성될 수 있다. 포켓-웰 불순물층(11p)은 제 1 도전형의 불순물을 웰 불순물층(11n) 내에 도핑하여 형성될 수 있다.
일 실시예에서, 메모리 셀 어레이들은 셀 영역(CR)의 포켓-웰 불순물층(11p) 상에 형성될 수 있으며, 주변 회로들(예를 들면, PMOS 및 NMOS 트랜지스터들)은 웰 불순물층(11n) 및 반도체 기판(10) 상에 형성될 수 있다. 구체적으로, 포켓-웰 불순물층(11p) 상에 복수 개의 셀 어레이 구조체들(CS)이 배치될 수 있다. 셀 어레이 구조체들(CS) 각각은 반도체 기판(10) 상에 수직적으로 적층된 복수 개의 전극들(EL)을 포함할 수 있다. 이에 대해 도 6, 도 7a, 및 도 7b를 참조하여 보다 상세히 설명하기로 한다.
이 실시예에 따르면, 셀 어레이 구조체들(CS) 둘레의 포켓-웰 불순물층(11p) 내에 웰 픽업 영역들(15)이 배치될 수 있다. 웰 픽업 영역들(15)은 포켓-웰 불순물층(11p)과 동일한 도전형의 불순물을 도핑하여 형성될 수 있다. 웰 픽업 영역(15) 내의 불순물 농도는 포켓-웰 불순물층(11p) 내의 불순물 농도보다 높을 수 있다. 실시예들에 따르면, 3차원 반도체 메모리 장치의 소거 동작시 웰 픽업 영역들(15)을 통해 포켓-웰 불순물층(11p)에 높은 소거 전압(예를 들어, 약 20V)이 인가될 수 있다. 이 때, 셀 어레이 구조체들(CS) 둘레의 포켓-웰 불순물층(11p) 내에 웰 픽업 영역들(15)이 배치되므로, 포켓-웰 불순물층(11p)에 균일한 소거 전압이 제공될 수 있다.
나아가, 주변 회로 영역(PR)의 웰 불순물층(11n) 상에 PMOS 트랜지스터들(PMOS)이 배치될 수 있으며, 주변 회로 영역(PR)의 반도체 기판(10) 상에 NMOS 트랜지스터들(NMOS)이 배치될 수 있다.
도 6은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 나타내는 평면도이다. 도 7a는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 6의 I-I'선을 따라 자른 단면이며, 도 7b는 도 7a의 A부분을 확대한 도면이다.
도 6 및 도 7a를 참조하면, 반도체 기판(10)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR) 둘레에 배치된 콘택 영역(CTR)을 포함할 수 있다.
일 실시예에 따르면, 셀 어레이 구조체(CS)는 반도체 기판(10) 상에서 제 1 방향(D1)으로 나란히 연장되는 복수의 적층 구조체들(ST)과, 적층 구조체들(ST) 각각을 관통하는 복수의 수직 구조체들(VS)을 포함한다.
적층 구조체들(ST) 각각은 반도체 기판(10) 상에 번갈아 반복적으로 적층된 전극들(EL) 및 절연막들(ILD)을 포함한다. 적층 구조체들(ST)에서 전극들(EL)은 도전 물질을 포함할 수 있으며, 예를 들어, 전극들(EL)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 적층 구조체들(ST)에서 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 예를 들어, 최하부 절연막(ILD)의 두께는 다른 절연막들(ILD)보다 얇을 수 있다. 또한, 절연막들(ILD) 중 일부는 다른 절연막들(ILD)보다 두껍게 형성될 수도 있다. 이러한 절연막들(ILD)은 실리콘 산화물을 포함할 수 있다.
적층 구조체들(ST)은 전극들(EL)과 주변 회로들 간의 전기적 연결을 위해, 콘택 영역(CTR)에서 계단식 구조(stepwise structure)를 가질 수 있다. 즉, 콘택 영역(CTR)에서 적층 구조체(ST)의 수직적 높이가 셀 어레이 영역(CAR)에 인접할수록 점차 증가할 수 있다. 다시 말해, 적층 구조체들(ST)은 콘택 영역(CTR)에서 경사진 프로파일(sloped profile)을 가질 수 있다. 평탄화된 상부면을 가지며 전극들(EL)의 단부들을 덮는 매립 절연막(100)이 콘택 영역(CTR)의 반도체 기판(10) 상에 배치될 수 있다. 또한, 캡핑 절연막(80)이 복수의 적층 구조체들(ST) 및 매립 절연막(100)을 덮을 수 있다. 나아가, 캡핑 절연막(80) 상에 적층 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체들(VS)과 전기적으로 연결될 수 있다.
수직 구조체들(VS)은 적층 구조체들(ST)을 관통하여 반도체 기판(10)에 연결될 수 있다. 일 실시예에 따르면, 수직 구조체들(VS)은 평면적 관점에서 일 방향으로 지그재그 형태로 배열될 수 있다. 이와 달리, 수직 구조체들(VS)는 평면적 관점에서 일 방향으로 배열될 수 있다.
일 실시예에 따르면, 수직 구조체들(VS)은 반도체 물질을 포함할 수 있다. 수직 구조체(VS)는, 도 7b에 도시된 바와 같이, 반도체 기판(10)과 연결되는 제 1 반도체 패턴(SP1) 및 제 1 반도체 패턴(SP1)과 데이터 저장막(DS) 사이에 개재되는 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)는 원 기둥(pillar) 형태일 수 있으며, 이와 달리, 제 1 반도체 패턴(SP1)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 제 1 반도체 패턴(SP1)의 하단은 닫힌 상태(closed state)일 수 있으며, 제 1 반도체 패턴(SP1)의 내부는 절연 물질로 채워질 수 있다.
나아가, 데이터 저장막(DS)은 적층 구조체들(ST)과 수직 구조체들(VS) 사이에는 배치될 수 있다. 데이터 저장막(DS)은 도 7b에 도시된 바와 같이, 적층 구조체들(ST)을 관통하는 수직 패턴(VP)과, 전극들(EL)과 수직 패턴(VP) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장되는 수평 패턴(HP)을 포함할 수 있다.
일 실시예에 따르면, 적층 구조체들(ST) 사이의 반도체 기판(10) 내에 공통 소오스 영역들(13)이 형성될 수 있다. 공통 소오스 영역들(13)은 상기 제 1 방향(D1)으로 나란히 연장될 수 있다. 적층 구조체들(ST) 및 공통 소오스 영역들(13)은 상기 제 2 방향(D2)으로 교대로 그리고 반복적으로 배열될 수 있다. 공통 소오스 영역들(13)은 포켓-웰 불순물층(11p) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 즉, 공통 소오스 영역들(13)은 포켓-웰 불순물층(11p)과 반대의 도전형을 가질 수 있다. 이 실시예에서, 공통 소오스 영역들(13)은 포켓-웰 불순물층(11p)의 바닥면과 이격될 수 있다.
일 실시예에 따르면, 서로 인접하는 적층 구조체들(ST) 사이에 공통 소오스 구조체가 배치될 수 있다. 공통 소오스 구조체는 적층 구조체들(ST)의 측벽들을 덮는 측벽 절연 스페이서(SP)와, 측벽 절연 스페이서(SP)를 관통하여 공통 소오스 영역(13)과 접속되는 공통 소오스 플러그(CSPLG)를 포함할 수 있다. 3차원 반도체 메모리 장치의 읽기 또는 프로그램 동작시 공통 소오스 플러그(CSPLG)를 통해 공통 소오스 영역에 접지 전압이 인가될 수 있다. 일 실시예에 따르면, 공통 소오스 플러그(CSPLG)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 측벽 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하여 배치될 수 있다. 다른 실시예에 따르면, 측벽 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이를 채울 수 있으며, 공통 소오스 플러그(CSPLG)가 측벽 절연 스페이서(SP)를 관통하여 공통 소오스 영역(13)에 국소적으로 접촉될 수 있다. 측벽 절연 스페이서(SP)는 실리콘 산화물 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 형성될 수 있다 공통 소오스 플러그(CSPLG)는 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 및 전이 금속(ex, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 콘택 영역(CTR)에 셀 어레이 구조체(CS)와 주변 회로를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 일 실시예에 따르면, 배선 구조체는 콘택 영역(CTR)에서 매립 절연막(100)을 관통하여 전극들(EL)의 끝단들에 접속되는 콘택 플러그들(PLG)과, 매립 절연막(100) 상에서 콘택 패턴들(CT)을 통해 콘택 플러그들(PLG)에 접속되는 연결 라인들(CL)을 포함한다. 콘택 플러그들(PLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 콘택 플러그들(PLG)의 상부면들은 수직 구조체들(VS)의 상부면들과 공면을 이룰 수 있다.
일 실시예에 따르면, 셀 어레이 구조체(CS) 둘레에 웰 픽업 영역들(15)이 형성될 수 있다. 상세하게, 웰 픽업 영역들(15)은 최하층 전극(EL)의 일측벽에 인접하게 배치될 수 있다. 웰 픽업 영역들(15)은 서로 이격되어 배치되며, 포켓-웰 불순물층(11p) 내에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 즉, 웰 픽업 영역들(15)은 포켓-웰 불순물층(11p)과 동일한 도전형을 가질 수 있다.
일 실시예에 따르면, 웰 콘택 플러그(PPLG)가 매립 절연막(100)을 관통하여 웰 픽업 영역들(15) 각각에 접속될 수 있다. 웰 콘택 플러그(PPLG)는 공통 소오스 플러그(CSPLG)와 실질적으로 동일한 길이를 가질 수 있다. 웰 콘택 플러그(PPLG)는 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 및 전이 금속(ex, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 캡핑 절연막(80) 상에 웰 콘택 패턴(PCT)을 통해 웰 콘택 플러그(PPLG)와 접속되는 웰 도전 라인(PCL)이 배치될 수 있다. 웰 콘택 플러그(PPLG)는 웰 도전 라인(PCL)을 통해 주변 회로와 연결될 수 있으며, 소거 동작시 웰 콘택 플러그(PPLG)를 통해 웰 픽업 영역(15)에 소거 전압이 인가될 수 있다.
도 8은 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 나타내는 평면도이다. 도 9a는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 8의 II-II'선을 따라 자른 단면이다. 도 9b는 도 9a의 A 부분을 확대한 도면이다.
도 8 및 도 9a를 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체(PS)는 수직적 관점에서 반도체 기판(10)과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 즉, 주변 회로 영역과 셀 어레이 영역이 평면적 관점에서 오버랩될 수 있다.
일 실시예에 따르면, 주변 로직 구조체(PS)는 로우 및 칼럼 디코더들(도 2의 2, 4 참조), 페이지 버퍼(도 2의 3 참조) 및 제어 회로들을 포함할 수 있으며, 이러한 주변 회로들은 반도체 기판(10)의 전면 상에 형성될 수 있다. 또한, 반도체 기판(10)은 n형 불순물이 도핑된 n웰 영역(20n)과 p형 불순물이 도핑된 p웰 영역(20p)을 포함할 수 있다. n웰 영역(20n)과 p웰 영역(20p)에는 소자 분리막(11)에 의해 활성 영역들이 정의될 수 있다.
일 실시예에 따르면, 주변 로직 구조체(PS)는 주변 워드 라인(23), 주변 워드 라인(23) 양측의 소오스 및 드레인 불순물 영역들(21), 및 주변 회로들을 덮는 하부 매립 절연막(40)을 포함할 수 있다. 보다 상세하게, n웰 영역(20n) 상에 PMOS 트랜지스터들이 형성될 수 있으며, p웰 영역(20p) 상에 NMOS 트랜지스터들이 형성될 수 있다. 구체적으로, n웰 영역(20n) 및 p웰 영역(20p) 상에 주변 워드라인(23)이 배치되며, 주변 워드 라인(23) 양측에 소오스 및 드레인 불순물 영역들(21)이 배치될 수 있다. 이러한 NMOS 및 PMOS 트랜지스터들에는 주변회로 플러그들(31) 및 주변회로 배선들(33)이 접속될 수 있다.
이 실시예에 따르면, 셀 어레이 구조체(CS)는 주변 회로들을 덮는 하부 매립 절연막(40) 상에 형성된 수평 반도체층(50)을 포함하며, 수평 반도체층(50) 상에 수직적으로 적층된 전극들(EL)을 포함하는 적층 구조체들(ST)과, 적층 구조체들(ST) 각각을 관통하는 수직 구조체들(VS)을 포함한다.
이 실시예에서, 수평 반도체층(50)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 제 1 도전형의 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 수평 반도체층(50)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
적층 구조체들(ST)은 수평 반도체층(50) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 적층 구조체들(ST) 각각은 수평 반도체층(50) 상에 번갈아 반복적으로 적층된 전극들(EL) 및 절연막들(ILD)을 포함한다. 적층 구조체들(ST)은 전극들(EL)과 주변 로직 구조체(PS) 간의 전기적 연결을 위해, 콘택 영역(CTR)에서 계단식 구조를 가질 수 있다. 계단식 구조를 갖는 전극들(EL)의 단부들을 덮는 상부 매립 절연막(70)이 수평 반도체층(50) 상에 배치될 수 있다. 또한, 캡핑 절연막(80)이 복수의 적층 구조체들(ST) 및 상부 매립 절연막(70)을 덮을 수 있다. 나아가, 캡핑 절연막(80) 상에 적층 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다.
수직 구조체들(VS)은 적층 구조체들(ST)을 관통하여 수평 반도체층(50)에 연결될 수 있다. 일 실시예에 따르면, 수직 구조체들(VS)은 반도체 물질을 포함할 수 있다. 수직 구조체들(VS)의 바닥면들은 수평 반도체층(50)의 상부면과 하부면 사이에 위치할 수 있다. 수직 구조체들(VS)의 상단에는 비트라인 콘택 플러그(BPLG)와 접속되는 콘택 패드가 위치할 수 있다.
수직 구조체들(VS)과 적층 구조체들(ST) 사이에 데이터 저장막(DS)이 개재될 수 있으며, 데이터 저장막(DS)은, 도 9b에 도시된 바와 같이, 구조체들을 관통하는 수직 패턴(VP)과, 전극들(EL)과 수직 패턴(VP) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장되는 수평 패턴(HP)을 포함할 수 있다.
공통 소오스 영역들(51)은 각각 서로 인접하는 적층 구조체들(ST) 사이에 배치될 수 있으며, 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 이 실시예에서, 공통 소오스 영역들(51)은 수평 반도체층(50) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 이 실시예에서, 공통 소오스 영역들(51)의 바닥면들은 도 9b에 도시된 바와 같이, 하부 매립 절연막(40)과 접촉될 수 있다. 즉, 공통 소오스 영역들(51)의 깊이는 수평 반도체층(50)의 두께와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 공통 소오스 플러그(CSPLG)가 공통 소오스 영역(51)에 접속될 수 있다. 공통 소오스 플러그(CSPLG)와 적층 구조체들(ST) 사이에 측벽 절연 스페이서(SP)가 개재될 수 있다. 3차원 반도체 메모리 장치의 읽기 또는 프로그램 동작시 도전 패턴을 통해 공통 소오스 영역(51)에 접지 전압이 인가될 수 있다. 일 실시예에 따르면, 공통 소오스 플러그(CSPLG)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 측벽 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하여 배치될 수 있다. 다른 실시예에 따르면, 측벽 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이를 채울 수 있으며, 공통 소오스 플러그(CSPLG)가 측벽 절연 스페이서(SP)를 관통하여 공통 소오스 영역(51)과 국소적으로 접속될 수 있다.
계단식 구조를 갖는 적층 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 이 실시예에 따르면, 수평 반도체층(50) 상의 적층 구조체들(ST)의 끝단들을 덮는 상부 매립 절연막(70)이 배치될 수 있으며, 배선 구조체는 상부 매립 절연막(70)을 관통하여 전극들(EL)의 끝단들에 콘택 플러그들(PLG)과, 상부 매립 절연막(70) 상에서 콘택 패턴들(CT)을 통해 콘택 플러그들(PLG)에 접속되는 연결 라인들(CL)을 포함한다. 콘택 플러그들(PLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 콘택 플러그들(PLG)의 상부면들은 수직 구조체들(VS)의 상부면들과 공면을 이룰 수 있다.
일 실시예에 따르면, 웰 픽업 영역들(53)이 적층 구조체들(ST) 각각의 양 끝단들에 인접하게 배치될 수 있다. 즉, 웰 픽업 영역들(53)은 제 1 방향(D1)으로 서로 이격되어 배치될 수 있다. 그리고, 웰 픽업 영역들(53)은 서로 인접하는 공통 소오스 영역들(51) 사이에 형성될 수 있다. 다시 말해, 제 2 방향에서 인접하는 웰 픽업 영역들(53) 사이에 공통 소오스 영역(51)이 배치될 수 있다. 은 웰 픽업 영역들(53)은 수평 반도체층(50) 내에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 웰 픽업 영역들(53)을 수평 반도체층(50)과 동일한 도전형을 가질 수 있으며, 웰 픽업 영역들(53)에서 불순물 농도는 수평 반도체층(50) 내의 불순물 농도보다 높을 수 있다. 나아가, 이 실시예에서 웰 픽업 영역들(53)의 바닥면들은 하부 매립 절연막(40)과 접촉될 수 있다. 즉, 웰 픽업 영역들(53)의 깊이들은 수평 반도체층(50)의 두께와 실질적으로 동일할 수 있다.
웰 픽업 영역들(53) 각각에 웰 콘택 플러그(PPLG)가 접속될 수 있다. 웰 콘택 플러그(PPLG)는 상부 매립 절연막(70)을 관통할 수 있으며, 웰 콘택 플러그(PPLG)의 상부면은 콘택 패턴의 상부면과 실질적으로 공면을 이룰 수 있다. 웰 콘택 플러그(PPLG)는 웰 도전 라인(PCL)을 통해 주변 회로들과 연결될 수 있으며, 소거 동작시 웰 도전 라인(PCL) 및 웰 콘택 플러그(PPLG)를 통해 웰 픽업 영역(53)에 소거 전압이 인가될 수 있다. 웰 픽업 영역(53)을 통해 소거 전압이 적층 구조체들(ST) 아래의 수평 반도체층(50)에 제공될 수 있다. 즉, 공통 소오스 영역들(51) 사이에 고립된 수평 반도체층(50)의 일부분들에 소거 전압을 균일하게 제공될 수 있다.
이 실시예에 따르면, 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)는 연결 플러그(73)를 통해 전기적으로 연결될 수 있다. 연결 플러그(73)는 상부 매립 절연막(70) 및 수평 반도체층(50)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(33)에 접속될 수 있다. 연결 플러그(73)와 수평 반도체층(50)이 전기적으로 절연될 수 있도록 연결 플러그(73)를 둘러싸는 절연 스페이서(71)가 형성될 수 있다. 이 실시예에서, 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 연결하는 연결 플러그(73)의 수직적 길이를 줄이기 위해 수평 반도체층(50)의 두께가 감소될 수 있다.
도 10a, 도 11, 및 도 12는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 변형례들을 나타내는 도면들이며, 도 10b는 도 10a의 A 부분을 확대한 도면이다.
도 10a, 도 10b, 도 11, 및 도 12에 도시된 실시예에 따르면, 수직 구조체들(VS) 각각은 적층 구조체(ST)의 하부 부분을 관통하여 수평 반도체층(50)과 접속되는 하부 반도체 패턴(LSP) 및 적층 구조체(ST)의 상부 부분을 관통하여 하부 반도체 패턴(LSP)과 연결되는 상부 반도체 패턴(USP)을 포함한다. 이 실시예들에서, 데이터 저장막(DS)의 수직 패턴(VP)은 도 10b에 도시된 바와 같이, 상부 반도체 패턴(USP)과 적층 구조체(ST) 사이에 개재될 수 있다.
일 실시예에 따르면, 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 이때, 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 그리고, 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴에 의해 채워질 수 있다. 그리고, 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 상부면보다 낮은 레벨에 위치할 수 있다. 즉, 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)에 삽입된 구조를 가질 수 있다. 상부 반도체 패턴(USP)은 반도체 물질로 이루어질 수 있다. 예를 들어, 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 나아가, 상부 반도체 패턴(USP)은 그것의 상단에 도전 패드를 가질 수 있다. 도전 패드는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
보다 상세하게, 상부 반도체 패턴(USP)은 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴으로 채워질 수 있다. 또한, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 하부 반도체 패턴(LSP)의 상부면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제 2 반도체 패턴(SP2)은 적층 구조체의 내측벽을 덮을 수 있다. 제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 그리고, 제 2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다. 나아가, 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 언도프트 상태이거나, 수평 반도체층(50)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 반도체 패턴(SP1)과 제 2 반도체 패턴(SP2)은 다결정 상태 또는 단결정 상태일 수 있다.
일 실시예에 따르면, 하부 반도체 패턴(LSP)은, 도 3을 참조하여 설명된 접지 선택 트랜지스터들(GST)의 채널 영역으로 이용될 수 있다. 하부 반도체 패턴(LSP)은 수평 반도체층(50)과 동일한 도전형의 반도체 물질로 이루어질 수 있다. 일 실시예에 따르면, 하부 반도체 패턴(LSP)은 수평 반도체층(50)을 씨드로 이용하는 에피택시얼(epitaxial) 기술 또는 레이저 결정화 기술들 중의 하나를 이용하여 형성된 에피택시얼 패턴일 수 있다. 이 경우 하부 반도체 패턴(LSP)은 단결정 구조를 갖거나 화학기상증착 기술의 결과물보다 증가된 그레인 크기를 갖는 다결정 구조를 가질 수 있다. 다른 실시예에 따르면, 하부 반도체 패턴(LSP)은 다결정 구조의 반도체 물질(예를 들면, 다결정 실리콘)로 형성될 수 있다. 일 실시예에 따르면, 하부 반도체 패턴(LSP)에 인접한 절연 패턴은 하부 반도체 패턴(LSP)의 일측벽과 직접 접촉될 수 있다.
일 실시예에서, 하부 반도체 패턴(LSP)은, 도 10a에 도시된 바와 같이, 최하층 전극(EL) 및 수평 반도체층(50)을 관통하는 필라 형태를 가질 수 있다. 즉, 하부 반도체 패턴(LSP)은 하부 매립 절연막(40)과 직접 접촉할 수 있으며, 하부 반도체 패턴(LSP)의 상부면이 최하층 전극(EL)의 상부면보다 위에 위치할 수 있다. 다른 실시예에서, 하부 반도체 패턴(LSP)은, 도 11에 도시된 바와 같이, 수평 반도체층(50)을 관통하는 필라 형태를 가질 수 있다. 여기서, 하부 반도체 패턴(LSP)의 바닥면은 하부 매립 절연막(40)과 직접 접촉할 수 있으며, 하부 반도체 패턴(LSP)의 상부면이 최하층 전극(EL)의 하부면 아래에 위치할 수 있다. 또 다른 예로, 하부 반도체 패턴(LSP)은, 도 12에 도시된 바와 같이, 최하층 전극(EL)을 관통하는 필라 형태를 가질 수 있다. 여기서, 하부 반도체 패턴(LSP)의 하부면은 수평 반도체층(50)의 상부면보다 아래에 위치하며, 하부 매립 절연막(40)의 상부면과 이격될 수 있다. 그리고, 하부 반도체 패턴(LSP)의 상부면은 최하층 전극(EL)의 상부면보다 위에 위치할 수 있다.
도 13은 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 나타내는 평면도이다. 도 14는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 51의 III-III'선을 따라 자른 단면이다.
도 13 및 도 14를 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다.
주변 로직 구조체(PS)는 주변 워드 라인(23), 주변 워드 라인(23) 양측의 소오스 및 드레인 불순물 영역들(21), 및 주변 회로들을 덮는 하부 매립 절연막(40)을 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 회로들을 덮는 하부 매립 절연막(40) 상에 형성된 수평 반도체층(50)을 포함하며, 수평 반도체층(50) 상에 수직적으로 적층된 전극들(EL)을 포함하는 적층 구조체들(ST)과, 적층 구조체들(ST) 각각을 관통하는 수직 구조체들(VS)을 포함한다. 여기서, 적층 구조체들(ST)은 수평 반도체층(50) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 수직 구조체들(VS)은 앞에서 설명한 바와 같이, 적층 구조체들(ST)을 관통하여 수평 반도체층(50)에 연결될 수 있다. 일 실시예에 따르면, 수직 구조체들(VS)은 반도체 물질을 포함할 수 있다.
공통 소오스 영역들(51) 각각은 서로 인접하는 적층 구조체들(ST) 사이에 배치될 수 있으며, 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 이 실시예에서, 공통 소오스 영역들(51)은 수평 반도체층(50) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 그리고, 공통 소오스 영역들(51)의 바닥면들은 하부 매립 절연막(40)과 접촉될 수 있다. 즉, 공통 소오스 영역들(51)의 깊이는 수평 반도체층(50)의 두께와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 웰 픽업 영역들(53) 각각은 인접하는 공통 소오스 영역들(51) 사이에 배치되며, 제 1 방향(D1)으로 서로 이격되어 배치될 수 있다. 웰 픽업 영역들(53)은 수평 반도체층(50) 내에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 웰 픽업 영역들(53)은 수직 구조체들(VS)과 이격되어 배치되며, 웰 픽업 영역들(53)의 바닥면들은 하부 매립 절연막(40)과 접촉될 수 있다. 즉, 웰 픽업 영역들(53)의 깊이들은 수평 반도체층(50)의 두께와 실질적으로 동일할 수 있다. 이에 더하여, 웰 픽업 영역들(53)은 제 1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 즉, 웰 픽업 영역들(53)은 수직 구조체들(VS) 아래로 연장될 수 있으며, 웰 픽업 영역들(53)에 웰 콘택 플러그(PPLG)가 접속될 수 있다.
도 15는 본 발명의 제 4 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 나타내는 평면도이다. 도 16은 본 발명의 제 4 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 15의 IV-IV'선을 따라 자른 단면이다.
도 15 및 도 16을 참조하면, 주변 로직 구조체(PS)는 주변 워드 라인(23), 주변 워드 라인(23) 양측의 소오스 및 드레인 불순물 영역들(21), 및 주변 회로들을 덮는 하부 매립 절연막(40)을 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 회로들을 덮는 하부 매립 절연막(40) 상에 형성된 수평 반도체층(50)을 포함하며, 수평 반도체층(50) 상에 수직적으로 적층된 전극들(EL)을 포함하는 적층 구조체들(ST)과, 적층 구조체들(ST) 각각을 관통하는 수직 구조체들(VS)을 포함한다. 여기서, 적층 구조체들(ST)은 수평 반도체층(50) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 수직 구조체들(VS)은 앞에서 설명한 바와 같이, 적층 구조체들(ST)을 관통하여 수평 반도체층(50)에 연결될 수 있다. 일 실시예에 따르면, 수직 구조체들(VS)은 반도체 물질을 포함할 수 있다.
공통 소오스 영역들(51) 각각은 서로 인접하는 적층 구조체들(ST) 사이에 배치될 수 있으며, 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 이 실시예에서, 공통 소오스 영역들(51)은 수평 반도체층(50) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 그리고, 공통 소오스 영역들(51)의 바닥면들은 하부 매립 절연막(40)과 접촉될 수 있다. 즉, 공통 소오스 영역들(51)의 깊이는 수평 반도체층(50)의 두께와 실질적으로 동일할 수 있다.
일 실시예에 따르면, 웰 픽업 영역들(53) 각각은 인접하는 공통 소오스 영역들(51) 사이에 배치되며, 수직 구조체들(VS)과 이격되어 배치될 수 있다. 웰 픽업 영역들(53)은 수평 반도체층(50) 내에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 웰 픽업 영역들(53)의 바닥면들은 하부 매립 절연막과 접촉될 수 있다. 즉, 웰 픽업 영역들(53)의 깊이들은 수평 반도체층(50)의 두께와 실질적으로 동일할 수 있다. 나아가, 이 실시예에 따르면, 각각의 적층 구조체들(ST) 아래에 복수개의 웰 픽업 영역들(53)이 위치할 수 있다. 즉, 웰 픽업 영역들(53)은 수직 구조체들(VS)과 이격되어 콘택 영역(CTR) 및 셀 어레이 영역(CAR)에 위치할 수 있다. 웰 픽업 영역들(53) 각각에 소거 전압을 인가하기 위한 웰 콘택 플러그(PPLG)가 접속될 수 있으며, 셀 어레이 영역(CAR)에 위치하는 웰 콘택 플러그(PPLG)와 적층 구조체들(ST) 사이에는 측벽 절연 스페이서(SP)가 개재될 수 있다. 이에 더하여, 셀 어레이 구조체(CS) 상에 비트 라인(BL)과 나란하게 연장되는 웰 도전 라인(PCL)이 배치될 수 있다. 웰 도전 라인(PCL)은 웰 콘택 플러그(PPLG)를 통해 웰 픽업 영역들(53)과 전기적으로 연결될 수 있다.
이 실시예에 따르면, 각각의 적층 구조체들(ST) 아래에 복수 개의 웰 픽업 영역들(53)이 배치되므로, 소거 동작시 수직 구조체들(VS)에 공급되는 홀을 빠르게 공급할 수 있어 메모리 셀들의 소거 동작 속도를 향상시킬 수 있다.
도 17은 본 발명의 제 5 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 나타내는 평면도이다. 도 18은 본 발명의 제 5 실시예에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 17의 V-V'선을 따라 자른 단면이다. 도 19 및 도 20은 본 발명의 제 5 실시예에 따른 3차원 반도체 메모리 장치의 변형례들을 나타내는 도면들이다.
도 17 및 도 18을 참조하면, 주변 로직 구조체(PS)는 주변 워드 라인(23), 주변 워드 라인(23) 양측의 소오스 및 드레인 불순물 영역들(21), 및 주변 회로들을 덮는 하부 매립 절연막(40)을 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 회로들을 덮는 하부 매립 절연막(40) 상에 형성된 수평 반도체층(50)을 포함하며, 수평 반도체층(50) 상에 수직적으로 적층된 전극들(EL)을 포함하는 적층 구조체들(ST)과, 적층 구조체들(ST) 각각을 관통하는 수직 구조체들(VS)을 포함한다. 여기서, 적층 구조체들(ST)은 수평 반도체층(50) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다.
수직 구조체들(VS)은 적층 구조체들(ST)을 관통하여 수평 반도체층(50)에 연결될 수 있다. 일 실시예에 따르면, 수직 구조체들(VS)은 반도체 물질을 포함할 수 있다. 또한, 수직 구조체들(VS)은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 앞에서 설명한 바와 같이, 하부 반도체 패턴(LSP)은 수평 반도체층(50)으로부터 성장된 에피택시얼 패턴일 수 있으며, 수평 반도체층(50)과 동일한 도전형을 가질 수 있다. 일 실시예에서, 하부 반도체 패턴(LSP)의 하부면은 도 18에 도시된 바와 같이, 수평 반도체층(50)의 하부면과 이격될 수 있다. 그리고, 하부 반도체 패턴(LSP)의 상부면은 최하층 전극(EL)의 상부면보다 위에 위치할 수 있다. 다른 예로, 도 19를 참조하면, 하부 반도체 패턴(LSP)의 하부면은 수평 반도체층(50)을 관통하여 하부 매립 절연막(40)과 접촉할 수 있다. 또 다른 예로, 도 20을 참조하면, 하부 반도체 패턴(LSP)의 하부면은 수평 반도체층(50)을 관통하여 하부 매립 절연막(40)과 접촉할 수 있으며, 하부 반도체 패턴(LSP)의 상부면이 최하층 전극(EL)의 하부면보다 아래에 위치할 수 있다.
공통 소오스 영역들(52) 각각은 서로 인접하는 적층 구조체들(ST) 사이에 배치될 수 있으며, 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 이 실시예에 따르면, 공통 소오스 영역들(52) 각각은 인접하는 적층 구조체들(ST) 사이에 배치되되, 공통 소오스 영역들(52)의 바닥면들이 수평 반도체층(50)의 하부면과 이격될 수 있다. 여기서, 공통 소오스 영역(52)은 수평 반도체층(50)을 씨드로 이용하여 에피택시얼 성장된 에피택시얼 패턴일 수 있다. 여기서, 공통 소오스 영역(52)을 구성하는 에피택시얼 패턴은 수평 반도체층(50)과 반대의 도전형을 가질 수 있다. 에피택시얼 패턴은 적층 구조체들(ST)의 하부 부분을 관통할 수 있으며, 에피택시얼 패턴과 적층 구조체들(ST) 사이에 측벽 절연 스페이서(SP)가 개재될 수 있다.
나아가, 도 18에 도시된 실시예에서, 공통 소오스 영역(52)의 바닥면은 하부 반도체 패턴(LSP)의 하부면과 실질적으로 동일한 높이에 위치할 수 있다. 이와 달리, 도 19 및 도 20에 도시된 바와 같이, 공통 소오스 영역(52)의 바닥면은 수평 반도체층(50)의 하부면과 이격되고, 하부 반도체 패턴(LSP)의 바닥면은 하부 매립 절연막(40)과 직접 접촉될 수 있다. 또 다른 실시예로, 공통 소오스 영역(52)의 상부면은 도 20에 도시된 바와 같이, 하부 반도체 패턴(LSP)의 상부면보다 위에 위치할 수 있다.
나아가, 이 실시예에 따르면, 웰 픽업 영역들(53)이, 셀 어레이 구조체(CS)의 둘레에 배치될 수 있다. 즉, 웰 픽업 영역들(53)은 적층 구조체들(ST)의 끝단들에 인접하게 배치되거나, 공통 소오스 영역(52)의 끝단들에 인접하게 배치될 수 있다. 웰 픽업 영역들(53)은 수평 반도체층(50) 내에 제 1 도전형의 불순물을 도핑하여 형성될 수 있으며, 웰 픽업 영역들(53)의 바닥면들이 하부 매립 절연막(40)과 접촉될 수 있다. 나아가, 웰 픽업 영역(53)의 바닥면은 공통 소오스 영역(52)의 바닥면보다 아래에 위치할 수 있다. 또한, 웰 픽업 영역들(53) 각각에 소거 전압을 인가하기 위한 웰 콘택 플러그(PPLG)가 접속될 수 있다.
이 실시예에 따르면, 공통 소오스 영역(52)의 바닥면이 수평 반도체층(50)의 하부면과 이격되므로, 수평 반도체층(50)에 공통 소오스 영역들(52)에 의해 고립되는 영역들이 존재하는 것을 방지할 수 있다. 즉, 셀 어레이 구조체(CS) 둘레에 배치된 웰 픽업 영역(53)을 통해 소거 전압이 인가될 때, 홀이 공통 소오스 영역들(52) 아래의 수평 반도체층(50)을 통해 수직 구조체들(VS)로 공급될 수 있다.
이하, 도 21 내지 도 24를 참조하여, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 소거 동작에 대해 설명한다.
도 21 내지 도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면들이다. 도 24 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 소거 동작시 전압 조건을 보여주는 타이밍도이다.
도 21 및 도 24를 참조하면, 소거 동작시 웰 픽업 영역(15)을 통해 포켓 웰 불순물층(11p)에 소거 전압(VERS)이 인가되며, 워드 라인들(WL) 및 접지 선택 라인(GSL)에 접지 전압(VSS)이 인가될 수 있다. 여기서, 접지 선택 라인(GSL)은 웰 픽업 영역(15)을 통해 포켓 웰 불순물층(11p)에 소거 전압(VERS)이 인가되고 일정 시간(tD)이 경과한 후에 플로팅 될 수 있다. 그리고, 비트 라인(BL), 스트링 선택 라인(SSL), 및 공통 소오스 영역(13)은 플로팅될 수 있다.
웰 픽업 영역(15)에 소거 전압(VERS)이 인가되면 포켓 웰 불순물층(11p)의 전압이 접지 전압(Vss)으로부터 상승하기 시작한다. 웰 픽업 영역(15)에 인가된 소거 전압(VERS)이 포켓 웰 불순물층(11p)으로 제공되는 동안 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가되므로, 접지 선택 라인(GSL) 아래의 포켓 웰 불순물층(11p)의 표면에 홀들이 축적되어 홀 축적층(hole accumulation layer; 11h)이 생성될 수 있다.
홀 축적층(11h)이 생성된 후 접지 선택 라인(GSL)을 플로팅시키면, 포켓 웰 불순물층(11p)과 접지 선택 라인(GSL)의 커플링에 의해 접지 선택 라인(GSL)의 전압이 상승하기 시작한다. 여기서, 접지 선택 라인(GSL)은 소거 전압(VERS)보다 낮은 플로팅 전압(VERS-α)까지 상승될 수 있다. 이 때, 수직 구조체(VS)는 포켓 웰 불순물층(11p)과 동일한 동전형을 가지므로, 접지 선택 라인(GSL)이 플로팅된 후에 포켓 웰 불순물층(11p)의 소거 전압이 수직 구조체(VS)로 전달될 수 있다. 즉, 포켓 웰 불순물층(11p) 내에 축적된 홀들이 수직 구조체들(VS)로 공급될 수 있다.
이와 같이, 수평 반도체층(50) 내에 홀 축적층(11h)을 생성한 후에 수직 구조체들(VS)에 홀들이 제공되므로, 수직 구조체들(VS)로 제공되는 홀들의 전달 경로가 감소될 수 있다. 즉, 소거 동작시 수직 구조체들(VS)에 홀들이 공급되는 속도가 빨라질 수 있어, 3차원 비휘발성 메모리 장치의 소거 속도가 개선될 수 있다.
도 22 및 도 24를 참조하면, 웰 픽업 영역들(53) 및 공통 소오스 영역들(13)이 도 9, 도 14, 및 도 16을 참조하여 설명한 것처럼, 수평 반도체층(50) 내에 형성될 수 있다. 여기서, 공통 소오스 영역들(13)의 깊이가 수평 반도체층(50)의 두께가 실질적으로 동일할 수 있다.
소거 동작시 웰 픽업 영역(53)을 통해 제 1 도전형의 수평 반도체층(50)에 소거 전압(VERS)이 인가되며, 워드 라인들(WL) 및 접지 선택 라인(GSL)에 접지 전압(VSS)이 인가될 수 있다. 여기서, 접지 선택 라인(GSL)은 웰 픽업 영역(53)에 소거 전압(VERS)이 인가되고 일정 시간이 경과한 후에 플로팅 될 수 있다. 그리고, 비트 라인(BL), 스트링 선택 라인(SSL), 및 공통 소오스 영역은 플로팅될 수 있다.
웰 픽업 영역(53)에 소거 전압(VERS)이 인가되면 수평 반도체층(50)의 전압이 접지 전압(Vss)으로부터 상승하기 시작한다. 웰 픽업 영역(53)에 인가된 소거 전압(VERS)이 수평 반도체층(50)으로 제공되는 동안 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가되므로, 접지 선택 라인(GSL) 아래의 수평 반도체층(50)의 표면에 홀들이 축적되어 홀 축적층(50h)이 생성될 수 있다. 수직 구조체들은 수평 반도체층(50)과 동일한 동전형을 가지므로, 홀 축적층(50h)이 생성된 후 접지 선택 라인(GSL)을 플로팅시키면, 수평 반도체층(50)의 소거 전압이 수직 구조체들(VS)로 전달될 수 있다. 즉, 수평 반도체층(50) 내에 축적된 홀들이 수직 구조체들(VS)로 공급될 수 있다.
나아가, 공통 소오스 영역들(13)의 깊이가, 수평 반도체층(50)의 두께와 실질적으로 동일한 경우, 소거 동작시 웰 픽업 영역들(53)에서 홀들이 제 2 방향(D2)으로 흘러가는 것이 공통 소오스 영역들(51)에 의해 차단될 수 있다. 그러나, 도 8, 도 9, 도 13, 도 14, 도 15, 및 도 16을 참조하여 설명한 것처럼, 웰 픽업 영역들(53)은 적층 구조체들(VS) 각각의 양 끝단들에 위치하므로, 홀들이 웰 픽업 영역들(53)에서 제 1 방향(D1)으로 흘러 수직 구조체들(VS)로 공급될 수 있다. 즉, 소거 동작시, 웰 픽업 영역들(53)에서 수직 구조체들(VS)로 홀의 공급이 공통 소오스 영역들(51)에 의해 차단되는 것을 방지할 수 있다. 즉, 소거 동작시 웰 픽업 영역(53)과 수직 구조체들(VS) 간의 홀 공급을 원활히 하여 소거 동작 성능을 향상시킬 수 있다.
도 17, 도 23 및 도 24를 참조하면, 웰 픽업 영역들(53)이 수평 반도체층(50) 내에 형성되고, 공통 소오스 영역(52)의 바닥면이 수평 반도체층(50)의 하부면과 이격될 수 있다. 즉, 공통 소오스 영역(52)의 아래에 제 1 도전형의 수평 반도체층(50)이 위치할 수 있다.
이 실시예에 따르면, 소거 동작시 웰 픽업 영역(53)을 통해 제 1 도전형의 수평 반도체층(50)에 소거 전압(VERS)이 인가되며, 워드 라인들(WL) 및 접지 선택 라인(GSL)에 접지 전압(VSS)이 인가될 수 있다. 여기서, 접지 선택 라인(GSL)은 웰 픽업 영역(53)에 소거 전압(VERS)이 인가되고 일정 시간이 경과한 후에 플로팅 될 수 있다. 그리고, 비트 라인(BL), 스트링 선택 라인(SSL), 및 공통 소오스 영역(52)은 플로팅될 수 있다.
웰 픽업 영역(53)에 소거 전압(VERS)이 인가되면 수평 반도체층(50)의 전압이 접지 전압(VSS)으로부터 상승하기 시작한다. 웰 픽업 영역(53)에 인가된 소거 전압(VERS)이 수평 반도체층(50)으로 제공되는 동안 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가되므로, 접지 선택 라인(GSL) 아래의 수평 반도체층(50)의 표면에 홀들이 축적되어 홀 축적층(50h)이 생성될 수 있다. 수직 구조체들(VS)은 수평 반도체층(50)과 동일한 동전형을 가지므로, 홀 축적층(50h)이 생성된 후 접지 선택 라인(GSL)을 플로팅시키면, 수평 반도체층(50)의 소거 전압(VERS)이 수직 구조체들(VS)로 전달될 수 있다. 즉, 수평 반도체층(50) 내에 축적된 홀들이 수직 구조체들(VS)로 공급될 수 있다.
이 실시예에 따르면, 공통 소오스 영역들(52)이 수평 반도체층(50)의 하부면과 이격되어 있으므로, 도 17에 도시된 바와 같이, 웰 픽업 영역들(53)이 위치 제약 없이 배치될 수 있다. 즉, 소거 동작시 홀들이 웰 픽업 영역들(53)에서 제 1 방향(D1) 및 제 2 방향(D2)으로 흘러 수직 구조체들(VS)로 공급될 수 있다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 26을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (12)

  1. 제 1 도전형의 수평 반도체층 상에서 제 1 방향으로 나란히 연장되는 복수 개의 적층 구조체들로서, 상기 적층 구조체들 각각은 수직적으로 적층된 복수 개의 전극들을 포함하는 것;
    상기 적층 구조체들 각각을 관통하는 수직 반도체 패턴들;
    상기 제 1 방향으로 연장되며, 상기 적층 구조체들 사이의 상기 수평 반도체층 내에 형성된 제 2 도전형의 공통 소오스 영역들로서, 상기 공통 소오스 영역들 중 적어도 하나는 상기 적층 구조체들 중 상기 공통 소오스 영역들 중 하나와 인접한 2개의 상기 적층 구조체들 사이에 배치되고; 및
    상기 수평 반도체층 내에 형성된 상기 제 1 도전형의 웰 픽업 영역들을 포함하되,
    상기 웰 픽업 영역들 중 적어도 2개는 상기 적층 구조체들 중 적어도 하나의 양단에 각각 인접하게 배치되고,
    상기 수직 반도체 패턴들은 인접한 상기 웰 픽업 영역들보다 상기 공통 소오스 영역들과 더 가깝게 배치되는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 공통 소오스 영역들 및 상기 웰 픽업 영역들의 수직적 깊이들은 상기 수평 반도체층의 두께와 실질적으로 동일한 3차원 반도체 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 수평 반도체층은 셀 어레이 영역 및 셀 어레이 영역 둘레의 콘택 영역을 포함하되,
    상기 적층 구조체들은 상기 셀 어레이 영역 상에서 상기 콘택 영역 상으로 연장되며, 상기 웰 픽업 영역들은 상기 셀 어레이 영역 및 상기 콘택 영역에 배치되는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    반도체 기판 상에 형성된 주변 회로들 및 주변 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체를 더 포함하되,
    상기 수평 반도체층은 상기 하부 매립 절연막의 상부면을 덮는 3차원 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 수직 반도체 패턴들 각각은 상기 적층 구조체들의 하부 부분들을 관통하여 상기 수평 반도체층과 접촉되는 하부 반도체 패턴 및 상기 적층 구조체들의 상부 부분들을 관통하여 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴을 포함하고,
    상기 하부 반도체 패턴은 상기 수평 반도체층을 관통하여 상기 하부 매립 절연막과 접촉하는 3차원 반도체 메모리 장치.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 수평 반도체층을 관통하여 상기 주변 로직 구조체와 상기 적층 구조체들을 전기적으로 연결하는 연결 콘택 플러그를 더 포함하는 3차원 반도체 메모리 장치.
  9. 제 1 도전형의 수평 반도체층 상에서 일 방향으로 나란히 연장되는 복수 개의 적층 구조체들, 상기 적층 구조체들 각각을 관통하는 수직 구조체들, 및 상기 적층 구조체들 사이에서 상기 적층 구조체들과 나란히 연장되는 제 2 도전형의 공통 소오스 영역들을 포함하는 셀 어레이 구조체; 및
    상기 수평 반도체층 내의 상기 제 1 도전형의 웰 픽업 영역들을 포함하되,
    상기 웰 픽업 영역들은 서로 이격되고, 평면적 관점에서 상기 셀 어레이 구조체의 외곽을 따라 배치되고,
    상기 수직 구조체들은 인접한 상기 웰 픽업 영역들보다 상기 공통 소오스 영역들과 더 가깝게 배치되는 3차원 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 웰 픽업 영역의 수직적 깊이는 상기 수평 반도체층의 두께와 실질적으로 동일하되,
    상기 공통 소오스 영역들의 하부면들은 상기 수평 반도체층의 하부면과 이격된 3차원 반도체 메모리 장치.
  11. 수평 반도체층 상에서 제 1 방향으로 나란히 연장되는 복수 개의 적층 구조체들로서, 상기 적층 구조체들 각각은 수직적으로 적층된 복수 개의 전극들을 포함하는 것;
    상기 적층 구조체들 각각을 관통하는 수직 반도체 패턴들;
    상기 제 1 방향으로 연장되며, 상기 수평 반도체층 상에 형성된 공통 소오스 영역들로서, 상기 공통 소오스 영역들 중 적어도 하나는 상기 적층 구조체들 아래에 배치되고;
    상기 적층 구조체들 아래에 배치된 웰 픽업 영역들; 및
    주변 회로들 및 상기 주변 회로들을 덮는 하부 매립 절연막을 포함하는 주변 로직 구조체를 포함하되,
    상기 주변 로직 구조체는 상기 적층 구조체들 아래에 배치되고,
    상기 수평 반도체층은 상기 하부 매립 절연막의 상면 상에 배치되는 3차원 반도체 메모리 장치.
  12. 제11 항에 있어서,
    상기 웰 픽업 영역들은 상기 적층 구조체들 각각의 양 끝단들에 인접하게 배치되고,
    상기 수직 반도체 패턴들은 인접한 상기 웰 픽업 영역들보다 상기 공통 소오스 영역들과 더 가깝게 배치되는 3차원 반도체 메모리 장치.

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