KR20100059655A - 3차원 반도체 장치 및 그 동작 방법 - Google Patents

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KR20100059655A
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삼성전자주식회사
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Abstract

3차원 반도체 장치 및 그 동작 방법이 제공된다. 이 장치는 기판 상에 배치되는 복수의 워드라인 구조체들, 워드라인 구조체들 사이에 개재되는 활성 반도체 패턴들 및 워드라인 구조체들과 활성 반도체 패턴들 사이에 개재되는 정보저장요소들을 포함한다. 워드라인 구조체들 각각은 서로 이격되면서 적층된 복수의 워드라인들을 포함하고, 활성 반도체 패턴들은, 서로 다른 도전형을 가지면서 교대로 배열되는, 전극 영역들 및 채널 영역들을 포함한다.

Description

3차원 반도체 장치 및 그 동작 방법{Three-Dimensional Semiconductor Device And Method Of Operating The Same}
본 발명은 3차원 반도체 장치 및 그 동작 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 메모리 반도체 장치들이 제안되고 있다. 하지만, 3차원 메모리 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 메모리 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성있는 제품 특성을 구현할 수 있는 공정 기술이 요구 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 집적도를 제공하는 메모리 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 멀티 비트를 구현할 수 있는 메모리 반도체 장치의 동작 방법을 제공하는 데 있다.
본 발명에 따른 3차원 메모리 반도체 장치는 기판 상에 배치되는 복수의 워드라인 구조체들; 상기 워드라인 구조체들 사이에 개재되는 활성 반도체 패턴들; 및 상기 워드라인 구조체들과 상기 활성 반도체 패턴들 사이에 개재되는 정보저장요소들을 포함한다. 이때, 상기 워드라인 구조체들 각각은 서로 이격되면서 적층된 복수의 워드라인들을 포함하고, 상기 활성 반도체 패턴들은, 서로 다른 도전형을 가지면서 교대로 배열되는, 전극 영역들 및 채널 영역들을 포함한다.
일 실시예에 따르면, 하나의 활성 반도체 패턴을 구성하는 전극 영역들 및 채널 영역들은 연속적으로 배치됨으로써, 상기 채널 영역들 각각은 이에 인접하는 두 전극 영역들에 직접 접촉한다.
일 실시예에 따르면, 상기 워드라인 구조체의 상부 또는 하부에서 상기 워드라인 구조체들을 가로지르면서, 상기 전극 영역들을 연결하는 비트라인들을 더 포함할 수 있다. 이 경우, 상기 비트라인들은 홀수번째의 상기 활성 반도체 패턴들 의 전극영역들을 연결하는 제 1 비트라인들; 및 짝수번째의 상기 활성 반도체 패턴들의 전극영역들을 연결하면서 상기 제 1 비트라인들로부터 전기적으로 분리된 제 2 비트라인들을 포함할 수 있다. 상기 제 1 비트라인들은 상기 워드라인 구조체의 상부에 배치되고, 상기 제 2 비트라인들은 상기 워드라인 구조체의 아래에 배치될 수 있다.
다른 실시예에 따르면, 상기 워드라인 구조체의 상부 또는 하부에서 상기 워드라인 구조체들을 가로지르는 비트라인들; 및 상기 전극 영역들과 상기 비트라인들 사이에 개재되어, 이들 사이의 전기적 연결을 제어하는 스위칭 소자들을 더 포함할 수 있다. 이 경우, 상기 스위칭 소자들은, 인접하는 한쌍의 활성 반도체 패턴들 중의 하나의 활성 반도체 패턴의 전극 영역들은 상기 비트라인들에 전기적으로 연결시키고 다른 활성 반도체 패턴의 전극 영역들은 상기 비트라인들로부터 전기적으로 분리시키도록 구성될 수 있다.
본 발명의 실시예들에 따르면, 상기 기판은 상기 워드라인 구조체들이 배치되는 셀 어레이 영역 및 주변 회로가 배치되는 주변회로 영역을 포함할 수 있다. 이때, 상기 워드라인 구조체들은 상기 주변회로 아래의 기판보다 높은 위치에 배치될 수 있다.
본 발명에 따른 3차원 메모리 반도체 장치의 동작 방법은 상기 워드라인들, 상기 활성 반도체 패턴들 및 상기 정보저장요소들에 의해 구성되는 메모리 셀 트랜지스터들 중의 하나를 경유하는 전류 경로를 선택적으로 제어하는 셀 선택 과정을 포함할 수 있다. 이때, 상기 셀 선택 과정은 상기 선택된 메모리 셀 트랜지스터를 구성하는 선택 워드라인에 선택 워드라인 전압을 인가하고, 선택되지 않은 메모리 셀 트랜지스터들 중의 적어도 하나에 상기 선택 워드라인 전압보다 낮은 비선택 워드라인 전압을 인가하면서, 상기 선택된 메모리 셀 트랜지스터를 구성하는 전극 영역들 중의 하나에 소오스 전압을 인가하고 다른 하나에 드레인 전압을 인가하는 단계를 포함할 수 있다.
상기 메모리 셀 트랜지스터의 상기 정보저장요소는 해당 메모리 셀 트랜지스터의 두 전극 영역들 각각에 인접하는 제 1 메모리 영역 및 제 2 메모리 영역을 포함할 수 있다. 이 경우, 상기 동작 방법은 상기 제 1 메모리 영역에 국소적으로 전하를 주입하는 제 1 프로그램 단계; 및 상기 제 2 메모리 영역에 국소적으로 전하를 주입하는 제 2 프로그램 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 프로그램 단계들은 상기 셀 선택 과정을 이용하여 실시되되, 상기 제 1 및 제 2 프로그램 단계들을 위한 셀 선택 과정에서, 상기 선택 워드라인 전압, 상기 소오스 전압 및 상기 드레인 전압들은 핫-케리어-인젝션을 유발할 수 있도록 선택될 수 있다. 상기 제 1 프로그램 단계는 상기 제 1 메모리 영역에 인접하는 전극 영역에 상기 드레인 전압을 인가하고 상기 제 1 메모리 영역으로부터 이격된 전극 영역에 상기 소오스 전압을 인가하는 단계를 포함하고, 상기 제 2 프로그램 단계는 상기 제 2 메모리 영역에 인접하는 전극 영역에 상기 드레인 전압을 인가하고 상기 제 2 메모리 영역으로부터 이격된 전극 영역에 상기 소오스 전압을 인가하는 단계를 포함할 수 있다.
이에 더하여, 상기 제 1 또는 제 2 프로그램 단계에서, 상기 비선택 워드라 인 전압은 (i) 상기 선택 워드라인이 포함되지 않으면서 이에 인접하는 워드라인 구조체들을 구성하는 워드라인들; 및 (ii) 상기 선택 워드라인을 포함하는 워드라인 구조체에 포함된 다른 워드라인들에 인가될 수 있다.
일 실시예에 따르면, 상기 동작 방법은 상기 셀 선택 과정을 이용하여, 상기 메모리 셀 트랜지스터를 경유하는 전류의 상기 제 1 메모리 영역에 주입된 전하의 양에 대한 의존성을 측정하는 제 1 읽기 단계; 및 상기 셀 선택 과정을 이용하여, 상기 메모리 셀 트랜지스터를 경유하는 전류의 상기 제 2 메모리 영역에 주입된 전하의 양에 대한 의존성을 측정하는 제 2 읽기 단계를 더 포함할 수 있다. 또한, 상기 해당 메모리 셀 트랜지스터의 두 전극 영역들에 인가되는 전압들은, 상기 제 1 및 제 2 읽기 단계들에서, 서로 바뀔 수 있다.
일 실시예에 따르면, 상기 동작 방법은 복수의 상기 워드라인들과 복수의 상기 전극 영역들 사이 또는 복수의 상기 워드라인들과 복수의 상기 채널 영역들 사이에 소거 전위 차이를 생성하여 복수의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 소거하는 소거 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리 셀들이 3차원적으로 배열되기 때문에 증가된 집적도를 갖는다. 이에 더하여, 하나의 정보 저장막은 두개의 메모리 영역들을 포함하기 때문에, 본 발명에 따른 메모리 반도체 장치의 집적도는 더욱 증가될 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 일 실시예에 따른 3차원 메모리 반도체 장치의 단위 셀 구조를 설명하기 위한 사시도이다.
도 1을 참조하면, 3차원 메모리 반도체 장치는 적어도 하나의 워드라 인(WL), 적어도 하나의 활성 반도체 패턴(active semiconductor pattern; ASP) 및 이들 사이에 개재되는 정보저장막(memory layer; ML)을 포함할 수 있다. 상기 활성 반도체 패턴(ASP)은 반도체 특성을 제공하는 물질들 중의 적어도 한가지일 수 있으며, 적어도 하나의 전극 영역(electrode region)(ER1, ER2) 및 이들 사이에 개재되는 적어도 하나의 채널 영역(channel region)(CR)을 포함할 수 있다.
한 쌍의 전극영역들(ER1, ER2) 및 이들 사이에 배치되는 하나의 채널 영역(CR)은 3차원 메모리 반도체 장치의 단위 메모리 셀을 구성할 수 있다. 상기 채널 영역(CR)은 제 1 도전형의 불순물들이 저농도로 도핑된 반도체일 수 있으며, 상기 전극 영역들(ER1, ER2)은 제 2 도전형의 불순물들이 고농도로 도핑된 반도체일 수 있다. 예를 들면, 상기 채널 영역(CR) 및 상기 전극 영역들(ER1, ER2)은 각각 저농도 p형 실리콘(p- Si) 및 고농도 n형 실리콘(n+ Si) 또는 저농도 n형 실리콘(n- Si) 및 고농도 p형 실리콘(p+ Si)일 수 있다. 이에 따라, 상기 전극 및 채널 영역들(CR, ER1, ER2)은 npn 구조 또는 pnp 구조를 형성할 수 있다.
상기 워드라인(WL)은 상기 채널 영역(CR)의 전위를 제어할 수 있도록 구성됨으로써, 상기 전극 영역들(ER) 사이의 전류 경로를 제어하는 메모리 셀 트랜지스터의 게이트 전극으로 사용된다. 이를 위해, 상기 워드라인(WL)은 도전성 물질들 중의 적어도 한가지로 형성될 수 있다.
상기 정보저장막(ML)은 상기 워드라인(WL)과 상기 채널 영역(CR) 사이에 개재되어, 상기 메모리 셀 트랜지스터의 게이트 절연막으로 사용될 수 있다. 상기 정 보저장막(ML)은 전하 저장을 위한 박막을 포함할 수 있다. 예를 들면, 상기 정보저장막(ML)은 트랩 사이트를 갖는 절연막들 중의 하나 또는 전기적으로 고립된 도전성 물질들 중의 하나를 포함할 수 있다.
이에 더하여, 상기 전극 영역들(ER)은 상기 워드라인(WL)을 가로지르는 비트라인들(BL)에 전기적으로 연결될 수 있다. 상기 비트라인들(BL)은 전기적으로 분리되되, 미러-비트(Mirror-bit) 동작 방법을 통한 데이터의 저장이 가능하도록, 그 각각에는 서로 다른 두 전압들이 교대로 인가될 수 있다. 상기 비트라인들(BL)의 구조 및 배치와 관련된 본 발명의 기술적 특징들은 이후 도 5 내지 도 18를 참조하여 보다 상세하게 설명될 것이다.
도 2는 본 발명의 일 실시예에 따른 3차원 메모리 반도체 장치의 셀 어레이를 설명하기 위한 회로도이고, 도 3은 본 발명의 일 실시예에 따른 3차원 메모리 반도체 장치의 셀 어레이를 설명하기 위한 사시도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 실시예와 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 2 및 도 3을 참조하면, 상기 장치는 복수개의 워드라인 구조체들, 이들 사이에 개재되는 복수의 활성 반도체 패턴들(ASP), 그리고 상기 워드라인 구조체들(WLS)과 상기 활성 반도체 패턴들(ASP) 사이에 개재되는 정보저장막(ML)을 포함하며, 이들은 3차원적으로 배열된 메모리 셀 트랜지스터들을 구성한다.
이때, 상기 워드라인 구조체들(WLS) 각각은, 도시된 것처럼, 서로 다른 높이들(levels)에 배치되는 복수의 워드라인들(WL) 및 이들 사이에 개재되는 유전막 들(dielectric)로 구성되며, 상기 워드라인들(WL) 각각은 상기 메모리 셀 트랜지스터들의 게이트 전극으로 사용된다. 상기 활성 반도체 패턴들(ASP) 각각은 복수의 전극 영역들(ER) 및 상기 전극 영역들(ER) 사이에 개재되는 복수의 채널 영역들(CR)을 포함한다. 상기 전극 영역들(ER) 및 채널 영역들(CR)은, 도 1을 참조하여 설명한 것처럼, 서로 접촉하면서 교대로 배열되며, 서로 다른 도전형을 갖는다.
본 발명의 일 측면에 따르면, 상기 전극 영역들(ER) 및 채널 영역들(CR)이 서로 접촉하면서 교대로 배열되기 때문에, 상기 워드라인 구조체들(WLS) 사이의 공간은 상기 활성 반도체 패턴들(ASP) 및 상기 정보저장막(ML)에 의해 실질적으로 채워진다. 즉, 상기 인접하는 채널 영역들(CR)은 절연성 물질들에 의해 전기적으로 분리되는 것이 아니라 이들과 다른 도전형을 갖는 반도체 물질(즉, 상기 전극 영역들(ER))에 의해 전기적으로 분리된다.
한편, 상술한 배치 구조에 따르면, 하나의 워드라인(WL)은 그 양측에 배치된 한 쌍의 활성 반도체 패턴들(ASP)을 마주보도록 배치되고, 하나의 활성 반도체 패턴(ASP)은 그 양측에 배치된 한 쌍의 워드라인 구조체들(WLS)을 마주보도록 배치된다. 그 결과, 인접하는 한 쌍의 활성 반도체 패턴들(ASP)의 전위들은 이들 사이에 개재된 하나의 워드라인(WL)에 의해 제어될 수 있다. 즉, 하나의 워드라인(WL)은 이에 인접하는 두 메모리 셀 트랜지스터들의 공통 게이트 전극(common gate electrode)으로 사용될 수 있다.
유사하게, 하나의 활성 반도체 패턴(ASP)의 양 측벽들의 전위들은 이에 인접하는 한 쌍의 워드라인들(WL)에 의해 제어될 수 있다. 이때, 상기 활성 반도체 패턴(ASP)의 양 측벽들의 전위들을 독립적으로 제어하기 위해, 상기 인접하는 한 쌍의 워드라인들(WL)은 서로 다른 전압들이 인가될 수 있도록 구성된다. 예를 들면, 2i-1번째 워드라인들은 2i번째 워드라인들과 분리되어 형성될 수 있다(i는 자연수). 이 경우, 하나의 활성 반도체 패턴(ASP)은 이에 인접하는 두 워드라인들(WL)을 게이트 전극들로 각각 사용하는 두 개의 트랜지스터들을 위한 공통된 활성 영역(common active region)으로 사용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 트랜지스터의 동작을 설명하기 위한 단면도이다.
도 4를 참조하면, 상술한 것처럼, 상기 워드라인들(WL)은 메모리 셀 트랜지스터들의 게이트 전극들로 사용될 수 있다. 즉, 상기 채널 영역(CR)에는, 상기 워드라인(WL)에 인가되는 전압에 의해 반전 영역(IR)이 형성될 수 있으며, 해당 채널 영역(CR) 양측의 전극 영역들(ER)은 이러한 반전 영역(IR)에 의해 전기적으로 연결될 수 있다. 이러한 전기적 연결이 이루어질 경우, 해당 메모리 셀 트랜지스터는 턴온 상태에 있게 된다.
이때, 상기 정보저장막(ML)에 저장된 정보(예를 들면, 전하량)은 상기 채널 영역(CR)의 전위에 영향을 주기 때문에, 상기 반전 영역(IR)의 형성 또는 상기 메모리 셀 트랜지스터의 턴온 상태는 상기 정보저장막(ML)에 저장된 정보에 의존적이다. 본 발명에 따르면, 상기 정보저장막(ML)에 저장된 정보는, 상기 전극 영역들(ER)에 접속하는 배선들(비트라인들)을 통해, 읽기 전류의 이러한 의존성을 측정함으로써 판독될 수 있다.
본 발명에 따른 메모리 셀 트랜지스터의 쓰기 동작은 핀치-오프 현상을 이용하여 상기 정보저장막(ML)에 전하를 주입하는 단계를 포함할 수 있다. 상기 핀치-오프 현상은 메모리 셀 트랜지스터의 게이트 전극 및 드레인 전극 사이의 전위 차이가 문턱 전압보다 작을 경우, 드레인 전극에 인접하는 영역에서 채널(즉, 반전 영역(IR))이 형성되지 못하는 현상을 의미한다. 이 경우, 상기 드레인 전극과 형성된 채널 영역 사이에는 큰 전계가 형성되기 때문에, 핀치-오프 영역에서의 전하들은 큰 운동 에너지를 갖게 되어 상기 정보저장막(ML)으로 주입될 수 있다.
한편, 상기 전극 영역들(ER) 및 상기 채널 영역(CR)은 상기 워드라인들(WL) 각각의 두께 또는 상기 워드라인 구조체(WLS)의 두께보다 두껍기 때문에, 복수의 워드라인들(WL)을 마주보도록 형성된다. 따라서, 상기 반전 영역(IR)이 선택된 워드라인의 근방에 국소적으로 형성되지 않고 그 상부 또는 그 하부에 인접하는 워드라인들의 근방으로 연장될 경우, 쓰기 동작 또는 읽기 동작에서 오류가 발생할 수 있다.
본 발명의 일 실시예에 따르면, 상기 워드라인들(WL) 사이의 수직적 간격(d1)(즉, 상기 워드라인들(WL) 사이에 배치되는 절연막들(도시하지 않음)의 두께)은 상기 반전 영역(IR)의 확장 폭(d2)보다 클 수 있다. 이 경우, 상기 반전 영역(IR)이 선택되지 않은 워드라인들의 측면까지 확장될 수 없기 때문에, 상술한 쓰기 또는 읽기 동작에서의 오류가 예방될 수 있다.
도 5 및 도 6은 본 발명의 일 실시예들에 따른 셀 어레이의 구조를 설명하기 위한 회로도들이다.
도 5에 도시된 것처럼, 상기 활성 반도체 패턴들(ASP)의 하부에는, 선택 트랜지스터들(Sel.TR)이 2차원적으로 배열될 수 있다. 또는 도 6에 도시된 것처럼, 상기 활성 반도체 패턴들(ASP)의 상부에는, 선택 트랜지스터들(Sel.TR)이 2차원적으로 배열될 수 있다. 상기 선택 트랜지스터들(Sel.TR)의 게이트 전극들은 선택 라인들(Sel.line)에 의해 연결되고, 상기 선택 트랜지스터들(Sel.TR)의 드레인 전극들(또는 소오스 전극들)은 상기 선택 라인들(Sel.line)을 가로지르는 비트라인들(BL)에 의해 연결되고, 상기 선택 트랜지스터들(Sel.TR)의 소오스 전극들(또는 드레인 전극들) 각각에는 상기 전극 영역들(ER)이 연결된다.
이 경우, 상기 선택 라인들(Sel.line) 각각은 상기 선택 트랜지스터들(Sel.TR)의 온/오프 동작을 제어하기 때문에, 상기 비트라인(BL)과 상기 전극 영역(ER) 사이의 전기적 연결을 선택적으로 제어할 수 있다. 예를 들면, 하나의 선택 라인(Sel.line)과 인접하는 두개의 비트라인들(BL)을 선택할 경우, 이들에 의해 선택되는 인접하는 두개의 선택 트랜지스터들(Sel.TR)에 접속하는 두 전극 영역들(ER)이 일의적(uniquely)으로 선택될 수 있다. 따라서, 선택된 두개의 비트라인들(BL)에 서로 다른 전압들을 인가하고 그 상부 또는 하부에 배치되는 메모리 셀들 중의 하나가 소정의 워드라인에 인가되는 전압에 의해 턴온될 경우, 선택된 메모리 셀을 경유하는 전류가 생성될 수 있다.
한편, 상기 선택된 두개의 비트라인들(BL)에 인가되는 전압들이 서로 바뀔 경우, 상술한 전류는 상술한 경우에 비해 반대 방향으로 흐를 수 있다. 이러한 전류 방향의 변화는, 도 27 내지 도 29을 참조하여 보다 상세하게 설명될 것처럼, 하 나의 메모리 셀에 두개의 비트들을 저장하기 위한 방법으로 사용될 수 있다. 본 발명의 변형된 실시예들에 따르면, 상기 선택 라인들(Sel.line)은 그룹화될 수 있으며, 각각의 그룹들은 등전위를 갖는 적어도 하나의 선택 라인(Sel.line)을 포함할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 셀 어레이의 구조를 설명하기 위한 회로도이다. 설명의 간결함을 위해, 도 5 및 도 6을 참조하여 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 7을 참조하면, 상기 활성 반도체 패턴들(ASP)의 하부에는, 선택 트랜지스터들(Sel.TR)이 2차원적으로 배열될 수 있다. 도 5를 참조하여 설명된 실시예와 달리, 이 실시예에 따르면, 한 쌍의 선택 트랜지스터들(Sel.TR)은 상기 비트라인(BL)에 공통으로 연결되는 드레인 전극들을 공유하고, 상기 선택 트랜지스터들(Sel.TR)의 소오스 전극들 각각에는 상기 전극 영역들(ER)이 연결된다. 결과적으로, 상기 선택 트랜지스터들(Sel.TR)은 잘 알려진 디램의 메모리 셀 트랜지스터들과 실질적으로 동일한 배치 구조를 가질 수 있다.
도 8은 본 발명의 또다른 실시예에 따른 셀 어레이의 구조를 설명하기 위한 회로도이고, 도 9 및 도 10는 이 실시예를 설명하기 위한 평면도 및 단면도이다. 이때, 도 10은 도 9의 점선 I-I'을 따라 보여지는 단면을 도시한다.
도 8 내지 도 10을 참조하면, 이 실시예에 따른 셀 어레이 구조는 상기 워드라인 구조체(WLS)의 상부 및 하부에 각각 배치되는 상부 비트라인들(T.BL) 및 하부 비트라인들(B.BL)을 포함한다. 상기 상부 비트라인들(T.BL)과 상기 하부 비트라 인들(B.BL)은 서로 다른 전극 영역들(ER)에 접속할 수 있다. 예를 들면, 도 8 및 도 10에 도시된 것처럼, 상기 상부 비트라인들(T.BL)은 짝수번째 전극 영역들의 상부 영역들에 접속하고, 상기 하부 비트라인들(B.BL)은 홀수번째 전극 영역들의 하부 영역들에 접속할 수 있다.
이 경우, 짝수번째 전극영역들을 소오스/드레인 전극으로 사용하는 메모리 셀 트랜지스터들로의 전기적 접근은 상기 상부 비트라인들(T.BL)을 선택함으로써 달성될 수 있고, 홀수번째 전극영역들을 소오스/드레인 전극으로 사용하는 메모리 셀 트랜지스터들로의 전기적 접근은 상기 하부 비트라인들(B.BL)을 선택함으로써 달성될 수 있다. 이러한 비트라인들의 분리에 의해, 이 실시예에 따르면, 별도의 스위칭 소자를 사용하지 않으면서, 하나의 메모리 셀을 일의적으로 선택하는 것이 가능하다. 예를 들면, 한 쌍의 인접하는 상부 비트라인들(T.BL)과 하나의 워드라인(WL)을 선택하면, 해당 선택된 워드라인(WL)을 공통 게이트 전극으로 사용하는 두 메모리 셀 트랜지스터들 중의 하나를 선택할 수 있다. 마찬가지로, 다른 메모리 셀 트랜지스터는 한 쌍의 인접하는 하부 비트라인들(B.BL)을 선택함으로써 독립적으로 선택할 수 있다.
도 10에 도시된 것처럼, 상기 하부 비트라인들(B.BL) 및 상기 상부 비트라인들(T.BL)은 플러그들(24, 34)을 통해 상기 전극 영역들(ER)에 접속할 수 있다. 상기 플러그들(24, 34)은 도전성 물질들(예를 들면, 금속성 물질들, 금속 실리사이드들, 다결정 실리콘 등) 중의 적어도 하나를 포함할 수 있다. 이에 더하여, 상기 전극 영역들(ER)은 상기 채널 영역(CR) 및 상기 정보저장막(ML)과 접하는 반도체 층(12) 및 상기 반도체층(12) 내에 삽입되는 플러그 전극(14)을 포함할 수 있다. 상기 플러그 전극(14)은 도전성 물질들(예를 들면, 금속성 물질들, 금속 실리사이드들, 다결정 실리콘 등) 중의 적어도 하나를 포함할 수 있으며, 상기 반도체층(12)과의 오믹 접촉을 위한 베리어 금속막을 포함할 수 있다.
하지만, 본 발명의 기술적 사상을 구현하기 위해서, 상기 플러그들(24, 34) 또는 상기 플러그 전극들(14)이 필수적으로 요구되는 것은 아니며, 후술할 것처럼, 다양하게 변형된 실시예들을 통해 구현될 수 있다.
도 11 및 도 12는 본 발명의 변형된 실시예에 따른 셀 어레이의 구조를 설명하기 위한 사시도들이다.
도 11을 참조하면, 이 실시예에 따른 셀 어레이 구조는 상기 워드라인 구조체(WLS)의 상부에 배치되는 제 1 비트라인들(BL1) 및 제 2 비트라인들(BL2)을 포함한다. 상기 제 1 및 제 2 비트라인들(BL1, BL2)은 각각 짝수번째 전극 영역들 및 홀수번째 전극 영역들의 상부 영역들에 접속할 수 있다. 이를 위해, 도 12에 도시된 것처럼, 상기 제 2 비트라인들(BL2)은 상기 제 1 비트라인들(BL1) 사이에 배치되되, 상기 제 1 비트라인(BL1)의 아래로 연장되어 상기 홀수번째 전극 영역들에 접속하는 연장부들(BL2_ext)을 구비할 수 있다. 즉, 상기 제 1 비트라인들(BL1)은 상기 전극영역들(ER)의 상부에 배치되어 상기 워드라인들(WL)을 가로지르고, 상기 제 2 비트라인들(BL2)은 상기 채널 영역들(CR)의 상부에 배치되어 상기 워드라인들(WL)을 가로지를 수 있다.
한편, 상기 제 2 비트라인들(BL2)과 상기 채널 영역들(CR) 사이의 전기적 분리를 위해, 상기 채널 영역(CR)의 상부면은, 도 11에 도시된 것처럼, 상기 제 2 비트라인(BL2)의 하부면으로부터 소정 간격(d3)으로 이격될 수 있다. 이 경우, 상기 제 2 비트라인(BL2)과 상기 전극 영역들(ER) 사이의 전기적 연결을 위해, 상기 전극 영역(ER)과 상기 채널 영역(CR)은 상기 간격(d3)의 높이 차이를 갖도록 형성될 수 있다. 다른 실시예에 따르면, 상기 제 2 비트라인(BL2)과 상기 전극 영역들(ER)은 이들 사이에 개재되는 별도의 플러그들(예를 들면, 도 10의 플러그(34))을 통해 전기적으로 연결될 수 있다.
도 13 내지 도 18은 본 발명의 실시예들에 따른 전극 영역의 구조를 설명하기 위한 사시도들이다.
도 13 및 도 14을 참조하면, 이 실시예에 따른 전극 영역(ER)은 상기 채널 영역(CR)에 접하는 반도체층(12)을 구비할 수 있다. 상기 반도체층(12)은 상기 채널 영역(CR)과 다른 도전형을 갖는 반도체일 수 있다. 예를 들면, 상기 채널 영역(CR)은 저농도 p형 실리콘일 수 있고, 상기 전극 영역(ER)의 반도체층(12)은 고농도 n형 실리콘일 수 있다. 이때, 상기 채널 영역(CR) 및 상기 반도체층(12)은 단결정 실리콘 또는 다결정의 결정 구조를 가질 수 있다.
도 13에 도시된 것처럼, 상기 비트라인(BL)이 상기 전극 영역들(ER)의 상부에 배치되는 경우, 상술한 것처럼, 상기 비트라인(BL)은 상부 플러그(34)를 통해 상기 전극 영역(ER)의 상부 영역에 접속될 수 있다. 도 14에 도시된 것처럼, 상기 비트라인(BL)이 상기 전극 영역들(ER)의 하부에 배치되는 경우, 상기 비트라인(BL)은 상기 전극 영역(ER)의 하부 영역에 직접 연결될 수 있다. 하지만, 도 10에 도시 된 것처럼, 상기 비트라인(BL)과 상기 전극 영역(ER)은 별도의 하부 플러그(24)를 통해 전기적으로 연결될 수도 있다.
도 15 내지 도 18을 참조하면, 이 실시예에 따른 전극 영역(ER)은, 도 10 및 도 11을 참조하여 설명된 실시예와 유사하게, 상기 채널 영역(CR)에 접하는 반도체층(12) 및 상기 반도체층(12)에 삽입된 플러그 전극(14)을 구비할 수 있다. 상기 플러그 전극(14)은 도 13에 도시된 것처럼 상기 반도체층(12)을 관통하거나 최하부 워드라인(WL)의 상부면보다 낮은 바닥면을 갖도록 삽입될 수 있다.
상기 반도체층(12)은 상기 채널 영역(CR)과 다른 도전형을 갖는 반도체일 수 있다. 예를 들면, 상기 채널 영역(CR)은 저농도 p형 실리콘일 수 있고, 상기 전극 영역(ER)의 반도체층(12)은 고농도 n형 실리콘일 수 있다. 이때, 상기 채널 영역(CR) 및 상기 반도체층(12)은 단결정 실리콘 또는 다결정의 결정 구조를 가질 수 있다. 비록, 상기 전극 영역(ER)의 반도체층(12)이 고농도의 불순물을 포함함으로써 도전성을 가질지라도, 금속에 비해 상대적으로 비저항이 높을 수 있다.
상기 플러그 전극(14)은 상기 반도체층(12)에 비해 상대적으로 낮은 비저항을 갖는 물질들 중의 한가지로 형성될 수 있다. 예를 들면, 상기 플러그 전극(14)은 금속성 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 한가지일 수 있다. 이 경우, 상기 반도체층(12)의 높은 비저항에 따른 동작 속도의 저하 또는 전력 소모의 증가와 같은 기술적 문제를 완화시킬 수 있다.
한편, 상기 반도체층(12)과 상기 플러그 전극(14) 사이의 물질 종류에서의 차이는 이들 사이에 비오믹 접합을 형성할 수 있다. 본 발명의 일 실시예들에 따르 면, 이러한 기술적 문제를 해결하기 위해, 상기 플러그 전극(14)은 오믹 접촉을 위한 물질들(예를 들면, 금속 질화막들)을 포함할 수 있다.
상기 플러그 전극(14)은 상기 반도체층(12)보다 높은 상부면을 가질 수 있다. 이 경우, 도 10을 참조하여 설명된 실시예에서, 상기 상부 비트라인(T.BL)과 상기 전극 영역(ER)을 연결하는 상부 플러그(34)는 상기 플러그 전극(14)과 동일한 공정을 통해 동시에 형성될 수 있다.
한편, 도 16에 도시된 것처럼, 상기 워드라인 구조체들(WLS) 사이에는 절연막(30)이 더 형성되고, 상기 채널 영역들(CR) 및 상기 전극 영역들(ER)은 상기 절연막(30)과 상기 워드라인 구조체(WLS) 사이에 개재될 수 있다. 예를 들면, 상기 채널 영역들(CR) 및 상기 전극 영역들(ER)이 기상 증착 기술을 사용하여 실질적으로 콘포말한 두께로 형성되는 경우, 상기 워드라인 구조체들(WLS) 사이에는 갭 영역이 형성될 수 있으며, 상기 갭 영역은 상기 절연막(30)에 의해 채워질 수 있다. 이 경우, 상기 플러그 전극(14)을 형성하는 단계는 상기 절연막(30)을 패터닝하여 상기 전극 영역(ER)의 내측벽을 노출시키는 홀들(35)을 형성한 후, 도전성 물질로 상기 홀들(35)을 채우는 단계를 포함할 수 있다.
상기 비트라인들(BL)의 적어도 일부는, 도 14, 도 17 및 도 18에 도시된 것처럼, 상기 워드라인 구조체(WLS)의 하부에서 상기 전극 영역들(ER)의 하부 영역에 연결될 수 있다. 이 경우, 상기 비트라인들(BL)은 기판 내에 형성되는 불순물 영역이거나 기판 상에 형성되는 별도의 도전 패턴일 수 있다. 상기 비트라인들(BL)이 상기 반도체층(12)과 다른 물질로 형성될 경우, 상기 비트라인(BL)과 상기 반도체 층(12) 사이에는 오믹 접촉을 위한 박막(예를 들면, 금속 질화막들)이 더 형성될 수 있다.
도 19는 본 발명의 일 실시예에 따른 채널 영역들의 전기적 연결을 설명하기 위한 사시도이다.
도 19를 참조하면, 이 실시예에 따르면, 상기 채널 영역들(CR)은 그 상부에 배치되는 웰-픽업 라인(well pick-up line; 40)에 전기적으로 연결될 수 있다. 이에 따라, 상기 채널 영역들(CR)의 전위는 상기 웰-픽업 라인(40)에 의해 제어될 수 있다. 일 실시예에 따르면, 상기 웰-픽업 라인(40)은 상기 워드라인들(WL)을 가로지르면서 상기 채널 영역들(CR)을 전기적으로 연결한다. 상기 웰-픽업 라인(40)과 상기 전극 영역들(ER) 사이의 전기적 분리를 위해, 이들 사이에는 절연성 물질(45)가 더 개재될 수 있다.
한편, 다른 실시예에 따르면, 도 17에 도시된 것처럼, 상기 채널 영역들(CR)은 기판(또는 기판 내에 형성되는 웰 영역)에 전기적으로 연결될 수 있다. 이 경우, 상기 기판 또는 상기 웰 영역의 전위는 셀 어레이 영역의 소정 영역에 형성되는 별도의 픽업 라인들(미도시)에 의해 제어될 수 있다.
도 20은 본 발명에 따른 실시예들의 일 기술적 측면을 설명하기 위한 단면도이다.
도 20을 참조하면, 상기 기판(Sub)는 셀 어레이 영역(cell array region) 및 주변회로 영역(Peripheral region)을 포함한다.
상기 셀 어레이 영역에는, 도 1 내지 도 19를 참조하여 설명된 메모리 셀 트랜지스터들이 3차원적으로 배열된다. 즉, 상기 셀 어레이 영역은, 상술한 셀 어레이 구조를 구성하는, 상기 워드라인 구조체들(WLS), 상기 활성 반도체 패턴들(ASP), 상기 정보저장막들(ML) 및 상기 비트라인들(BL)을 포함할 수 있다.
상기 주변회로 영역에는, 상기 메모리 셀 트랜지스터들을 동작시키는 기능 회로들(예를 들면, 디코더, 증폭 회로, 센싱 회로 등)이 배치될 수 있으며, 상기 기능 회로들은 도 20에 예시적으로 도시된 것처럼 상기 기판(Sub) 상에 집적되는 주변 트랜지스터(peripheral transistor)를 포함할 수 있다. 상기 주변 트랜지스터는 배선 구조체를 통해 상기 메모리 셀 트랜지스터에 전기적으로 연결될 수 있으며, 상기 배선 구조체는 상기 주변 트랜지스터의 전극들에 접속하는 콘택 플러그(contact plug), 패드(pad), 비아 플러그(via plug) 및 배선(interconnection line)을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 셀 어레이는 상기 주변 회로 영역의 기판(sub) 상부면보다 실질적으로 더 높은 위치에 형성될 수 있다. 예를 들면, 상기 워드라인 구조체들(WLS)의 바닥면은 상기 주변 트랜지스터가 집적되는 기판(Sub)의 상부면보다 높을 수 있다. 아래에서 도 21 내지 도 24를 참조하여 설명할 것처럼, 상기 워드라인 구조체들(WLS)은 상기 기판(Sub) 상에 박막들을 적층한 후, 이를 패터닝하여 형성하기 때문에, 본 발명에 따른 셀 어레이의 수직적 위치는 상기 기판(Sub)의 상부면보다 높다.
이에 더하여, 상기 활성 반도체 패턴들(ASP)은 상기 워드라인 구조체들(WLS)을 형성한 후 이들 사이에 형성되기 때문에, 물질의 종류, 불순물의 농도 및 결정 구조 중의 적어도 하나에서 상기 기판(Sub)과 실질적으로 다를 수 있다.
도 21 내지 도 24는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 21을 참조하면, 기판 상에 절연막들(50) 및 도전막들(60)을 차례로 그리고 교대로 적층한다. 상기 절연막들(50) 및 도전막들(60)은 기상증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 상기 절연막들(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 저유전막들(low-k dielectrics) 중의 적어도 한가지를 포함할 수 있다. 상기 도전막들(60)은 상기 워드라인들(WL)로 사용될 박막들로서, 불순물들이 고농도로 포함된 다결정 실리콘, 금속막들, 금속 실리사이드들 및 금속 질화막들 중의 적어도 한가지를 포함할 수 있다.
상기 도전막들(60)의 상부에, 상기 절연막들(50) 및 상기 도전막들(60)에 대해 식각 선택성을 갖는 마스크 패턴들(70)을 형성한다. 일 실시예에 따르면, 상기 마스크 패턴(70)은 포토레지스트 패턴일 수 있으며, 도시된 것처럼 라인 형태 또는 스트라이프 형태를 갖도록 형성될 수 있다.
도 22를 참조하면, 상기 마스크 패턴(70)을 식각 마스크로 사용하여 상기 절연막들(50) 및 상기 도전막들(60)을 패터닝하여, 상기 워드라인들(WL)의 모양을 정의하는 라인 형태의 개구부들(55)을 형성한다. 즉, 상기 워드라인들(WL)의 측벽들은 상기 개구부(55)를 통해 노출되며, 인접하는 두 개구부들(55) 사이에서 차례로 적층된 상기 워드라인들(WL)은 상술한 워드라인 구조체(WLS)를 구성한다. 이후, 상기 마스크 패턴(70)을 제거한다.
한편, 본 발명의 변형될 실시예에 따르면, 상기 절연막들(50) 및 도전막들(60)을 차례로 그리고 교대로 적층하는 단계 및 상기 개구부(55) 형성을 위한 패터닝 단계는 교대로 적어도 2회 반복적으로 실시될 수 있다.
도 23을 참조하면, 상기 개구부(55) 내에 정보저장막(ML) 및 반도체막(80)을 차례로 형성한다. 일 실시예에 따르면, 상기 정보저장막(ML)은 전하저장막을 포함할 수 있다. 예를 들면, 상기 정보저장막(ML)은 실리콘 질화막을 포함할 수 있으며, 실리콘 산화막 및 고유전막들 중의 적어도 하나를 더 포함할 수 있다.
상기 반도체막(80)은 제 1 도전형의 불순물을 저농도로 포함하는 반도체 물질일 수 있다. 일 실시예에 따르면, 상기 반도체막(80)은 화학기상증착 기술을 사용하여 형성되는 저농도 p형 실리콘막일 수 있다. 다른 실시예에 따르면, 상기 반도체막(80)은 상기 기판을 씨드층으로 사용하여 성장되는 에피택시얼막일 수 있다. 이 경우, 상기 기판을 씨드층으로 사용할 수 있도록, 상기 반도체막(80)을 형성하기 전에, 상기 개구부(55)의 바닥에서 상기 정보저장막(ML)을 식각하여 상기 기판의 상부면을 노출시키는 단계가 더 실시될 수 있다. 이에 더하여, 도 5, 도 7, 도 8을 참조하여 설명된 것처럼 상기 전극 영역들(ER)이 그 하부에 배치된 비트라인들(BL)과 전기적으로 연결되는 실시예들의 경우, 그러한 전기적 연결을 위해, 상기 정보저장막(ML)은 상기 개구부(55)의 바닥에서 더 식각될 수 있다.
이후, 노드 분리를 위한, 상기 반도체막(80) 및 상기 정보저장막(ML)의 전면 식각 공정이 더 실시될 수 있다. 이 경우, 상기 반도체막(80)은 도시된 것처럼 상기 워드라인 구조체들(WLS) 사이에서 수평적으로 분리된다. 상기 전면 식각 공정 은 상기 절연막(50)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 화학적-기계적 연마의 단계를 포함할 수 있다.
도 24를 참조하면, 상기 반도체막(80)을 패터닝하여, 2차원적으로 배열되는 홀들(85)을 형성한다. 상기 홀들(85)은 그 바닥면이 상기 워드라인 구조체(WLS)를 구성하는 최하부의 워드라인(WL)에 인접하도록 깊은 깊이로 형성될 수 있다. 이후, 상기 홀들(85)을 통해 노출되는 상기 반도체막(80)의 내벽에 제 2 도전형의 불순물들을 고농도로 주입 또는 확산시킴으로써, 상기 홀들(85) 주변의 반도체막(80)에 상기 제 2 도전형의 반도체층들(12)을 형성한다.
이어서, 상기 홀들(85)을 채우는 도전성 물질을 형성한 후, 노드 분리 공정을 실시함으로써, 도시한 것처럼, 상기 반도체막들(80)에 접속하는 상기 플러그 전극들(14)을 형성한다. 상기 플러그 전극들(14)은 금속성 물질들, 금속 실리사이드들, 금속 질화물들 중의 적어도 한가지일 수 있으며, 상술한 오믹 접촉을 위한 베리어 금속막들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 플러그 전극들(14)을 형성한 후, 또는 상기 도전막들(60)을 형성하기 전에, 상기 전극 영역들(ER)과의 전기적 연결을 위한 비트라인들을 형성하는 단계가 더 실시될 수 있다.
본 발명의 변형된 실시예에 따르면, 도 23에 도시된 것과 달리, 상기 반도체막(80)은 실질적으로 콘포말하게 형성될 수 있으며, 그 두께는 상기 워드라인 구조체들(WLS) 사이의 간격의 절반보다 작을 수 있다. 이 경우, 인접하는 한 쌍의 워드라인 구조체들(WLS) 사이에는 상기 반도체막(80)에 의해 채워지지 않는 갭 영역 들이 형성될 수 있다. 이러한 변형될 실시예들에 따르면, 상기 갭 영역들은 도 16을 참조하여 설명된 실시예에서와 같이 절연성 물질(30)로 채워질 수 있다. 이에 더하여, 상기 절연성 물질을 형성하기 전 또는 후에 상기 갭 영역의 내측벽을 노출시키는 홀들을 형성한 후, 상기 전극 영역들(ER)의 형성을 위한 이온 주입 공정 또는 이온 확산 공정을 실시할 수 있다.
도 25 및 도 26는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 사시도 및 평면도이다. 도 27을 본 발명에 따른 메모리 셀 트랜지스터의 프로그램 방법을 예시적으로 보여주는 표이다.
도 25 및 도 26을 참조하면, 워드라인들 중의 하나(예를 들면, WL21)에 문턱 전압 이상의 전압을 인가하면, 이에 인접하는 채널 영역(CR)의 일 측벽에는 반전 영역(IR)이 형성될 수 있다. 이때, 인접하는 두 전극 영역들(ER1, ER2)에 서로 다른 전압들을 인가할 경우, 도 4를 참조하여 설명하였던 것처럼, 이들은 상기 반전 영역(IR)을 통해 전기적으로 연결될 수 있다.
한편, 상기 전극 영역들(ER1, ER2) 중의 하나(예를 들면, ER2)와 상기 선택된 워드라인(WL21)에 인가되는 전압들 사이의 차이가 문턱 전압(Vth)보다 작을 경우, 해당 메모리 셀 트랜지스터의 채널 영역은 핀치-오프된다. 도 4를 참조하여 설명한 것처럼, 핀치-오프 영역에서의 전하들은 큰 운동 에너지를 갖게 되어 해당 정보저장막(ML2)의 선택된 전극 영역(ER2)에 인접하는 메모리 영역(MR3)에 국소적으로 주입될 수 있다. 본 발명의 일 실시예들에 따른 메모리 장치의 셀 트랜지스터들 을 프로그램하는 방법은 이러한 핫-케리어 주입(hot carrier injection)을 이용한다.
이에 더하여, 상기 전극 영역들(ER1, ER2)에 인가되는 전압들이 바뀔 경우, 상기 핀치-오프 영역이 형성되는 위치 역시 바뀌기 때문에, 새롭게 선택된 전극 영역(즉, ER1)에 인접하는 메모리 영역(MR4)에 국소적으로 주입될 수 있다. 결과적으로, 이러한 프로그램 방법에 따르면, 상기 선택된 워드라인(WL21)과 선택된 채널 영역(CR) 사이에 개재되는 하나의 정보저장막(ML2)에는 두개의 비트들이 저장될 수 있다. 상기 선택된 채널 영역(CR)에 인접하는 다른 워드라인(WL11)이 선택될 경우, 이에 인접하는 다른 정보 저장막(ML1)에는, 동일하게, 두개의 비트들이 저장될 수 있다. 결과적으로, 본 발명의 실시예들에 따르면, 한 쌍의 인접하는 워드라인들 사이에 개재되는 하나의 채널 영역(CR)은 네개의 비트들을 저장하기 위한 프로그램 과정들에서 공통으로 사용될 수 있다.
한편, 소정의 프로그램 단계에서, 의도되지 않은 프로그램을 방지하기 위해, 선택된 워드라인(WL21)에 인접하는 다른 워드라인들(WL11, WL12, WL22)은 도 27에 도시된 것처럼 상기 문턱 전압(Vth)보다 낮은 전압(예를 들면, 접지 전압)에 연결되거나 플로팅될 수 있다.
도 28 및 도 29는 상술한 4 비트-프로그래밍을 위한 비트라인 선택 방법들을 예시적으로 보여주는 회로도들이다. 하지만, 이들은 본 발명의 기술적 사상을 예시적으로 보여주기 위해 보여질 뿐, 인가 전압 및 동작 방법 등은 다양하게 변형 되어 실시될 수 있다.
도 28을 참조하면, 소정의 선택 라인(Sel.Line)에 해당 선택 트랜지스터를 턴온시킬 수 있는 게이트 전압(Vg)를 인가하고, 다른 선택 라인들에는 접지 전압을 인가한다. 이에 더하여, 상기 인접하는 두 비트라인들(BL)에 각각 소오스 전압(Vs) 및 드레인 전압(Vd)을 인가하고 다른 비트라인들(BL)에는 접지 전압(GND)을 인가한다. 상기 소오스 및 드레인 전압들(Vs, Vd)은 상술한 핀치 오프 현상을 유발할 수 있도록 선택될 수 있다. 이 경우, 도시된 것처럼, 한 쌍의 인접하는 전극 영역들(ER)이 선택될 수 있으며, 그 각각에는 상기 소오스 및 드레인 전압들(Vs, Vd)이 인가될 수 있다.
도 29를 참조하면, 한쌍의 인접하는 상부 선택 라인들(예를 들면, T.BL2, T.BL3)에 각각 소오스 전압(Vs) 및 드레인 전압(Vd)을 인가하고, 다른 상부 선택 라인들(T.BL1, T.BL4) 및 상기 하부 선택 라인들(B.BL)에는 접지 전압(GND)을 인가한다. 이 경우, 선택된 상부 선택 라인들(T.BL2, T.BL3)에 접속하는 전극 영역들(ER)에 선택적으로 상기 소오스 및 드레인 전압들(Vs, Vd)이 인가될 수 있다. 이때, 상기 워드라인들 중의 하나에 프로그램 전압(Vpgm)이 인가될 경우, 선택된 워드라인(WL) 및 선택된 전극 영역들(ER)에 공통적으로 인접하는 하나의 메모리 셀 만이 프로그램될 수 있다.
도 30 및 도 31은 본 발명의 일 실시예에 따른 메모리 반도체 장치의 읽기 동작 및 소거 동작을 설명하기 위한 표들이다. 하지만, 이 표들은 일 실시예를 예 시적으로 설명하기 위해 제공될 뿐, 인가 전압 등은 다양하게 변형되어 실시될 수 있다.
도 30을 참조하면, 상술한 프로그램 방법에 따르면, 상기 선택된 워드라인과 선택된 채널 영역(CR) 사이에 개재되는 하나의 정보저장막은 두개의 비트들을 저장할 수 있는 구별되는 제 1 및 제 2 메모리 영역들(MR1, MR2)을 포함한다. 이 실시예에 따른 읽기 동작은 상기 제 1 및 제 2 메모리 영역들(MR1, MR2)에 각각 저장된 전하의 양에 의한 해당 메모리 셀 트랜지스터를 경유하는 전류의 변화를 센싱하는 단계를 포함한다. 이를 위해, 선택된 워드라인에는 읽기 전압을 인가하고, 선택되지 않은 워드라인들에는 접지 전압을 인가한다. 또한, 선택된 메모리 셀 트랜지스터의 전극 영역들(ER1, ER2)에는, 각각, 접지 전압(GND) 및 대략 1볼트 이하의 드레인 전압(Vd)을 인가한다. 프로그램 단계에서와 유사하게, 상기 전극 영역들(ER1, ER2)에 인가되는 전압들은 상기 제 1 메모리 영역에 저장된 정보를 읽는 단계와 상기 제 2 메모리 영역에 저장된 정보를 읽는 단계 동안 바뀔 수 있다.
도 31을 참조하면, 이 실시예에 따른 소거 동작은 상기 워드라인들(WL)과 상기 채널 영역(CR) 사이에 파울로-노던하임 터널링을 유발할 수 있는 전위 차이를 생성하여 상기 메모리 영역들(MR1, MR2)에 주입된 전하들을 배출하는 단계를 포함할 수 있다. 이를 위해, 선택된 블록 내의 모든 워드라인들(WL)에는 접지 전압을 인가하고, 선택된 블록 내의 모든 채널 영역들(CR)에는 소거 전압(Vers)을 인가하고, 선택된 블록 내의 모든 전극 영역들(ER)은 부유 상태로 만든다. 이 경우, 선택 된 블록 내의 모든 메모리 셀들은 실질적으로 동시에 소거될 수 있다. 변형된 실시예에 따르면, 상기 선택된 블록 내의 모든 전극 영역들(ER)에 상기 소거 전압(Vers)을 인가하는 방법이 채택될 수도 있다.
도 32 내지 도 39는 본 발명의 변형된 실시예들에 따른 메모리 반도체 장치의 셀 어레이를 설명하기 위한 회로도들 및 사시도들이다. 비트라인들 또는 워드라인들 사이의 전기적 분리와 관련된 기술적 특징을 제외하면, 이러한 변형된 실시예들에 따른 메모리 반도체 장치들의 셀 어레이들은 앞서 설명된 실시예들에서의 그것들과 유사하다. 따라서, 설명의 간결함을 위해, 상술한 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략할 수 있다. 이에 더하여, 본 발명의 변형된 실시예들에 따른 메모리 반도체 장치의 셀 어레이는 서로 다른 높이들(levels)에 배치되는 복수의 워드라인들(WL)을 포함할 수 있다. 하지만, 도면에서의 복잡함을 피하기 위해, 도 32, 도 34 및 도 37은 하나의 높이에 형성되는 워드라인들 및 메모리 셀들 만을 예시적으로 도시한다.
도 32 및 도 33은 본 발명에 따른 메모리 반도체 장치의 셀 어레이의 변형된 제 1 실시예를 설명하기 위한 회로도 및 사시도이고, 도 34 및 도 35은 변형된 제 2 실시예를 설명하기 위한 회로도 및 사시도이고, 도 36은 변형된 제 3 실시예를 설명하기 위한 사시도이고, 도 37 및 도 38은 변형된 제 4 실시예를 설명하기 위한 회로도 및 사시도이고, 도 39은 변형된 제 5 실시예를 설명하기 위한 사시도 이다.
도 32, 33 및 37-39를 참조하면, 워드라인들(WL) 사이에 배치되는 활성 반도체 패턴들(ASP)은 서로 분리되고, 활성 반도체 패턴들(ASP) 각각은 하나의 채널 영역(CR) 및 그 양측에 배치되는 전극 영역들(ER)을 포함한다. 즉, 소정의 워드라인(WL)에 접속하는 하나의 메모리 셀 트랜지스터의 전극 영역(ER)은 동일한 워드라인에 접속하는 인접하는 메모리 셀 트랜지스터의 전극 영역(ER)으로부터 이격되고, 이격된 두 전극 영역들(ER) 사이에는 도 33, 38 및 39에 도시된 것처럼 소자분리막 패턴(90)이 개재될 수 있다.
결과적으로, 이 실시예들에 따르면, 인접하는 두 워드라인들(WL) 사이에 배치되는 인접하는 두 메모리 셀 트랜지스터들은 전기적으로 분리된 비트라인들(또는 전극 영역들(ER))에 접속될 수 있다. 즉, 하나의 전극 영역(ER)(또는 비트라인)은 인접하는 두 메모리 셀 트랜지스터에 의해 공유되지 않는다.
도 2를 참조하여 설명된 실시예의 경우, 하나의 전극 영역(ER)(또는 비트라인)은 인접하는 두 메모리 셀 트랜지스터에 의해 공유되기 때문에, 하나의 워드라인(WL)에 공통으로 연결되는 인접하는 두 메모리 셀 트랜지스터들을 독립적으로 동작시키기 어려웠다. 하지만, 이 실시예들에 따르면, 인접하는 두 메모리 셀 트랜지스터들에 접속하는 비트라인들은 전기적으로 서로 분리되기 때문에, 하나의 워드라인(WL)에 공통으로 연결되는 메모리 셀 트랜지스터들은 독립적으로 동작될 수 있다.
이 경우, 하나의 워드라인(이하, 선택 워드라인)에 접속하는 복수의 메모리 셀 트랜지스터들을 한번에 프로그램할 수 있다. 예를 들면, 상기 선택 워드라인에 프로그램 게이트 전압을 인가할 경우, 이에 접속하는 복수의 메모리 셀 트랜지스터들은 그것들의 전극 영역들(ER)에 인가되는 전압들에 따라 선택적으로 프로그램될 수 있다. 이때, 상술한 실시예에 따르면, 메모리 셀 트랜지스터들에 접속하는 전극 영역들의 전위들은 독립적으로 제어될 수 있기 때문에, 복수의 메모리 셀 트랜지스터들의 상술한 동시적 프로그래밍이 구현될 수 있다.
도 34, 35, 37 및 38을 참조하면, 인접하는 두 활성 반도체 패턴들(ASP) 사이에는, 게이트 분리 절연막(95)에 의해 수평적으로 분리된 워드라인들(WL)이 배치된다. 이에 따라, 워드라인들(WL) 사이에 배치되는 두 활성 반도체 패턴들(ASP)은 서로 다른 워드라인들(WL)에 의해 제어될 수 있다.
도 2를 참조하여 설명된 실시예의 경우, 하나의 워드라인이 이에 인접하는 두 활성 반도체 패턴들(ASP)의 전위를 제어하는 공통 게이트 전극으로 사용되기 때문에, 하나의 워드라인(이하, 선택 워드라인)의 일 측에 배치되는 메모리 셀들을 동작시키기 위한 게이트 전압은 상기 선택 워드라인의 타 측에 배치되는 메모리 셀들에도 동시에 인가될 수 있다. 하지만, 이 실시예에 따르면, 인접하는 두 활성 반도체 패턴들(ASP)의 전위는 분리된 워드라인들(WL)에 의해 제어될 수 있기 때문에, 이 실시예에 따른 메모리 반도체 장치는 도 2의 실시예의 그것에 비해 개선된 데이터 교란(data disturbance) 특성을 가질 수 있다.
한편, 도 36 및 도 39에 도시된 변형된 제 3 실시예 및 변형된 제 5 실시예에 따르면, 도 35를 참조하여 설명된 실시예와 유사하게, 인접하는 두 활성 반도체 패턴들(ASP) 사이에는, 게이트 분리 절연막(95)에 의해 수평적으로 분리된 워드라인들(WL)이 배치된다. 하지만, 이 실시예들에 따르면, 정보저장막(ML)은 활성 반도체 패턴(ASP)과 워드라인들(WL) 사이로부터 워드라인(WL)의 상부면 및 하부면으로 연장됨으로써, [U]자형의 단면을 가질 수 있다. 상기 정보저장막(ML)이 상기 워드라인들(WL) 사이에 개재되는 유전막들(dielectric)의 측벽을 덮지 않고, 상기 유전막들(dielectric)과 상기 워드라인들(WL) 사이에 개재된다. 도 36 및 도 39에 도시된 메모리 반도체 장치들은 도 44 내지 도 53을 참조하여 설명되는 제조 방법을 통해 제작될 수 있다.
도 40 및 도 41은 본 발명의 변형된 제 1 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 21 내지 도 23을 참조하여 설명된 제조 방법은 이 실시예를 위해 동일하게 사용될 수 있다. 또한, 여기에서 설명되는 제조 방법은 도 38 및 도 39를 참조하여 설명된 제 4 및 제 5 실시예들에 따른 메모리 반도체 장치들을 제조하기 위해 사용될 수 있다.
도 23 내지 도 40을 참조하면, 상기 워드라인들(WL)을 가로지르는 마스크 패턴(도시하지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체막(80)을 선택적으로 식각하여 상기 채널 반도체 패턴들(CR)을 형성한다. 이에 따라, 상기 채널 반도체 패턴들(CR) 사이 및 상기 워드라인들(WL) 사이에서는, 상기 정보저장막(ML)의 측벽을 노출시키는 트렌치들(155)이 형성될 수 있다.
도 41을 참조하면, 상기 트렌치(155)를 채우는 전극 반도체막을 형성한다. 상기 전극 반도체막은 상기 채널 반도체 패턴들(CR)과 다른 도전형이면서 더 높은 불순물 농도를 갖는 반도체 물질로 형성될 수 있다. 상기 전극 반도체막은 화학 기상증착 기술을 사용하여 형성되거나 상기 채널 반도체 패턴(CR)의 노출된 측벽을 씨드층으로 사용하는 에피택시얼 기술을 통해 형성될 수 있다.
이후, 상기 전극 반도체막을 패터닝하여 분리된 전극 반도체 패턴들(ER)을 형성한 후, 상기 분리된 전극 반도체 패턴들(ER) 사이에 이들을 전기적으로 분리시키는 소자분리막 패턴들(90)을 형성한다. 도시된 것처럼, 상기 전극 반도체 패턴들(ER) 내에는 비트라인들과의 전기적 연결을 위한 플러그 전극들(14)이 더 형성될 수 있다.
한편, 변형된 실시예에 따르면, 상기 트렌치(155) 형성을 위한 식각 공정 동안, 상기 정보저장막(ML)이 식각되어, 상기 워드라인들(WL)의 측벽들이 노출될 수도 있다. 이 경우, 상기 전극 반도체막을 형성하기 전에 상기 워드라인들(WL)의 측벽에 절연성 박막을 형성하는 단계가 더 실시될 수 있다. 또한, 상기 정보저장막(ML)이 잔존하는 경우에서도, 상기 절연성 박막이 더 형성될 수 있다. 상기 전극 영역들(ER)은 상기 워드라인들(WL)에 의해 그 전위에 제어될 필요가 없기 때문에, 상기 절연성 박막은 워드라인(WL)과 전극 영역(ER) 사이의 절연 파괴를 예방할 수 있는 두께로 형성될 수 있다.
또다른 변형된 실시예에 따르면, 상기 전극 및 채널 반도체 패턴들(ER, CR)은 도 21 내지 도 24를 참조하여 설명된 제조 방법을 사용하여 형성될 수 있다. 이 경우, 상기 소자분리막 패턴들(90)을 형성하는 단계는 하나의 전극 반도체 패턴들(ER)을 두개의 전극 반도체 패턴들(ER)로 분리하는 트렌치를 형성한 후, 이를 채 우는 절연막을 형성하는 단계를 포함할 수 있다.
도 42 및 도 43은 본 발명의 변형된 제 2 및 제 4 실시예들에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 앞서 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략한다.
이 실시예에 따르면, 워드라인들을 형성하는 단계는 워드라인 구조체를 구성하는 도전막들(60)을 서로 다른 두번의 패터닝 단계들을 포함할 수 있다. 그 하나는 도 42에 도시된 것처럼, 활성 반도체 패턴들(ASP)을 형성하기 위해 상기 도전막들(60)을 패터닝하는 단계이고, 다른 하나는 도 43에 도시된 것처럼 활성 반도체 패턴들(ASP) 사이의 도전막들(60)을 분리하여 워드라인들(WL)을 정의하는 워드라인 분리 영역(66)을 형성하기 위한 패터닝 단계일 수 있다. 이후, 상기 워드라인 분리 영역(66)을 채우는 게이트 분리 절연막(95)을 형성한다. 이 경우, 도 38에 도시된 메모리 반도체 장치의 셀 어레이가 형성될 수 있다.
일 실시예에 따르면, 도시된 것처럼, 상기 워드라인 분리 영역(66)을 형성하기 위한 패터닝 단계는 상기 활성 반도체 패턴들(ASP)이 형성될 영역을 정의하기 위한 패터닝 단계 이후에 실시될 수 있다.
한편, 다른 실시예에 따르면, 상기 활성 반도체 패턴들(ASP)을 위한 영역을 정의하는 패터닝 단계가 상기 워드라인 분리 영역(66)을 형성하기 위한 패터닝 단계 이후에 실시될 수 있다. 이 경우, 상기 워드라인 분리 영역(66)은 도 40을 참조하여 설명된 트렌치들(155)을 형성하기 위한 패터닝 단계 또는 도 41을 참조하여 설명된 소자분리막 패턴들(90)을 형성하기 위한 패터닝 단계를 이용하여 형성될 수 있다.
또다른 실시예에 따르면, 상기 활성 반도체 패턴들(ASP)을 위한 영역 및 상기 워드라인 분리 영역(66)은 동시에 형성될 수 있다. 이 경우, 상기 활성 반도체 패턴들(ASP)이 상기 워드라인 분리 영역(66)에도 형성될 수 있지만, 도 40을 참조하여 설명된 트렌치들(155)을 형성하기 위한 패터닝 단계 또는 도 41을 참조하여 설명된 소자분리막 패턴들(90)을 형성하기 위한 패터닝 단계 동안, 상기 워드라인 분리 영역(66)에 형성된 상기 활성 반도체 패턴들(ASP)은 제거될 수 있다.
도 44 내지 도 53는 본 발명의 변형된 제 3 및 제 5 실시예들에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 44 및 도 45를 참조하면, 반도체기판(100) 상에 희생막들(SC1, SC2, SC3, SC4, SC5, SC6) 및 게이트 층간절연막들(51, 52, 53, 54, 55, 56)을 교대로 형성한다. 상기 희생막들(SC1~SC6)은 희생막 구조체(SC)를 구성하며, 게이트 층간절연막들(51~56)에 의해 서로 이격되면서 적층된다. 상기 희생막들(SC1~SC6) 사이에 개재되는 상기 게이트 층간절연막들(51~56)은 게이트 층간절연 구조체(50)를 구성한다. 최하부의 희생막(SC1)과 상기 반도체기판(100) 사이에는 버퍼막(110) 또는 도 28을 참조하여 설명된 선택 트랜지스터들이 더 형성될 수 있다. 상기 선택 트랜지스터들이 더 형성되는 경우, 상기 최하부의 희생막(SC1)과 상기 반도체기판(100) 사이의 이격 거리는 도시된 것보다 더 클 수 있다.
상기 게이트 층간절연막(51~56)은 공지된 절연성 물질들 중의 적어도 한가지가 사용될 수 있다. 예를 들면, 상기 게이트 층간절연막(51~56)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있다. 상기 희생막들(SC1~SC6)은 상기 게이트층간절연막들(51~56)의 식각을 최소화하면서 선택적으로 제거될 수 있는 물질들로 형성된다.
이어서, 도 45에 도시된 것처럼, 상기 게이트 층간절연 구조체(50) 및 상기 희생막 구조체(SC)를 패터닝하여 상기 반도체기판(100)의 상부면을 노출시키는 개구부들(55)을 형성한다. 이 실시예에 따르면, 상기 개구부들(55) 각각은 라인 형태로 형성될 수 있지만, 홀 형태로 형성될 수도 있다.
도 46을 참조하면, 상기 개구부(55)을 채우는 반도체막(80)을 형성한다. 상기 반도체막(80)은 이후 설명될 것처럼 상기 개구부들(55)을 가로지르는 방향으로 패터닝됨으로써, 메모리 셀 트랜지스터들을 구성하는 활성 반도체 패턴(ASP)으로 사용될 수 있다. 일 실시예에 따르면, 상기 반도체막(80)은 에피택시얼 기술 또는 화학기상증착 기술을 사용하여 형성될 수 있다.
변형된 실시예에 따르면, 상기 반도체막(80)은 화학적 기상 증착 기술을 사용하여 상기 개구부(55)의 내측벽을 콘포말하게 덮도록 형성될 수 있다. 이 경우, 상기 개구부(55) 내부의 나머지 공간은 절연성 물질(예를 들면, 실리콘 산화막, 실리콘 질화막 또는 공기)로 채워질 수 있다.
도 47을 참조하면, 상기 게이트 층간절연 구조체(50) 및 상기 희생막 구조체(SC)를 다시 패터닝하여, 상기 개구부들(55) 사이에서 상기 반도체기판(100) 또는 상기 버퍼막(110)의 상부면을 노출시키는 예비 워드라인 분리 영역(66')을 형성한다. 즉, 상기 예비 워드라인 분리 영역(66')은 상기 인접하는 반도체막들(80) 사 이에 형성되며, 바람직하게는 이들의 중앙에 형성된다. 그 결과, 상기 게이트 층간절연막(51~56) 및 상기 희생막들(SC1~SC6)의 측벽들이 상기 예비 워드라인 분리 영역(66')에 의해 노출된다.
상기 예비 워드라인 분리 영역(66')을 형성하는 단계는 상술한 개구부(55) 형성을 위한 식각 방법이 동일하게 이용할 수 있다. 이때, 상기 버퍼막(110)은 식각 정지막으로 사용되어, 상기 반도체기판(100)이 과도하게 리세스되는 것을 방지할 수 있다.
도 48을 참조하면, 상기 예비 워드라인 분리 영역(66')에 의해 노출된 상기 희생막들(SC1~SC6)을 제거한다. 그 결과, 도시된 것처럼, 상기 게이트 층간절연막들(51~56) 사이에는 상기 반도체막(80)의 측벽을 노출시키는 게이트 영역들(67)이 형성된다. 일 실시예에 따르면, 상기 희생막들(SC1~SC6)을 제거하는 동안, 도시된 것처럼 상기 버퍼막(110)이 제거될 수도 있다. 변형된 실시예에 따르면, 상기 버퍼막(110)은 제거되지 않고 잔존할 수 있다.
상기 희생막들(SC1~SC6)을 제거하는 단계는 상기 게이트 층간절연막들(51~56), 상기 반도체기판(100) 및 상기 반도체막(80)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시될 수 있다. 또한, 상기 희생막들(SC1~SC6)을 제거하는 단계는 건식 또는 습식의 방법으로 실시될 수 있지만, 등방성 식각의 방법을 사용하는 것이 바람직하다.
도 49을 참조하면, 상기 게이트 영역들(67)이 형성된 결과물 상에 정보저정막(ML)을 형성한다. 상기 정보저장막(ML)은 블록킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 이 실시예에 따르면, 상기 터널 절연막은 적어도 상기 게이트 영역(67)을 통해 노출되는 상기 반도체막(80)의 측벽을 덮도록 형성되고, 상기 전하저장막 및 상기 블록킹 절연막은 상기 터널 절연막이 형성된 결과물을 콘포말하게 덮도록 형성될 수 있다.
이 실시예에 따르면, 상술한 것처럼, 상기 반도체막(80)의 측벽이 상기 게이트 영역들(67)을 통해 노출되기 때문에, 상기 반도체막(80)의 노출된 표면에 열산화막을 직접 형성할 수 있다. 이 실시예에 따른 상기 터널 절연막은 이러한 방법을 통해 형성되는 열산화막일 수 있으며, 앞선 공정 단계들에 의해 초래되었을 수 있는 상기 반도체막(80)의 표면 손상은 상기 열산화막 형성 공정 동안 치유될 수 있다.
상기 전하 저장막 및 상기 블록킹 절연막은 우수한 단차 도포성을 제공하는 박막 형성 방법(예를 들면, 화학기상증착 또는 원자층 증착 기술들)을 사용하여 형성될 수 있으며, 이를 형성하는 방법 및 형성되는 박막의 종류는 공지된 문헌들에 개시된 기술들을 사용하여 또는 변형하여 적용될 수 있다.
도 50을 참조하면, 상기 정보저장막(ML)이 형성된 결과물 상에, 상기 예비 워드라인 분리 영역(66') 및 상기 게이트 영역(67)을 채우는 게이트 도전막(60)을 형성한다. 상기 게이트 도전막(60)은 마찬가지로 우수한 단차 도포성을 제공하는 박막 형성 기술들 중의 적어도 한가지를 사용하여 형성될 수 있으며, 다결정 실리콘막, 실리사이드막들 및 금속막들 중의 적어도 한가지일 수 있다.
도 51 및 도 52를 참조하면, 상기 게이트 도전막(60)을 패터닝하여, 전기적 으로 분리된 워드라인들(WL)을 정의하는 워드라인 분리 영역(66)을 형성한다. 이때, 앞선 실시예에서와 동일하게, 상기 워드라인들(WL)은 워드라인 구조체를 구성하면서, 그 각각은 상기 게이트 층간절연막들(51~56)에 의해 수직적으로 분리된다. 이후, 도 52에 도시된 것처럼, 상기 워드라인 분리 영역(66)을 채우는 게이트 분리 절연막(95)을 형성한다.
상기 워드라인 분리 영역(66)을 형성하는 단계는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 게이트 도전막(60)을 이방성 식각하는 단계를 포함할 수 있다. 이 경우, 상기 워드라인들(WL)의 전기적 분리를 위해, 상기 포토레지스트 패턴은 상기 예비 워드라인 분리 영역(66')보다 넓은 영역을 노출시키도록 형성될 수 있다.
다른 실시예에 따르면, 상기 워드라인 구조체를 형성하는 단계는 상기 정보저장막(ML) 또는 상기 게이트 층간절연 구조체(50)의 최상부층(56)을 식각 마스크로 사용하여 상기 게이트 도전막(60)을 이방성 식각하는 단계를 포함할 수 있다. 이때, 상기 워드라인들(WL)의 전기적 분리를 위해, 상기 이방성 식각의 단계 이후, 상기 워드라인 분리 영역(66)에 의해 노출되는 워드라인(WL)의 측벽을 등방성 식각하는 단계를 더 포함할 수 있다. 또다른 실시예에 따르면, 상기 워드라인 분리 영역(66)에서 노출되는, 상기 게이트 층간절연막들(50)의 측벽 상의 상기 정보저장막(ML)이 더 제거될 수 있다.
도 53을 참조하면, 상기 반도체막(80)을 패터닝하여 복수의 채널 반도체 패턴들(CR)로 분리하는 트렌치들(155)을 형성한다. 상기 트렌치들(155)을 형성하는 단계는 상기 워드라인들(WL)을 가로지르는 마스크 패턴들을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체막(80)을 이방성 식각하는 단계를 포함할 수 있다. 이후, 반도체막(도시하지 않음)을 상기 트렌치(155) 내에 형성한다. 이 경우, 상기 반도체막은 도 36에 도시된 전극 반도체 패턴(ER)으로 사용될 수 있으며, 도 36에 도시된 메모리 반도체 장치의 셀 어레이가 완성될 수 있다.
한편, 변형된 실시예에 따르면, 도 40 및 도 41을 참조하여 설명된 제조 방법을 이용하여 전극 반도체 패턴들(ER)을 형성할 수 있다. 이 경우, 상기 트렌치들(155) 각각은, 그 내부가 두개의 전극 반도체 패턴들(ER) 및 하나의 소자분리막 패턴(90)으로 채워질 수 있는 폭을 갖도록 형성될 수 있다. 도 40 및 도 41을 참조하여 설명된 제조 방법이 도 53을 참조하여 설명된 과정 이후에 적용될 경우, 도 39에 도시된 메모리 반도체 장치의 셀 어레이기 형성될 수 있다.
도 54는 본 발명의 일 실시예에 따른 메모리 반도체 장치의 셀 어레이 구조를 예시적으로 도시하는 도면이고, 도 55는 본 발명의 일 실시예에 따른 메모리 반도체 장치의 셀 어레이 구조를 예시적으로 도시하는 사시도이다.
도 54 및 도 55를 참조하면, 메모리 반도체 장치의 셀 어레이는 적어도 하나의 메모리 블록(MMBL)을 포함한다. 상기 메모리 블록(MMBL)은 3차원적으로 배열된 메모리 셀 트랜지스터들을 포함할 수 있으며, 도 2를 참조하여 설명된, 복수개의 워드라인 구조체들, 이들 사이에 개재되는 복수의 활성 반도체 패턴들(ASP), 그리고 상기 워드라인 구조체들(WLS)과 상기 활성 반도체 패턴들(ASP) 사이에 개재되는 정보저장막(ML)을 포함할 수 있다. 상기 워드라인 구조체들(WLS) 각각은, 도 1 내지 도 53을 참조하여 설명된 것처럼, 서로 다른 높이들(levels)에 배치되는 복수의 워드라인들(WL) 및 이들 사이에 개재되는 유전막들(dielectric)을 포함할 수 있으며, 상기 활성 반도체 패턴들(ASP) 각각은 복수의 전극 영역들(ER) 및 복수의 채널 영역들(CR)을 포함할 수 있다.
상기 메모리 블록(MMBL)의 하부에는, 도 55에 도시된 것처럼, 선택 트랜지스터 영역(STR)이 배치될 수 있으며, 상기 선택 트랜지스터 영역(STR)에는 도 5 내지 도 7을 참조하여 설명된 실시예들에서의 선택 트랜지스터들(Sel.TRs)이 배치될 수 있다. 즉, 상기 선택 트랜지스터들(Sel.TRs)은 상기 선택 트랜지스터들의 게이트 전극들을 연결하는 복수의 선택 라인들(Sel.Line) 및 이들을 가로지르는 비트라인들(BL)을 포함할 수 있다.
이 실시예에 따르면, 상기 메모리 블록(MMBL) 또는 상기 선택 트랜지스터 영역(STR)의 주변에는 상기 선택라인들(Sel.Line)을 제어하도록 구성되는 선택라인 MUX 회로(Sel.Line MUX) 및 상기 비트라인들(BL)을 제어하도록 구성되는 복수의 MUX 회로들(MUX1~MUXn)이 배치될 수 있다. 상기 MUX 회로들(MUX1~MUXn) 각각은 독립적으로 동작하도록 구성될 수 있으며, 상기 MUX 회로들(MUX1~MUXn) 각각에는 독립적으로 동작하도록 구성되는 복수의 감지 회로들(SA1~SAn)이 연결될 수 있다. 상기 MUX 회로들(MUX1~MUXn)은 상기 감지 회로들(SA1~SAn)과 상기 선택 트랜지스터 영역(STR) 사이에 배치될 수 있다.
이에 더하여, 상기 메모리 블록(MMBL)의 주변에는 상기 워드라인들(WL)을 제어하도록 구성되는 z-좌표 선택부(z-Selector) 및 상기 z-좌표 선택부(z-Selector)와 3차원적으로 배열된 상기 워드라인들(WL)을 연결하는 z-라우팅 구조체(z-RS)가 더 배치될 수 있다.
이 실시예에 따르면, 상기 MUX 회로들(MUX1~MUXn) 및 상기 감지 회로들(SA1~SAn)은 독립적으로 동작하도록 구성되기 때문에, 상기 메모리 셀 트랜지스터들은 독립적으로 동작될 수 있는 복수의 섹터들로 구분될 수 있다. 여기서, 섹터는 하나의 감지 회로를 공유하는 메모리 셀들로 구성될 수 있다. 즉, 하나의 MUX 회로(예를 들면, MUX1)에 접속하는 비트라인들 및 이들에 접속하는 메모리 셀 트랜지스터들은 다른 MUX 회로(예를 들면, MUX2)에 접속하는 비트라인들 및 메모리 셀 트랜지스터들과 독립적으로 선택될 수 있다.
이 실시예에서와 같이, 하나의 메모리 블록(MMBL)이 독립적으로 선택될 수 있는 복수개의 섹터들(Sector1-Sectorn)을 포함할 경우, 동시에 복수의 메모리 셀들을 독립적으로 선택할 수 있기 때문에, 빠른 데이터 프로그램 및 읽기가 가능해진다. 구체적으로, 상기 워드라인들(WL) 각각은 전압 조건이 독립적으로 적용될 수 있는 복수의 섹터들(Sector1-Sectorn)을 가로지르기 때문에, 하나의 워드라인에 소정의 프로그램 전압 또는 소정의 읽기 전압을 인가하면, 복수의 데이터를 동시에 갱신하거나 독출할 수 있다. 이러한 과정에서 동시에 갱신 또는 독출될 수 있는 데이터의 개수(이하, 페이지(page))는 하나의 워드라인을 공유하는 섹터들의 수와 같 을 수 있다.
한편, 도 25 내지 도 27을 참조하여 설명한 것처럼, 하나의 정보저장막은 두개의 비트들을 저장할 수 있는 구별되는 제 1 및 제 2 메모리 영역들(MR1, MR2)을 포함하고, 하나의 채널 영역(CR) 주변에는 두 개의 분리된 정보저장막들이 배치된다. 결과적으로, 하나의 채널 영역(CR) 주변에는 적어도 4개의 다른 데이터들이 저장될 수 있다. 따라서, 하나의 섹터 내에 저장될 수 있는 데이터의 수(즉, 페이지의 수)는 적어도 (하나의 섹터 내에 배치되는) 워드라인들의 층수, 선택라인들의 개수 및 비트라인들의 개수의 곱의 4배일 수 있다.
도 56은 본 발명의 일 실시예에 따른 메모리 반도체 장치의 섹터를 설명하기 위한 회로도이다. 아래에서, 도 2 내지 도 8을 참조하여 설명된 실시예들과 중복되는 기술적 특징들은 생략될 수 있다.
도 56을 참조하면, 상술한 것처럼, 상기 워드라인들(WL)은 복수의 층들에 배치됨으로써, 3차원적으로 배열된다.
이 실시예에 따르면, i번째층에 배치되는 짝수번째 워드라인들 및 홀수번째 워드라인들은 z(e, i) 배선 및 z(o, i) 배선에 각각 전기적으로 연결된다. (여기서, e는 짝수(even)을 나타내고, o는 홀수(odd)를 나타내고, i는 선택된 층의 순서를 나타낸다.) 즉, 하나의 층에 배치되는 워드라인들은 분리된 2개의 z-배선들(즉, z(e, i) 배선 및 z(o, i) 배선) 중의 하나에 전기적으로 연결되고, 하나의 메모리 블록(MMBL) 내에는 2m개의 z-배선들이 배치된다(여기서, m은 총층수(total number of stacked layers)를 나타낸다.)
상기 z-라우팅 구조체(z-RS)는 상기 z-좌표 선택부(z-Selector)와 상기 z-배선들을 전기적으로 연결하도록 구성되고, 상기 z-좌표 선택부(z-Selector)는 상기 z-라우팅 구조체(z-RS)를 통해 연결된 상기 z-배선들 중의 어느 하나를 선택하도록 구성될 수 있다.
이 실시예에 따르면, 3차원적의 배열된 메모리 셀들 중에서 선택된 하나의 메모리 셀의 좌표는 상기 선택 라인(Sel.Line), 상기 z-배선, 및 상기 비트라인(BL)의 선택을 통해 결정될 수 있다. 즉, 하나의 z-배선이 선택되면 선택된 메모리 셀의 z 좌표가 특정될 수 있고, 하나의 선택 라인(Sel.Line)이 선택되면 선택된 메모리 셀의 x 좌표가 특정될 수 있다. 이에 더하여, 한쌍의 인접하는 비트라인들(BL)이 선택되면, 선택된 메모리 셀의 소오스 및 드레인에 각각 연결되는 한쌍의 선택 트랜지스터들이 선택됨으로써, 선택된 메모리 셀의 y 좌표가 특정될 수 있다.
이때, 도 26 내지 도 30을 참조하여 설명된 것처럼, 선택된 한쌍의 비트라인들(BL)에는 두가지 다른 전압 조건들([Vs, Vd] 및 [vd, Vs])이 인가될 수 있기 때문에, 하나의 선택된 메모리 셀에는 두개의 비트들이 저장될 수 있다.
이에 더하여, 하나의 채널 영역(CR)의 주변에는, 동일한 층에 배치되되 서로 다른 z-배선들(예를 들면, z(e, 1) 및 z(o, 1))에 연결되는 두개의 워드라인들이 배치되고, 상기 채널 영역(CR)과 상기 두개의 워드라인들 사이에는 전하저장막들이 배치된다. 상기 두개의 워드라인들이 서로 다른 z-배선들에 연결되기 때문에, 이들에는 서로 다른 전압들이 독립적으로 인가될 수 있다. 그 결과, 상기 채널 영역(CR)과 이에 인접하는 두 워드라인들 사이의 두 전하저장막들은 독립적인 데이터 저장을 위해 사용될 수 있다.
한편, 변형된 실시예들에 따르면, 하나의 층에 배치되는 워드라인들(WL)은 세개 이상의 z-배선들을 통해 상기 z-좌표 선택부(z-Selector)에 연결될 수 있다. 예를 들면, 하나의 층에 배치되는 워드라인들(WL)은 모두 분리될 수도 있다. 이에 더하여, 다른 변형된 실시예들에 따르면, 상기 z-라우팅 구조체(z-RS)는 도 55를 참조하여 설명된 실시예와 달리 상기 메모리 블록(MMBL)의 양측 또는 4변 모두에 배치될 수도 있다.
도 57은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)를 개략적으로 도시한 블록도이다. 도 57을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명의 실시예들에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명의 실시예들에 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명의 실시예들에 따른 메모리 카드(1200)는 호스 트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 58은 본 발명의 실시예들에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 58을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명의 실시예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 실시예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 실시예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 메모리 반도체 장치의 단위 셀 구조를 설명하기 위한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 메모리 반도체 장치의 셀 어레이를 설명하기 위한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 메모리 반도체 장치의 셀 어레이를 설명하기 위한 사시도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 셀 트랜지스터의 동작을 설명하기 위한 단면도이다.
도 5 및 도 6은 본 발명의 일 실시예들에 따른 셀 어레이의 구조를 설명하기 위한 회로도들이다.
도 7은 본 발명의 다른 실시예에 따른 셀 어레이의 구조를 설명하기 위한 회로도이다.
도 8은 본 발명의 또다른 실시예에 따른 셀 어레이의 구조를 설명하기 위한 회로도이다.
도 9 및 도 10는 본 발명의 또다른 실시예에 따른 셀 어레이의 구조를 설명하기 위한 평면도 및 단면도이다.
도 11 및 도 12는 본 발명의 변형된 실시예에 따른 셀 어레이의 구조를 설명하기 위한 사시도들이다.
도 13 내지 도 18은 본 발명의 실시예들에 따른 전극 영역의 구조를 설명하 기 위한 사시도들이다.
도 19는 본 발명의 일 실시예에 따른 채널 영역들의 전기적 연결을 설명하기 위한 사시도이다.
도 20은 본 발명에 따른 실시예들의 일 기술적 측면을 설명하기 위한 단면도이다.
도 21 내지 도 24는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 25 및 도 26는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 사시도 및 평면도이다.
도 27을 본 발명에 따른 메모리 셀 트랜지스터의 프로그램 방법을 예시적으로 보여주는 표이다.
도 28 및 도 29는 상술한 4 비트-프로그래밍을 위한 비트라인 선택 방법들을 예시적으로 보여주는 회로도들이다.
도 30 및 도 31은 본 발명의 일 실시예에 따른 메모리 반도체 장치의 읽기 동작 및 소거 동작을 설명하기 위한 표들이다.
도 32 및 도 33은 본 발명에 따른 메모리 반도체 장치의 셀 어레이의 변형된 제 1 실시예를 설명하기 위한 회로도 및 사시도이다.
도 34 및 도 35은 변형된 제 2 실시예를 설명하기 위한 회로도 및 사시도이다.
도 36은 변형된 제 3 실시예를 설명하기 위한 사시도이다.
도 37 및 도 38은 변형된 제 4 실시예를 설명하기 위한 회로도 및 사시도이다.
도 39은 변형된 제 5 실시예를 설명하기 위한 사시도이다.
도 40 및 도 41은 본 발명의 변형된 제 1 실시예에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 42 및 도 43은 본 발명의 변형된 제 2 및 제 4 실시예들에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 44 내지 도 53는 본 발명의 변형된 제 3 및 제 5 실시예들에 따른 메모리 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 54는 본 발명의 일 실시예에 따른 메모리 반도체 장치의 셀 어레이 구조를 예시적으로 도시하는 도면이다.
도 55는 본 발명의 일 실시예에 따른 메모리 반도체 장치의 셀 어레이 구조를 예시적으로 도시하는 사시도이다.
도 56은 본 발명의 일 실시예에 따른 메모리 반도체 장치의 섹터를 설명하기 위한 회로도이다.
도 57는 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드를 개략적으로 도시한 블록도이다.
도 58은 본 발명의 실시예들에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (16)

  1. 기판 상에 배치되는 복수의 워드라인 구조체들;
    상기 워드라인 구조체들 사이에 개재되는 활성 반도체 패턴들; 및
    상기 워드라인 구조체들과 상기 활성 반도체 패턴들 사이에 개재되는 정보저장요소들을 포함하되,
    상기 워드라인 구조체들 각각은 서로 이격되면서 적층된 복수의 워드라인들을 포함하고,
    상기 활성 반도체 패턴들은, 서로 다른 도전형을 가지면서 교대로 배열되는, 전극 영역들 및 채널 영역들을 포함하는 것을 특징으로 하는 3차원 메모리 반도체 장치.
  2. 제 1 항에 있어서,
    하나의 활성 반도체 패턴을 구성하는 전극 영역들 및 채널 영역들은 연속적으로 배치됨으로써, 상기 채널 영역들 각각은 이에 인접하는 두 전극 영역들에 직접 접촉하는 것을 특징으로 하는 3차원 메모리 반도체 장치.
  3. 제 1 항에 있어서,
    상기 전극 영역들을 연결하는 비트라인들을 더 포함하되,
    상기 비트라인들은 상기 워드라인 구조체의 상부 또는 하부에서 상기 워드 라인 구조체들을 가로지르는 것을 특징으로 하는 3차원 메모리 반도체 장치.
  4. 제 3 항에 있어서,
    상기 비트라인들은
    홀수번째의 상기 활성 반도체 패턴들의 전극영역들을 연결하는 제 1 비트라인들; 및
    짝수번째의 상기 활성 반도체 패턴들의 전극영역들을 연결하면서 상기 제 1 비트라인들로부터 전기적으로 분리된 제 2 비트라인들을 포함하는 것을 특징으로 하는 3차원 메모리 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 비트라인들은 상기 워드라인 구조체의 상부에 배치되고,
    상기 제 2 비트라인들은 상기 워드라인 구조체의 아래에 배치되는 것을 특징으로 하는 3차원 메모리 반도체 장치.
  6. 제 1 항에 있어서,
    상기 워드라인 구조체의 상부 또는 하부에서 상기 워드라인 구조체들을 가로지르는 비트라인들; 및
    상기 전극 영역들과 상기 비트라인들 사이에 개재되어, 이들 사이의 전기적 연결을 제어하는 스위칭 소자들을 더 포함하되,
    상기 스위칭 소자들은, 인접하는 한쌍의 활성 반도체 패턴들 중에서, 하나의 활성 반도체 패턴의 전극 영역들은 상기 비트라인들에 전기적으로 연결시키고 다른 활성 반도체 패턴의 전극 영역들은 상기 비트라인들로부터 전기적으로 분리시키도록, 구성되는 것을 특징으로 하는 3차원 메모리 반도체 장치.
  7. 제 1 항에 있어서,
    상기 기판은 상기 워드라인 구조체들이 배치되는 셀 어레이 영역 및 주변 회로가 배치되는 주변회로 영역을 포함하되,
    상기 워드라인 구조체들은 상기 주변회로 아래의 기판보다 높은 위치에 배치되는 것을 특징으로 하는 3차원 메모리 반도체 장치.
  8. 제 1 항에 있어서,
    상기 워드라인 구조체의 상부 또는 하부에서 상기 워드라인들을 가로지르는 비트라인들;
    상기 전극 영역들과 상기 비트라인들 사이에 개재되어, 이들 사이의 전기적 연결을 제어하는 스위칭 소자들; 및
    상기 비트라인들에 연결되어, 상기 비트라인들 중의 적어도 하나를 선택하는 복수의 MUX 회로들을 더 포함하되,
    상기 MUX 회로들 각각은 독립적으로 동작하도록 구성되는 것을 특징으로 하는 3차원 메모리 반도체 장치.
  9. 제 1 항의 3차원 메모리 반도체 장치의 동작 방법에 있어서, 상기 동작 방법은 상기 워드라인들, 상기 활성 반도체 패턴들 및 상기 정보저장요소들에 의해 구성되는 메모리 셀 트랜지스터들 중의 하나를 경유하는 전류 경로를 선택적으로 제어하는 셀 선택 과정을 포함하되,
    상기 셀 선택 과정은
    상기 선택된 메모리 셀 트랜지스터를 구성하는 선택 워드라인에 선택 워드라인 전압을 인가하고, 선택되지 않은 메모리 셀 트랜지스터들 중의 적어도 하나에 상기 선택 워드라인 전압보다 낮은 비선택 워드라인 전압을 인가하면서,
    상기 선택된 메모리 셀 트랜지스터를 구성하는 전극 영역들 중의 하나에 소오스 전압을 인가하고 다른 하나에 드레인 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 3차원 메모리 반도체 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 메모리 셀 트랜지스터의 상기 정보저장요소는 해당 메모리 셀 트랜지스터의 두 전극 영역들 각각에 인접하는 제 1 메모리 영역 및 제 2 메모리 영역을 포함하되,
    상기 동작 방법은
    상기 제 1 메모리 영역에 국소적으로 전하를 주입하는 제 1 프로그램 단계; 및
    상기 제 2 메모리 영역에 국소적으로 전하를 주입하는 제 2 프로그램 단계를 포함하는 것을 특징으로 하는 3차원 메모리 반도체 장치의 동작 방법.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 프로그램 단계들은 상기 셀 선택 과정을 이용하여 실시되되,
    상기 제 1 및 제 2 프로그램 단계들을 위한 셀 선택 과정에서, 상기 선택 워드라인 전압, 상기 소오스 전압 및 상기 드레인 전압들은 핫-케리어-인젝션을 유발할 수 있도록 선택되는 것을 특징으로 하는 3차원 메모리 반도체 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 제 1 프로그램 단계는 상기 제 1 메모리 영역에 인접하는 전극 영역에 상기 드레인 전압을 인가하고 상기 제 1 메모리 영역으로부터 이격된 전극 영역에 상기 소오스 전압을 인가하는 단계를 포함하고,
    상기 제 2 프로그램 단계는 상기 제 2 메모리 영역에 인접하는 전극 영역에 상기 드레인 전압을 인가하고 상기 제 2 메모리 영역으로부터 이격된 전극 영역에 상기 소오스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 3차원 메모리 반도체 장치의 동작 방법.
  13. 제 10 항에 있어서,
    상기 제 1 또는 제 2 프로그램 단계에서, 상기 비선택 워드라인 전압은 (i) 상기 선택 워드라인이 포함되지 않으면서 이에 인접하는 워드라인 구조체들을 구성하는 워드라인들; 및 (ii) 상기 선택 워드라인을 포함하는 워드라인 구조체에 포함된 다른 워드라인들에 인가되는 것을 특징으로 하는 3차원 메모리 반도체 장치의 동작 방법.
  14. 제 9 항에 있어서,
    상기 메모리 셀 트랜지스터의 상기 정보저장요소는 해당 메모리 셀 트랜지스터의 두 전극 영역들 각각에 인접하는 제 1 메모리 영역 및 제 2 메모리 영역을 포함하되,
    상기 동작 방법은
    상기 셀 선택 과정을 이용하여, 상기 메모리 셀 트랜지스터를 경유하는 전류의 상기 제 1 메모리 영역에 주입된 전하의 양에 대한 의존성을 측정하는 제 1 읽기 단계; 및
    상기 셀 선택 과정을 이용하여, 상기 메모리 셀 트랜지스터를 경유하는 전류의 상기 제 2 메모리 영역에 주입된 전하의 양에 대한 의존성을 측정하는 제 2 읽기 단계를 더 포함하는 3차원 메모리 반도체 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 해당 메모리 셀 트랜지스터의 두 전극 영역들에 인가되는 전압들은, 상기 제 1 및 제 2 읽기 단계들에서, 서로 바뀌는 것을 특징으로 하는 3차원 메모리 반도체 장치의 동작 방법.
  16. 제 9 항에 있어서,
    상기 동작 방법은 복수의 상기 워드라인들과 복수의 상기 전극 영역들 사이 또는 복수의 상기 워드라인들과 복수의 상기 채널 영역들 사이에 소거 전위 차이를 생성하여 복수의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 소거하는 소거 단계를 포함하는 것을 특징으로 하는 3차원 메모리 반도체 장치의 동작 방법.
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