WO2012050321A2 - 3차원 구조의 메모리 소자를 제조하는 방법 및 장치 - Google Patents

3차원 구조의 메모리 소자를 제조하는 방법 및 장치 Download PDF

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우상호
신승우
장길순
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    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Definitions

  • the present invention relates to a method and apparatus for manufacturing a memory device, and more particularly, to a method and apparatus for manufacturing a memory device having a three-dimensional structure.
  • An object of the present invention is to provide a method and apparatus for manufacturing a memory device that can reduce the volume of the memory device.
  • Another object of the present invention is to provide a method and apparatus for efficiently manufacturing a three-dimensional memory device.
  • a method of manufacturing a memory device having a three-dimensional structure includes alternately stacking one or more insulating layers and one or more sacrificial layers on a substrate; Forming a through hole penetrating the insulating layer and the sacrificial layer; Forming a pattern filling the through hole; Forming an opening penetrating the insulating layer and the sacrificial layer; And removing the sacrificial layer by supplying an etchant through the opening, and stacking the insulating layer comprises SiH 4 , Si 2 H 6 , Si 3 H 8 , and Si 4 H 10 on the substrate.
  • Supplying at least one gas selected from the group including the step of depositing a first silicon oxide layer, and the stacking of the sacrificial layer may include supplying dichlorosilane (SiCl 2 H 2 ) to the substrate to form a second silicon oxide layer. Depositing.
  • the insulating layer and the sacrificial layer may have an etch selectivity with respect to the etchant, and the etch rate of the sacrificial layer may be 5 to 300 times or more than that of the insulating layer.
  • the etchant may comprise either HF or BOE.
  • the stacking of the insulating layer may further include supplying an ethyl series gas, and the first silicon oxide layer may be silicon carbon oxide (SiCO).
  • the stacking of the insulating layer may further include supplying a gas of methyl series, and the first silicon oxide layer may be silicon carbon oxide (SiCO).
  • the temperature of the substrate may be maintained at 300 to 790 degrees, and the process pressure of the substrate may be maintained at 10 mTorr to 250 Torr.
  • the first silicon oxide film and the second silicon oxide film may have different thicknesses.
  • the alternate stacking of the insulating layer and the sacrificial layer may further include pressing an edge portion of the substrate using an edge ring.
  • the edge portion of the substrate may correspond to 0.5 mm to 3 mm inward from the edge of the substrate.
  • the edge ring may be a ceramic material.
  • a method of manufacturing a memory device having a three-dimensional structure includes alternately stacking one or more insulating layers and one or more sacrificial layers on a substrate; Forming a through hole penetrating the insulating layer and the sacrificial layer; Forming a pattern filling the through hole; Forming an opening penetrating the insulating layer and the sacrificial layer; And removing the sacrificial layer by supplying an etchant through the opening, and stacking the insulating layer comprises SiH 4 , Si 2 H 6 , Si 3 H 8 , and Si 4 H 10 on the substrate.
  • Supplying at least one gas selected from the group comprising the step of depositing a first silicon oxide layer, and the step of depositing the sacrificial layer is SiH 4 , Si 2 H 6 , Si 3 H 8 , Si 4 H 10 , boron or phosphorus is injected by supplying at least one gas selected from the group containing dichlorosilane (SiCl 2 H 2 ) and at least one gas selected from the group containing B 2 H 6 , PH 3 And depositing a second silicon oxide film.
  • an apparatus for manufacturing a memory device having a three-dimensional structure by alternately stacking one or more insulating layers and one or more sacrificial layers on a substrate includes a chamber in which a process for a substrate is performed; A substrate support installed in the chamber and on which the substrate is placed; And supplying at least one gas selected from the group including SiH 4 , Si 2 H 6 , Si 3 H 8 , and Si 4 H 10 to the substrate when the insulating layer is laminated on the substrate, It includes a showerhead for supplying dichlorosilane (SiCl 2 H 2 ) to the substrate when the sacrificial layer is laminated.
  • an apparatus for manufacturing a memory device having a three-dimensional structure by alternately stacking one or more insulating layers and one or more sacrificial layers on a substrate includes a chamber in which a process for the substrate is performed; A substrate support installed in the chamber and on which the substrate is placed; And supplying at least one gas selected from the group including SiH 4 , Si 2 H 6 , Si 3 H 8 , and Si 4 H 10 to the substrate when the insulating layer is laminated on the substrate, At least one gas selected from the group comprising SiH 4 , Si 2 H 6 , Si 3 H 8 , Si 4 H 10 , dichlorosilane (SiCl 2 H 2 ), B 2 H 6 , And a showerhead for supplying one or more gases selected from the group comprising PH 3 .
  • the volume of the memory device may be reduced by forming the memory device in a three-dimensional structure.
  • the sacrificial layer may be effectively removed while the insulating layer is supported by a pattern such as a polysilicon thin film used as a channel of the semiconductor transistor.
  • a pattern such as a polysilicon thin film used as a channel of the semiconductor transistor.
  • 1 to 6 are schematic cross-sectional views illustrating a method of manufacturing a memory device according to an embodiment of the present invention.
  • FIG. 7 is a graph showing the relationship between the amount of ethyl-based gas supplied and the etch rate of the deposited thin film.
  • FIG. 8 is a schematic view of a semiconductor manufacturing apparatus according to an embodiment of the present invention.
  • FIG. 9 is a schematic view of a memory device manufacturing apparatus according to another embodiment of the present invention.
  • FIG. 10 is a perspective view schematically illustrating the edge ring shown in FIG. 9.
  • 11 and 12 are views showing the operation of the edge ring shown in FIG.
  • FIGS. 1 to 6 are schematic cross-sectional views illustrating a method of manufacturing a memory device according to an embodiment of the present invention.
  • a method of manufacturing a memory device will be described with reference to FIGS. 1 to 6.
  • a substrate 105 may be provided.
  • the substrate 105 may include a semiconductor material, such as a group IV semiconductor, a group III-V compound semiconductor, or a group II-VI oxide semiconductor.
  • the group IV semiconductor may comprise silicon, germanium or silicon-germanium.
  • Substrate 105 may be provided as a bulk wafer or an epitaxial layer.
  • impurities may be implanted in the upper portion of the substrate 105 to define the impurity region 110.
  • the insulating layers 115 and the sacrificial layers 120 may be alternately stacked on the substrate 105.
  • the insulating layers 115 and the sacrificial layers 120 may form multiple layers of 8 ⁇ 8, 18 ⁇ 18, or n ⁇ n.
  • the insulating layer 115 is first stacked, and the sacrificial layer 120 is later stacked. However, the stacking order of the insulating layer 115 and the sacrificial layer 120 may be changed as necessary.
  • the insulating layer 115 may be silicon dioxide (SiO 2 ), and may be formed by reacting silane (SiH 4 ) and nitrogen oxide (N 2 O) supplied on the substrate 105.
  • Silane (SiH 4 ) may be replaced with Si 2 H 6 , Si 3 H 8 , Si 4 H 10 , and the like.
  • the sacrificial layer 120 may be a silicon oxide film and may be formed by reacting dichlorosilane (SiCl 2 H 2 ) (DCS) and nitrogen oxide (N 2 O) supplied on the substrate 105.
  • the sacrificial layer 120 includes SiH 4 , Si 2 H 6 , Si 3 H 8 , Si 4 H 10 , and dichlorosilane (SiCl 2 H 2 ) on the substrate 105.
  • It may be a silicon oxide film formed by supplying at least one gas selected from the group comprising one or more gases selected from B 2 H 6 , PH 3 , in this case, boron (phosphorus) (boron) on the silicon oxide film And phosphorus can be injected simultaneously).
  • the plurality of through holes 125 may be formed by etching the insulating layers 115 and the sacrificial layers 120, and the through holes 125 may include the insulating layers. Penetrates 115 and sacrificial layers 120.
  • the through holes 125 may be formed using known photolithography and etching techniques.
  • the patterns 130 may be formed to fill the through holes 125 through a channel formation process (or a process of forming a polysilicon thin film) for forming a semiconductor transistor.
  • the patterns 130 may have a hollow cylindrical shape, and likewise, the patterns 130 penetrate the insulating layers 115 and the sacrificial layers 120.
  • the patterns 130 may be formed in a polycrystalline structure or may be in a thin film shape such as an epitaxial layer of a single crystal structure.
  • the openings 135 may be formed by etching the insulating layers 115 and the sacrificial layers 120 between the patterns 130. Openings 135 may be formed using photolithography and etching techniques.
  • the sacrificial layers 120 may be removed.
  • the insulating layer 115 is a silicon oxide film formed by silane
  • the sacrificial layer 120 is a silicon oxide film formed by dichlorosilane or SiH 4 , Si 2 H 6 , Si 3 H 8 , Si 4 H 10.
  • the following shows the characteristics of the silicon oxide film formed by silane and the silicon oxide film formed by dichlorosilane.
  • the sacrificial layer 120 has an etch selectivity with respect to the insulating layer 115, and the etch rate of the sacrificial layer 120 is about 20 times that of the insulating layer 115. Has the size of. Therefore, when the insulating layer 115 and the sacrificial layer 120 are exposed to the etchant for the same time, the size of the etched sacrificial layer 120 is 20 times or more than the size of the etched insulating layer 115, the insulation The etched degree of layer 115 is very small.
  • the silicon oxide film having a Cl group such as the silicon oxide film formed by dichlorosilane, has a relatively low density of the deposited thin film and shows a high etching rate.
  • the sacrificial layer 120 may be removed using the above principle. Isotropic etching may be used to penetrate the etchant from the openings 135 between the insulating layers 115, and the isotropic etching may include wet etching or chemical dry etch.
  • the etchant may comprise either HF or buffered oxide etch (BOE). Accordingly, the sacrificial layers 120 between the insulating layers 115 may be removed to form tunnels 140 connected to the openings 135. Sidewalls of the patterns 130 may be exposed by the tunnels 140.
  • Field 150 may be formed.
  • the storage media 150 may sequentially form the tunneling insulating layer 142, the charge storage layer 144, and the blocking insulating layer 146.
  • the conductive layer 155 may then be formed on the storage media 150.
  • the storage media 150 and the conductive layer 155 may be formed using chemical vapor deposition or plating with high edge coating properties.
  • the conductive layer exposed by the openings 135 of FIG. 4 may be selectively etched to form the ground select gate electrodes 162 and the control gate electrodes 164.
  • the string select gate electrodes 166 may be formed.
  • an ethyl series gas (eg, C 2 H 4 ) or a methyl series gas (eg, CH 3 ) may be supplied together with the silane (SiH 4 ).
  • the insulating layer 115 may be a silicon carbon oxide (SiCO) thin film. Since the insulating layer 115 made of a SiCO thin film has a larger etching selectivity than the sacrificial layer 120 formed by the dichlorosilane described above, the insulating layer 115 is damaged when the sacrificial layer 120 is removed. The amount can be minimized.
  • 7 is a graph showing the relationship between the amount of ethyl-based gas supplied and the etch rate of the deposited thin film. As shown in FIG. 7, as the ethyl-based gas is supplied, the etch rate of the deposited thin film may be reduced, and thus the etch selectivity with the sacrificial layer 120 may be adjusted as required.
  • the semiconductor manufacturing apparatus 10 has an introduction part 12 through which a source gas or a reaction gas is introduced, and the source gas or reaction gas is introduced through the introduction part 12, and the shower head 13 is introduced. Inject through the inside of the chamber (11).
  • the silane or dichlorosilane may be supplied at 1-1000 sccm, and the reaction gas (eg, N 2 O) may be supplied at 100-50000 sccm.
  • the reaction gas eg, N 2 O
  • ethyl-based gas eg, C 2 H 4
  • methyl-based gas eg, CH 3
  • the substrate 15 to be subjected to the process is placed on top of the heater 14, and the heater 14 is supported by the heater support 16.
  • the heater 14 may maintain the temperature of the substrate 300 to 790 degrees during the process, wherein the pressure inside the chamber 11 may maintain 10 mTorr to 250 Torr.
  • the substrate 15 having completed the process is discharged to the outside through the discharge unit 17.
  • FIG. 9 is a schematic view of a memory device manufacturing apparatus according to another exemplary embodiment of the present invention
  • FIG. 10 is a perspective view schematically illustrating the edge ring shown in FIG. 9.
  • FIG. 8 only portions distinguished from FIG. 8 will be described, and a description omitted may be replaced with the description of FIG. 8.
  • the memory device manufacturing apparatus 210 includes a substrate support 214 installed inside the chamber 211, and the substrate support 214 is supported by the support 216. As will be described later, the substrate support 214 is raised and lowered together with the support 216 by a separate driving unit (not shown), whereby the substrate 215 can be released into and out of the chamber 211. (Shown in FIG. 9) and the process position (shown in FIG. 11) at which the process for the substrate 215 is performed.
  • the substrate 215 enters the inside of the chamber 211 through the discharge portion 217 formed on the sidewall of the chamber 211, and moves to the inside of the chamber 211 through the discharge portion 217. Is located on top of the substrate support 214.
  • the substrate support 214 has a larger diameter than the substrate 215, and the substrate 215 is located at the center of the substrate support 214. At this time, the substrate 215 is supported by the lift pin 220 penetrating the substrate support 214, and maintains the state spaced up from the substrate support 214.
  • the shower head 213 is installed on the substrate support 214, the source gas or the reaction gas is injected into the chamber 211 through the shower head (213).
  • the chamber 211 further includes a vacuum guide 212 and an edge ring 230.
  • the vacuum guide 212 is installed inside the chamber 211 in a cylindrical shape.
  • the edge ring 230 has a ring shape corresponding to the internal shape of the chamber 211, and the edge ring 230 has a support part 232, a horizontal support part 234, and a vertical support part 236.
  • a pressing portion 238 having a pressing surface 238a.
  • the edge ring 230 is positioned between the substrate support 214 and the showerhead 213 and is placed on the fixing protrusion 212a protruding from the inner wall of the vacuum guide 212. As shown in FIG.
  • the edge ring 230 is located on the fixing protrusion 212a, and as described below, the substrate support 214 is moved to the process position.
  • the edge ring 230 is separated from the fixing protrusion 212a and placed on the substrate support 214.
  • FIG. 11 and 12 are views showing the operation of the edge ring shown in FIG. As described above, the substrate support 214 is moved up and down together with the support 216 by a driving unit (not shown), thereby switching to the release position and the process position.
  • the horizontal support 234 extends from the support 232 toward the sidewall of the chamber 211, and the vertical support 236 extends downward from the support 232.
  • the pressing portion 238 extends downward from the support portion 232 toward the inside of the chamber 211.
  • the edge ring 230 may be positioned on the fixing protrusion 212a by the horizontal support 234 and the vertical support 236.
  • the horizontal support part 234 is in contact with the upper surface of the fixing protrusion 212a
  • the vertical support part 236 is in contact with the side of the fixing protrusion 212a.
  • the support part 232 and the pressurizing part 238 maintain the state protruding toward the inside of the chamber 211.
  • the substrate support 214 lifts the edge ring 230 by using a ring-shaped edge portion located outside the substrate 215. As a result, the edge ring 230 is lifted away from the fixing protrusion 212a.
  • the support portion 232 is adjacent to the edge portion of the substrate support 214, the pressing portion 238 in contact with the edge portion of the substrate 215 placed on the substrate support 214 The edge portion of the substrate 215 is pressed. That is, the edge ring 230 presses the edge portion of the substrate 215 by its own weight while being placed on the substrate support 214, and the pressing portion 238 is in contact with the edge portion of the substrate 215.
  • the edge portion of the substrate is spaced apart from the substrate support, and the substrate is deformed into a 'U' shape in which the center portion of the substrate is concave.
  • This affects the temperature distribution in the substrate (between the center and the edge of the substrate) and the like, and thus greatly affects the process uniformity (eg, deposition rate).
  • the edge portion of the substrate 215 may be pressed using the pressing portion 238 of the edge ring 230 to prevent the edge portion of the substrate from being deformed from the substrate support.
  • the width w of the edge portion of the substrate 215 pressed by the pressing portion 238 of the edge ring 230 is about 0.5 mm to 3 mm from the edge of the substrate 215. It may be inside, and since this part is not used as a semiconductor device in an actual semiconductor process, it does not affect the yield of the semiconductor device.
  • the pressing surface 238a described above may have a width w corresponding to the edge portion.
  • the edge ring 230 may be supported on the substrate support 214 only by the pressing portion 238, and the support 232 may be spaced apart from the edge portion of the substrate support 214. State d can be maintained. In this case, since the total weight of the edge ring 230 is transmitted to the edge portion of the substrate 215 through the pressing surface 238a of the pressing portion 238, the pressure of the edge ring 230 is minimized and high pressure is applied. It may be delivered to the edge portion of the substrate 215. This principle can be understood from the fact that the magnitude of the pressure is inversely proportional to the magnitude of the contact area.
  • the present invention can be applied to a method and apparatus for manufacturing various types of memory devices.

Abstract

본 발명의 일 실시예에 의하면, 수직 구조의 메모리 소자를 제조하는 방법은 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하는 단계; 상기 절연층 및 상기 희생층을 관통하는 관통홀을 형성하는 단계; 상기 관통홀을 채우는 패턴을 형성하는 단계; 상기 절연층 및 상기 희생층을 관통하는 개구를 형성하는 단계; 그리고 상기 개구를 통해 에천트를 공급하여 상기 희생층을 제거하는 단계를 포함하되, 상기 절연층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 제1 실리콘 산화막을 증착하는 단계를 포함하며, 상기 희생층을 적층하는 단계는 상기 기판에 디클로로실란(SiCl2H2)을 공급하여 제2 실리콘 산화막을 증착하는 단계를 포함한다.

Description

3차원 구조의 메모리 소자를 제조하는 방법 및 장치
본 발명은 메모리 소자를 제조하는 방법 및 장치에 관한 것으로, 더욱 상세하게는 3차원 구조의 메모리 소자를 제조하는 방법 및 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 메모리 소자의 부피를 줄이면서 그 집적도를 높일 필요가 있으며, 이러한 점에서, 종래의 평면형 구조 대신에 3차원 구조를 갖는 메모리 소자가 고려되고 있다.
본 발명의 목적은 메모리 소자의 부피를 줄일 수 있는 메모리 소자를 제조하는 방법 및 장치를 제공하는 데 있다.
본 발명의 다른 목적은 3차원 구조의 메모리 소자를 효율적으로 제조할 수 있는 방법 및 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 복수의 박막을 증착하는 공정에서 박막의 응력 차이로 인해 발생하는 기판의 변형을 방지할 수 있는 메모리 소자를 제조하는 방법 및 장치를 제공하는 데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부한 도면으로부터 보다 명확해질 것이다.
본 발명의 일 실시예에 의하면, 3차원 구조의 메모리 소자를 제조하는 방법은 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하는 단계; 상기 절연층 및 상기 희생층을 관통하는 관통홀을 형성하는 단계; 상기 관통홀을 채우는 패턴을 형성하는 단계; 상기 절연층 및 상기 희생층을 관통하는 개구를 형성하는 단계; 그리고 상기 개구를 통해 에천트를 공급하여 상기 희생층을 제거하는 단계를 포함하되, 상기 절연층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 제1 실리콘 산화막을 증착하는 단계를 포함하며, 상기 희생층을 적층하는 단계는 상기 기판에 디클로로실란(SiCl2H2)을 공급하여 제2 실리콘 산화막을 증착하는 단계를 포함한다.
상기 절연층 및 상기 희생층은 상기 에천트에 대해 식각 선택비(etch selectivity)를 가지며, 상기 희생층의 식각률은 상기 절연층의 식각률에 비해 5배 내지 300배 이상일 수 있다.
상기 에천트는 HF 또는 BOE 중 어느 하나를 포함할 수 있다.
상기 절연층을 적층하는 단계는 에틸계열의 가스를 공급하는 단계를 더 포함하며, 상기 제1 실리콘 산화막은 SiCO(Silicon Carbon Oxide)일 수 있다.
상기 절연층을 적층하는 단계는 메틸계열의 가스를 공급하는 단계를 더 포함하며, 상기 제1 실리콘 산화막은 SiCO(Silicon Carbon Oxide)일 수 있다.
상기 기판의 온도는 300 내지 790도를 유지하며, 상기 기판의 공정압력은 10 mTorr 내지 250 Torr를 유지할 수 있다.
상기 제1 실리콘 산화막과 상기 제2 실리콘 산화막은 서로 다른 두께를 가질 수 있다.
상기 절연층 및 희생층을 교대로 적층하는 단계는 에지링을 이용하여 상기 기판의 에지부를 가압하는 단계를 더 포함할 수 있다.
상기 기판의 에지부는 상기 기판의 에지로부터 0.5 ㎜ 내지 3 ㎜ 내측에 해당할 수 있다.
상기 에지링은 세라믹 재질일 수 있다.
본 발명의 다른 실시예에 의하면, 3차원 구조의 메모리 소자를 제조하는 방법은 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하는 단계; 상기 절연층 및 상기 희생층을 관통하는 관통홀을 형성하는 단계; 상기 관통홀을 채우는 패턴을 형성하는 단계; 상기 절연층 및 상기 희생층을 관통하는 개구를 형성하는 단계; 그리고 상기 개구를 통해 에천트를 공급하여 상기 희생층을 제거하는 단계를 포함하되, 상기 절연층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 제1 실리콘 산화막을 증착하는 단계를 포함하며, 상기 희생층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10, 디클로로실란(SiCl2H2)을 포함하는 군으로부터 선택된 하나 이상의 가스와 B2H6, PH3를 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 보론(boron) 또는 인(phosphorus)이 주입된 제2 실리콘 산화막을 증착하는 단계를 포함한다.
본 발명의 일 실시예에 의하면, 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하여 3차원 구조의 메모리 소자를 제조하는 장치는 기판에 대한 공정이 이루어지는 챔버; 상기 챔버 내에 설치되어 상기 기판이 놓여지는 기판지지대; 그리고 상기 기판 상에 상기 절연층을 적층할 때 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하며, 상기 기판 상에 상기 희생층을 적층할 때 상기 기판에 디클로로실란(SiCl2H2)을 공급하는 샤워헤드를 포함한다.
본 발명의 다른 실시예에 의하면, 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하여 3차원 구조의 메모리 소자를 제조하는 장치는 기판에 대한 공정이 이루어지는 챔버; 상기 챔버 내에 설치되어 상기 기판이 놓여지는 기판지지대; 그리고 상기 기판 상에 상기 절연층을 적층할 때 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하며, 상기 기판 상에 상기 희생층을 적층할 때 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10, 디클로로실란(SiCl2H2)을 포함하는 군으로부터 선택된 하나 이상의 가스와 B2H6, PH3를 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하는 샤워헤드를 포함한다.
본 발명의 실시예들에 의하면 메모리 소자를 3차원 구조로 형성함으로써 메모리 소자의 부피를 줄일 수 있다. 또한, 기판 상에 형성된 절연층과 희생층을 교대로 적층형성한 후, 반도체 트랜지스터의 채널로 이용되는 폴리실리콘 박막과 같은 패턴에 의해 절연층을 지지한 상태에서 희생층을 효과적으로 제거할 수 있다. 또한, 복수의 박막을 증착하는 공정에서 박막의 응력 차이로 인해 발생하는 기판의 변형을 방지할 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 메모리 소자의 제조방법을 보여주는 개략적인 단면도이다.
도 7은 에틸 계열의 가스의 공급량과 증착된 박막의 식각률의 관계를 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 반도체 제조장치를 개략적으로 나타내는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 소자 제조장치를 개략적으로 나타내는 도면이다.
도 10은 도 9에 도시한 에지링을 개략적으로 나타내는 사시도이다.
도 11 및 도 12는 도 9에 도시한 에지링의 동작을 나타내는 도면이다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 메모리 소자의 제조방법을 보여주는 개략적인 단면도이다. 이하 도 1 내지 도 6을 참고하여 메모리 소자의 제조방법을 설명하기로 한다.
먼저, 도 1에 도시한 바와 같이, 기판(105)이 제공될 수 있다. 기판(105)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(105)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수 있다.
다음으로, 기판(105)의 상부에 불순물들을 주입하여 불순물 영역(110)을 한정할 수 있다. 이어서 기판(105) 상에 절연층들(115) 및 희생층들(120)을 교대로 적층할 수 있다. 절연층들(115)과 희생층들(120)은 8×8이나 18×18, 또는 n×n의 다중층을 이룰 수 있다. 본 실시예에서는 절연층(115)이 먼저 적층되고, 희생층(120)이 나중에 적층되는 것으로 설명하고 있으나, 필요에 따라 절연층(115)과 희생층(120)의 적층 순서는 바뀔 수 있다.
절연층(115)은 실리콘산화막(Silicon Dioxide, SiO2)일 수 있으며, 기판(105) 상에 공급된 실란(SiH4)과 산화질소(N2O)를 반응시켜 형성될 수 있다. 실란(SiH4)은 Si2H6, Si3H8, Si4H10 등으로 대체될 수 있다. 마찬가지로, 희생층(120)은 실리콘산화막일 수 있으며, 기판(105) 상에 공급된 디클로로실란(SiCl2H2)(DCS)과 산화질소(N2O)를 반응시켜 형성될 수 있다. 또한, 본 실시예와 달리, 희생층(120)은 기판(105) 상에 SiH4, Si2H6, Si3H8, Si4H10, 디클로로실란(SiCl2H2)을 포함하는 군으로부터 선택된 하나 이상의 가스와 B2H6, PH3를 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 형성된 실리콘산화막일 수 있으며, 이 경우, 실리콘 산화막 상에 보론(boron) 또는 인(phosphorus)(보론과 인이 동시에 주입가능)이 주입될 수 있다.
다음, 도 2에 도시한 바와 같이, 절연층들(115) 및 희생층들(120)을 식각하여 복수의 관통홀들(125)을 형성할 수 있으며, 관통홀들(125)은 절연층들(115) 및 희생층들(120)을 관통한다. 관통홀들(125)은 공지된 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다. 이어서, 이미 공지된 반도체 트랜지스터를 형성하기 위한 채널 형성 공정(또는 폴리실리콘 박막을 형성하는 공정)을 통해 관통홀들(125)을 채우도록 패턴들(130)을 형성할 수 있다. 이때, 패턴들(130)은 속이 비어 있는 원통 형상일 수 있으며, 마찬가지로, 패턴들(130)은 절연층들(115) 및 희생층들(120)을 관통한다. 예를 들어, 패턴들(130)은 다결정 구조로 형성하거나 또는 단결정 구조의 에피택셜층과 같은 박막 형상일 수도 있다.
다음, 도 3에 도시한 바와 같이, 패턴들(130) 사이의 절연층들(115) 및 희생층들(120)을 식각하여 개구들(135)을 형성할 수 있다. 개구들(135)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다.
다음, 도 4에 도시한 바와 같이, 희생층들(120)을 제거할 수 있다. 앞서 설명한 바와 같이, 절연층(115)은 실란에 의해 형성된 실리콘산화막이며, 희생층(120)은 디클로로실란에 의해 형성된 실리콘산화막이거나 SiH4, Si2H6, Si3H8, Si4H10, 디클로로실란(SiCl2H2)을 포함하는 군으로부터 선택된 하나 이상의 가스와 B2H6, PH3를 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 형성되어 보론(boron) 또는 인(phosphorus)(보론과 인이 동시에 주입가능)이 주입된 실리콘산화막일 수 있다. 아래는 실란에 의해 형성된 실리콘산화막과 디클로로실란에 의해 형성된 실리콘산화막이 가지는 특성을 나타낸다.
표 1
Film (As Dep)E/R(HF)100:1(A/sec)
Silane-SiO2 8.8
DCS-SiO2 223
위 표에 나타낸 바와 같이, 희생층(120)은 절연층(115)에 대해서 식각 선택비(etch selectivity)를 가지며, 희생층(120)의 식각률은 절연층(115)의 식각률에 비해 20배 가량의 크기를 가진다. 따라서, 절연층(115)과 희생층(120)이 동일한 시간 동안 에천트에 노출되었을 때, 식각된 희생층(120)의 크기는 식각된 절연층(115)의 크기에 20배 이상이며, 절연층(115)의 식각된 정도는 매우 작다. 디클로로실란에 의해 형성된 실리콘산화막과 같이 Cl기를 가지는 실리콘산화막은 증착 박막의 밀도가 상대적으로 낮아 높은 식각률을 나타낸다.
위와 같은 원리를 이용하여 희생층(120)을 제거할 수 있다. 등방성 식각을 이용하여 에천트를 개구들(135)로부터 절연층들(115) 사이로 침투시킬 수 있으며, 등방성 식각은 습식 식각 또는 화학적 건식 식각(chemical dry etch)을 포함할 수 있다. 에천트는 HF 또는 BOE(buffered oxide etch) 중 어느 하나를 포함할 수 있다. 이에 따라, 절연층들(115) 사이의 희생층들(120)이 제거되어 개구들(135)과 연결된 터널들(140)이 형성될 수 있다. 터널들(140)에 의해서 패턴들(130)의 측벽들이 노출될 수 있다.
다음, 도 5에 도시한 바와 같이, 개구들(도 8의 135) 및 터널들(도 8의 140)에 의해서 노출된 절연층들(115) 및 패턴들(130)의 측벽들 상에 스토리지 매체들(150)을 형성할 수 있다. 스토리지 매체들(150)은 터널링 절연층(142), 전하 저장층(144) 및 블로킹 절연층(146)을 순차로 형성할 수 있다. 이어서 스토리지 매체들(150) 상에 도전층(155)을 형성할 수 있다. 예를 들어, 스토리지 매체들(150) 및 도전층(155)은 모서리 도포성이 높은 화학기상증착 또는 도금법을 이용하여 형성할 수 있다.
다음, 도 6에 도시한 바와 같이, 개구들(도 4의 135)에 의해서 노출된 도전층(도 5의 155)을 선택적으로 식각하여 접지 선택 게이트 전극들(162), 제어 게이트 전극들(164) 및 스트링 선택 게이트 전극들(166)을 형성할 수 있다.
한편, 본 실시예와 달리, 에틸계열의 가스(예를 들어, C2H4) 또는 메틸계열의 가스(예를 들어, CH3)가 실란(SiH4)과 함께 공급될 수 있으며, 이로 인해 절연층(115)은 SiCO(Silicon Carbon Oxide) 박막일 수 있다. SiCO 박막으로 이루어진 절연층(115)은 앞서 설명한 디클로로실란에 의해 형성된 희생층(120)에 비해 더욱 큰 식각 선택비를 가지므로, 희생층(120)의 제거시 함께 손상되는 절연층(115)의 양을 최소화할 수 있다. 도 7은 에틸 계열의 가스의 공급량과 증착된 박막의 식각률의 관계를 나타내는 그래프이다. 도 7에 도시한 바와 같이, 에틸 계열의 가스가 공급됨에 따라, 증착된 박막의 식각률은 감소하는 것을 알 수 있으며, 이를 통해 희생층(120)과의 식각 선택비를 요구에 따라 조절할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 제조장치를 개략적으로 나타내는 도면이다. 도 8에 도시한 바와 같이, 반도체 제조장치(10)는 소스가스 또는 반응가스가 도입되기 위한 도입부(12)를 가지며, 소스가스 또는 반응가스는 도입부(12)를 통해 도입되며, 샤워헤드(13)를 통해 챔버(11)의 내부에 분사된다. 공정진행시 실란 또는 디클로로실란은 1-1000 sccm 공급될 수 있으며, 반응가스(예를 들어, N2O)는 100-50000 sccm 공급될 수 있다. 한편, 앞서 설명한 바와 같이, 에틸계열의 가스(예를 들어, C2H4) 또는 메틸계열의 가스(예를 들어, CH3)가 공급될 경우, 50 내지 10000 sccm 공급될 수 있다.
공정의 대상이 되는 기판(15)은 히터(14)의 상부에 놓여지며, 히터(14)는 히터지지대(16)에 의해 지지된다. 히터(14)는 공정진행 중 기판의 온도를 300 내지 790도로 유지할 수 있으며, 이때 챔버(11) 내부의 압력은 10 mTorr 내지 250 Torr를 유지할 수 있다. 공정이 완료된 기판(15)은 배출부(17)를 통해 외부로 배출된다.
도 9는 본 발명의 다른 실시예에 따른 메모리 소자 제조장치를 개략적으로 나타내는 도면이며, 도 10은 도 9에 도시한 에지링을 개략적으로 나타내는 사시도이다. 이하에서는 도 8과 구별되는 부분에 대해서만 설명하기로 하며, 생략된 설명은 도 8에 대한 설명으로 대체될 수 있다.
도 9에 도시한 바와 같이, 메모리 소자 제조장치(210)는 챔버(211)의 내부에 설치된 기판지지대(214)를 구비하며, 기판지지대(214)는 지지대(216)에 의해 지지된다. 후술하는 바와 같이, 기판지지대(214)는 별도의 구동부(도시안함)에 의해 지지대(216)와 함께 승강하며, 이로 인해, 기판(215)이 챔버(211)의 내부를 출입할 수 있는 해제위치(도 9에 도시)와 기판(215)에 대한 공정이 이루어지는 공정위치(도 11에 도시)로 전환된다.
기판(215)은 챔버(211)의 측벽에 형성된 배출부(217)를 통해 챔버(211)의 내부를 출입하며, 배출부(217)를 통해 챔버(211)의 내부로 이동한 기판(215)은 기판지지대(214)의 상부에 위치한다. 기판지지대(214)는 기판(215)에 비해 큰 직경을 가지며, 기판(215)은 기판지지대(214)의 중앙에 위치한다. 이때, 기판(215)은 기판지지대(214)를 관통하는 리프트핀(220)에 의해 지지되며, 기판지지대(214)로부터 상승이격된 상태를 유지한다. 또한, 샤워헤드(213)는 기판지지대(214)의 상부에 설치되며, 소스가스 또는 반응가스는 샤워헤드(213)를 통해 챔버(211)의 내부에 분사된다.
한편, 챔버(211)는 베큠 가이드(vacuum guide)(212) 및 에지링(230)을 더 포함한다. 베큠 가이드(212)는 원통 형상으로 챔버(211)의 내부에 설치된다. 도 10에 도시한 바와 같이, 에지링(230)은 챔버(211)의 내부형상과 대응되는 링 형상이며, 에지링(230)은 지지부(232), 수평지지부(234), 수직지지부(236), 그리고 가압면(238a)을 가지는 가압부(238)를 구비한다. 에지링(230)은 기판지지대(214)와 샤워헤드(213) 사이에 위치하여 베큠 가이드(212)의 내측벽으로부터 돌출된 고정돌기(212a) 상에 놓여진다. 도 9에 도시한 바와 같이, 기판지지대(214)가 해제위치에 위치할 때 에지링(230)은 고정돌기(212a) 상에 위치하며, 후술하는 바와 같이, 기판지지대(214)가 공정위치로 전환될 때 에지링(230)은 고정돌기(212a)로부터 이탈하여 기판지지대(214)의 상부에 놓여진다.
도 11 및 도 12는 도 9에 도시한 에지링의 동작을 나타내는 도면이다. 앞서 설명한 바와 같이, 기판지지대(214)는 구동부(도시안함)에 의해 지지대(216)와 함께 승강하며, 이로 인해, 해제위치 및 공정위치로 전환될 수 있다.
도 12에 도시한 바와 같이, 수평지지부(234)는 지지부(232)로부터 챔버(211)의 측벽을 향해 연장되며, 수직지지부(236)는 지지부(232)로부터 하부를 향해 연장된다. 가압부(238)는 지지부(232)로부터 챔버(211)의 내측을 향해 하향경사지도록 연장된다.
도 9에 도시한 바와 같이, 기판지지대(214)가 해제위치에 있을 때, 에지링(230)은 수평지지부(234) 및 수직지지부(236)에 의해 고정돌기(212a) 상에 위치할 수 있으며, 수평지지부(234)는 고정돌기(212a)의 상면과 접하고 수직지지부(236)는 고정돌기(212a)의 측면과 접한다. 이때, 지지부(232) 및 가압부(238)는 챔버(211)의 내측을 향해 돌출된 상태를 유지한다.
도 11에 도시한 바와 같이, 기판지지대(214)가 공정위치로 전환될 때, 기판지지대(214)는 기판(215)의 외측에 위치하는 링 형상의 에지부를 이용하여 에지링(230)을 들어 올리게 되며, 이로 인해, 에지링(230)은 고정돌기(212a)로부터 이탈되어 상승한다. 이때, 도 12에 도시한 바와 같이, 지지부(232)는 기판지지대(214)의 에지부와 인접하며, 가압부(238)는 기판지지대(214)에 놓여진 기판(215)의 에지부와 접촉하여 기판(215)의 에지부를 가압한다. 즉, 에지링(230)은 기판지지대(214)에 놓여진 상태에서 자중에 의해 기판(215)의 에지부를 가압하며, 가압부(238)는 기판(215)의 에지부와 접촉하는 가압면(238a)을 가진다.
앞서 도 1을 통해 설명한 바와 같이, 기판 상에 서로 다른 실리콘 산화막을 교대로 적층할 경우, 공정으로 인해 두 개의 실리콘 산화막 사이에 응력의 차이가 발생하며, 이로 인해, 기판의 변형(warpage, 휨 또는 뒤틀림)이 발생한다. 이와 같은 기판의 변형으로 인해 기판의 에지부는 기판지지대로부터 이격되며, 기판은 기판의 센터부가 오목한 'U'자 형상으로 변형된다. 이는 기판 내의 온도분포(기판의 센터와 에지 사이에) 등에 영향을 미치므로, 공정균일도(예를 들어, 증착률)에 큰 영향을 미친다. 실제, 위와 같은 공정을 마친 이후, 기판의 에지부에서 측정된 증착률이 기판의 센터부에서 측정된 증착률에 비해 현저히 낮음을 알 수 있었다. 따라서, 기판의 에지부가 기판지지대로부터 이격되어 기판이 변형되는 현상을 방지하기 위하여 에지링(230)의 가압부(238)를 이용하여 기판(215)의 에지부를 가압할 수 있다.
한편, 도 12에 도시한 바와 같이, 에지링(230)의 가압부(238)에 의해 가압되는 기판(215)의 에지부의 폭(w)은 기판(215)의 에지로부터 0.5 ㎜ 내지 3 ㎜ 가량내측일 수 있으며, 이 부분은 실제 반도체 공정에서 반도체 소자로 사용하지 않는 부분이므로, 반도체 소자의 수율에 영향을 미치지 않는다. 또한, 앞서 설명한 가압면(238a)은 에지부와 대응되는 폭(w)을 가질 수 있다.
도 12에 도시한 바와 같이, 에지링(230)은 가압부(238)만으로 기판지지대(214) 상에 지지된 상태를 유지할 수 있으며, 지지부(232)는 기판지지대(214)의 에지부로부터 이격된 상태(d)를 유지할 수 있다. 이 경우, 에지링(230)의 전체 무게가 가압부(238)의 가압면(238a)을 통해 기판(215)의 에지부에 전달되므로, 에지링(230)의 무게를 최소화하고도 높은 압력을 기판(215)의 에지부에 전달할 수 있다. 이와 같은 원리는 압력의 크기가 접촉면적의 크기에 반비례한다는 사실로부터 이해될 수 있다.
본 발명은 다양한 형태의 메모리 소자를 제조하는 방법 및 장치에 응용될 수 있다.

Claims (13)

  1. 3차원 구조의 메모리 소자를 제조하는 방법에 있어서,
    기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하는 단계;
    상기 절연층 및 상기 희생층을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀을 채우는 패턴을 형성하는 단계;
    상기 절연층 및 상기 희생층을 관통하는 개구를 형성하는 단계; 및
    상기 개구를 통해 에천트를 공급하여 상기 희생층을 제거하는 단계를 포함하되,
    상기 절연층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 제1 실리콘 산화막을 증착하는 단계를 포함하며,
    상기 희생층을 적층하는 단계는 상기 기판에 디클로로실란(SiCl2H2)을 공급하여 제2 실리콘 산화막을 증착하는 단계를 포함하는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  2. 제1항에 있어서,
    상기 절연층 및 상기 희생층은 상기 에천트에 대해 식각 선택비(etch selectivity)를 가지며,
    상기 희생층의 식각률은 상기 절연층의 식각률에 비해 5배 내지 300배 이상인 것을 특징으로 하는 3차원 구조의메모리 소자를 제조하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 에천트는 HF 또는 BOE 중 어느 하나를 포함하는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 절연층을 적층하는 단계는 에틸계열의 가스를 공급하는 단계를 더 포함하며,
    상기 제1 실리콘 산화막은 SiCO(Silicon Carbon Oxide)인 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 절연층을 적층하는 단계는 메틸계열의 가스를 공급하는 단계를 더 포함하며,
    상기 제1 실리콘 산화막은 SiCO(Silicon Carbon Oxide)인 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 기판의 온도는 300 내지 790도를 유지하며,
    상기 기판의 공정압력은 10 mTorr 내지 250 Torr를 유지하는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 실리콘 산화막과 상기 제2 실리콘 산화막은 서로 다른 두께를 가지는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  8. 제1항에 있어서,
    상기 절연층 및 희생층을 교대로 적층하는 단계는 에지링을 이용하여 상기 기판의 에지부를 가압하는 단계를 더 포함하는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  9. 제8항에 있어서,
    상기 기판의 에지부는 상기 기판의 에지로부터 0.5 ㎜ 내지 3 ㎜ 내측에 해당하는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 에지링은 세라믹 재질인 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  11. 3차원 구조의 메모리 소자를 제조하는 방법에 있어서,
    기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하는 단계;
    상기 절연층 및 상기 희생층을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀을 채우는 패턴을 형성하는 단계;
    상기 절연층 및 상기 희생층을 관통하는 개구를 형성하는 단계; 및
    상기 개구를 통해 에천트를 공급하여 상기 희생층을 제거하는 단계를 포함하되,
    상기 절연층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 제1 실리콘 산화막을 증착하는 단계를 포함하며,
    상기 희생층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10, 디클로로실란(SiCl2H2)을 포함하는 군으로부터 선택된 하나 이상의 가스와 B2H6, PH3를 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 보론(boron) 또는 인(phosphorus)이 주입된 제2 실리콘 산화막을 증착하는 단계를 포함하는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  12. 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하여 3차원 구조의 메모리 소자를 제조하는 장치에 있어서,
    기판에 대한 공정이 이루어지는 챔버;
    상기 챔버 내에 설치되어 상기 기판이 놓여지는 기판지지대; 및
    상기 기판 상에 상기 절연층을 적층할 때 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하며, 상기 기판 상에 상기 희생층을 적층할 때 상기 기판에 디클로로실란(SiCl2H2)을 공급하는 샤워헤드를 포함하는 것을 특징으로 하는 3차원 구조의 메모리 소자 제조장치.
  13. 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하여 3차원 구조의 메모리 소자를 제조하는 장치에 있어서,
    기판에 대한 공정이 이루어지는 챔버;
    상기 챔버 내에 설치되어 상기 기판이 놓여지는 기판지지대; 및
    상기 기판 상에 상기 절연층을 적층할 때 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하며, 상기 기판 상에 상기 희생층을 적층할 때 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10, 디클로로실란(SiCl2H2)을 포함하는 군으로부터 선택된 하나 이상의 가스와 B2H6, PH3를 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하는 샤워헤드를 포함하는 것을 특징으로 하는 3차원 구조의 메모리 소자 제조장치.
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