CN101764134A - 三维半导体存储装置及其操作方法 - Google Patents
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Abstract
本发明提供一种三维半导体存储装置及其操作方法。三维半导体存储装置包括：多个字线结构，在基底上；有源半导体图案，在所述多个字线结构之间；信息存储元件，在所述多个字线结构和所述有源半导体图案之间。所述多个字线结构中的每个字线结构包括彼此分隔开并堆叠的多条字线，所述有源半导体图案包括电极区域和沟道区域，电极区域和沟道区域具有彼此不同的导电类型并交替布置。
Description
技术领域
在此公开的本发明涉及三维半导体装置及其操作方法。
背景技术
为了满足消费者对于高性能和低价格的需求，会需要集成度更高的半导体装置。在半导体存储装置的情况下，因为半导体存储装置的集成度是确定产品价格的重要因素，所以会尤其需要提高的集成度。在通常的二维或平面半导体存储装置的情况下，因为通常的二维或平面半导体存储装置的集成度主要会由单位存储单元所占据的面积来确定，所以集成度会受精细图案化技术水平的影响。然而，因为为了增加图案的精细度会需要极其昂贵的半导体设备，所以虽然可以增加二维存储装置的集成度，但是仍然受到限制。
发明内容
本发明可以提供具有增加的集成度的半导体存储装置。
本发明的一些实施例可提供操作具有能够存储多位的存储单元的半导体存储装置的方法。
本发明的实施例提供三维半导体存储装置，三维半导体存储装置包括：多个字线结构，在基底上；多个有源半导体图案，在字线结构之间；多个信息存储元件，在字线结构和有源半导体图案之间。在一些实施例中，每个字线结构包括彼此分隔开并顺序堆叠的多条字线，有源半导体图案包括交替布置并具有彼此不同的导电类型的多个电极区域和多个沟道区域。
一些实施例提供的是，构成一个有源半导体图案的电极区域和沟道区域连续布置，每个沟道区域直接接触与该沟道区域相邻的两个电极区域。
在一些实施例中，多条位线设置为连接电极区域中的对应的电极区域，位线被设置在所述字线结构中的字线结构上方或下方以与所述字线交叉。一些实施例提供的是，位线包括：第一位线，连接电极区域中的与奇数有源半导体图案对应的电极区域；第二位线，连接电极区域中的与偶数有源半导体图案对应的电极区域并与所述第一位线电分离。在一些实施例中，第一位线设置在字线结构上方，第二位线设置在字线结构下方。
一些实施例包括：多条位线，与字线结构上方或下方交叉；多个开关元件，设置在电极区域中的电极区域和位线中的位线之间，以控制电极区域中的电极区域和位线中的位线之间的电连接。在一些实施例中，开关元件中的开关元件被构造为将一对相邻的有源半导体图案中的一个有源半导体图案的电极区域中的电极区域电连接到位线中的对应的位线，并被构造为使所述一对相邻的有源半导体图案中的另一个有源半导体图案的电极区域中的电极区域与位线电分离。
在一些实施例中，基底包括设置有字线结构的单元阵列区域和设置有外围电路的外围区域。一些实施例提供的是，字线结构设置的层次高于外围电路下方的基底的层次。
一些实施例包括：多条位线，与字线结构上方或下方交叉；多个开关元件，设置在所述电极区域中的电极区域和位线之间，以控制电极区域和位线之间的电连接；多个MUX电路，连接到位线，以选择位线中的至少一条位线。一些实施例提供的是每个MUX电路被构造为独立地操作。
本发明的一些实施例包括操作如这里描述的三维半导体存储装置的方法。所述方法可以包括通过选择性地控制穿过存储单元晶体管的电流通路来选择单元的步骤，存储单元晶体管包括字线、有源半导体图案和信息存储元件。在一些实施例中，选择单元的步骤包括：将选择字线电压施加到构成选择的存储单元晶体管的选择字线；将低于选择字线电压的未选字线电压施加到至少一个未选的存储单元晶体管的字线；将源极电压施加到构成选择的存储单元晶体管的电极区域中的一个电极区域，并将漏极电压施加到所述电极区域中的另一个电极区域。
在一些实施例中，存储单元晶体管的信息存储元件均包括分别与对应的存储单元晶体管的两个电极区域相邻的第一存储区域和第二存储区域。对应的方法可以包括：将电荷局部地注入到第一存储区域中，以执行第一编程操作；将电荷局部地注入到第二存储区域中，以执行第二编程操作。
一些实施例提供的是，通过选择性地控制穿过存储单元晶体管的电流通路以选择单元来执行第一编程操作和第二编程操作。在一些实施例中，选择用于第一编程操作和第二编程操作的的单元的步骤包括选择字线电压、源极电压、漏极电压，从而引起热载流子注入现象。
在一些实施例中，第一编程操作包括：将漏极电压施加到与第一存储区域相邻的电极区域；将源极电压施加到与第一存储区域分隔开的电极区域。一些实施例提供的是，第二编程操作包括：将漏极电压施加到与第二存储区域相邻的电极区域；将源极电压施加到与第二存储区域分隔开的电极区域。
一些实施例提供的是，在第一编程操作或第二编程操作中，将未选字线电压施加到：(i)不包括选择字线并构成与选择字线相邻的字线结构的字线；(ii)包括选择字线的字线结构中包括的其他的字线。
在一些实施例中，存储单元晶体管的信息存储元件包括分别与对应的存储单元晶体管的电极区域中的两个电极区域相邻的第一存储区域和第二存储区域，所述方法包括：执行根据与利用单元选择操作注入到第一存储区域中的电荷的量相关的穿过存储单元晶体管的电流的测量的第一读取操作；执行根据与利用单元选择操作注入到第二存储区域中的电荷的量相关的穿过存储单元晶体管的电流的测量的第二读取操作。
在一些实施例中，在第一读取操作和第二读取操作期间交换施加到对应的存储单元晶体管的两个电极区域的电压。一些实施例包括：执行擦除操作即，通过产生字线和电极区域之间或字线和沟道区域之间的电势差来同时擦除存储在多个存储单元晶体管中的信息。
本发明的一些实施例包括三维半导体存储装置。所述装置可以包括：多个字线结构，包括在基底上彼此分隔开的多条字线；多个有源半导体图案，布置在字线结构之间，并包括多个电极区域和多个沟道区域。一些实施例可以包括在字线结构和有源半导体图案之间的多个信息存储元件。装置可以包括：多条位线，连接电极区域中的对应的电极区域并与字线结构上方或下方交叉；多个开关元件，设置在电极区域中的电极区域和位线中的位线之间，以控制电极区域中的电极区域和位线中的位线之间的电连接。
在一些实施例中，开关元件中的开关元件被构造为将一对相邻的有源半导体图案中的一个有源半导体图案的电极区域中的电极区域电连接到位线中的对应的位线，并被构造为使所述一对相邻的有源半导体图案中的另一个有源半导体图案的电极区域中的电极区域与位线电分离。
注意的是，本发明的参照一个实施例描述的方面可以包括在不同的实施例中，尽管没有对其进行具体的描述。即，所有实施例和/或任何实施例的特征可以以任何方式进行合并和/或组合。在下面阐述的描述中详细地说明本发明的这些和其他目的和/或方面。
附图说明
包括附图以提供对于本发明的进一步的理解，并且将附图包括在本说明书中并构成本说明书的一部分。附图示出了本发明的一些实施例，并与描述一起用于说明本发明的原理。在附图中：
图1是用于示出根据本发明一些实施例的三维半导体存储装置的单位单元结构的透视图；
图2是用于示出根据本发明一些实施例的三维半导体存储装置的单元阵列的电路图；
图3是用于示出根据本发明一些实施例的三维半导体存储装置的单元阵列的透视图；
图4是用于示出根据本发明一些实施例的存储单元晶体管的操作的剖视图；
图5和图6是用于示出根据本发明一些实施例的单元阵列结构的电路图；
图7是用于示出根据本发明一些实施例的单元阵列结构的电路图；
图8是用于示出根据本发明一些实施例的单元阵列结构的电路图；
图9和图10是用于示出根据本发明一些实施例的单元阵列结构的平面图和剖视图；
图11和图12是用于示出根据本发明一些实施例的单元阵列结构的透视图；
图13至图18是用于示出根据本发明一些实施例的电极区域的结构的透视图；
图19是用于示出根据本发明一些实施例的沟道区域的电连接的透视图；
图20是用于示出本发明一些实施例的一个技术方面的剖视图；
图21至图24是用于示出根据本发明一些实施例的制造半导体装置的方法的透视图；
图25和图26是用于示出根据本发明一些实施例的操作半导体装置的方法的透视图和平面图；
图27是示例性示出根据本发明一些实施例的存储单元晶体管的编程方法的表；
图28和图29是示例性示出用于前述的四位(bit)编程的选择位线的方法的电路图；
图30和图31是用于示出根据本发明一些实施例的半导体存储装置的读取和写入操作的表；
图32和图33是用于示出根据本发明一些实施例的半导体存储装置的单元阵列的电路图和透视图；
图34和图35是用于示出根据本发明一些实施例的半导体存储装置的单元阵列的电路图和透视图；
图36是用于示出根据本发明一些实施例的半导体存储装置的单元阵列的透视图；
图37和图38是用于示出根据本发明一些实施例的半导体存储装置的单元阵列的电路图和透视图；
图39是用于示出根据本发明一些实施例的半导体存储装置的单元阵列的透视图；
图40和图41是用于示出根据本发明一些实施例的制造半导体存储装置的方法的透视图；
图42和图43是用于示出根据本发明一些实施例的制造半导体存储装置的方法的透视图；
图44至图53是用于示出根据本发明一些实施例的制造半导体存储装置的方法的透视图；
图54是示出根据本发明一些实施例的半导体存储装置的单元阵列结构的示意图；
图55是示例性示出根据本发明一些实施例的半导体存储装置的单元阵列结构的透视图；
图56是用于示出根据本发明一些实施例的半导体存储装置的扇区的电路图；
图57是示意性示出根据本发明一些实施例的设置有闪速存储装置的存储卡1200的框图；
图58是示意性示出根据本发明一些实施例的设置有闪速存储系统1310的信息处理系统的框图。
具体实施方式
现在，将在下文中参照示出了本发明实施例的附图来更充分地描述本发明。然而，本发明不应该被理解为局限于在此提出的实施例。相反，提供这些实施例使本公开将是彻底的和完全的，并将使本发明的范围充分地传达给本领域的技术人员。
应该理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件并不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。因此，在不脱离本发明的范围的情况下，下面讨论的第一元件可被命名为第二元件。另外，如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，如这里所使用的，术语“包含”或“包括”是开放式的，包括一个或多个所述元件、步骤和/或功能且不排除一个或多个未提及的元件、步骤和/或功能。术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
还应该理解的是，当将元件称为“连接”到另一元件时，它可以直接连接到另一元件，或者可以存在中间元件。相反，当将元件称为“直接连接”到另一元件时，不存在中间元件。还应该理解的是，示出的元件的尺寸和相对方位不是按比例示出的，在一些示例中，为了说明的目的而将它们夸大。相同的标号始终表示相同的元件。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语例如在通用的字典中定义的术语应该被解释为具有与相关领域的上下文中它们的意思相一致的意思，而不是理想地或者过于正式地解释它们的意思。现在，将在下文中参照示出了本发明优选实施例的附图来更充分地描述本发明。然而，本发明可以以许多不同的形式来实施，而不应被理解为局限于在此提出的实施例。相反，提供这些实施例使本公开将是彻底的和完全的，并将使本发明的范围充分地传达给本领域的技术人员。
应该理解的是，前述的一般性示出和后面的详细描述是示例性的，提供了要求保护的发明的额外的说明。
在本发明的一些实施例中详细地指明了标号，其示例示出在附图中。在整个附图中，相同的标号用于指示描述和附图中的相同或相似的元件。
图1是用于示出根据本发明一些实施例的三维半导体存储装置的单位单元结构的透视图。
参照图1，三维半导体存储装置可以包括至少一条字线(WL)、至少一个有源半导体图案(ASP)、位于至少一条字线(WL)和至少一个有源半导体图案(ASP)之间的存储层(ML)。有源半导体图案(ASP)可以为提供半导体特性的材料中的至少一种，并可以包括至少一个电极区域(ER1、ER2)和位于电极区域之间的至少一个沟道区域(CR)。
一些实施例提供的是，一对电极区域(ER1和ER2)和位于这对电极区域(ER1和ER2)之间的一个沟道区域(CR)可以构成三维存储装置的单位存储单元。沟道区域(CR)可以为轻掺杂有第一导电类型杂质的半导体，电极区域(ER1和ER2)可以为重掺杂有第二导电类型杂质的半导体。例如，沟道区域(CR)可以为轻掺杂的p型硅(p-Si)，电极区域(ER1和ER2)可以为重掺杂的n型硅(n+Si)，或者，沟道区域(CR)可以为轻掺杂的n型硅(n-Si)，电极区域(ER1、ER2)可以为重掺杂的p型硅(p+Si)。因此，电极区域(ER1和ER2)和沟道区域(CR)可以形成npn结构或pnp结构。
在一些实施例中，字线(WL)被构造为控制沟道区域(CR)的电势，并可以被用作存储单元晶体管的控制电极区域(ER1和ER2)之间的电流通路的栅电极。为此目的，字线(WL)可以由导电材料中的至少一种形成。
存储层(ML)设置在字线(WL)和沟道区域(CR)之间，并可以被用作存储单元晶体管的栅极电介质。存储层(ML)可以包括用于电荷存储的薄膜。例如，存储层(ML)可以包括具有捕获位(trap site)的电介质中的一种和/或电隔离的导电材料中的一种。
另外，电极区域(ER)可以电连接到与字线(WL)交叉的位线(BL)。位线(BL)彼此电分开，可以将两个不同的电压交替地施加到位线(BL)，从而可以通过镜位操作方法(Mirror-bit operating method)来存储数据。将参照图5至图18来更详细地描述本发明的涉及位线的结构和布局的技术特征。
图2是示出根据本发明一些实施例的三维半导体存储装置的单元阵列的电路图。图3是用于示出根据本发明一些实施例的三维半导体存储装置的单元阵列的透视图。为了简化描述，可以省略实施例的已经参照图1进行了说明的技术特征的描述。
参照图2和图3，三维半导体存储装置包括两个或更多个字线结构(WLS)、位于两个或更多个字线结构之间的两个或更多个有源半导体图案(ASP)、位于字线结构(WLS)和有源半导体图案(ASP)之间的存储层(ML)，这样构成了三维排列的存储单元晶体管。
如图所示，每个字线结构(WLS)可以包括位于不同的层次(level)处的两条或更多条字线(WL)和位于两条或更多条字线之间的电介质。每条字线(WL)可以被用作存储单元晶体管的栅电极。每个有源半导体图案(ASP)可以包括两个或更多个电极区域(ER)和位于电极区域(ER)之间的两个或更多个沟道区域(CR)。电极区域(ER)和沟道区域(CR)彼此接触，可以交替排列，并可以具有不同的导电类型，如图1中所示。
根据本发明的一些实施例的一方面，因为电极区域(ER)和沟道区域(CR)彼此接触并交替排列，所以可以基本由有源半导体图案(ASP)和存储层(ML)填充字线结构(WLS)之间的空间。即，相邻的沟道区域(CR)可以不是通过绝缘体电分离，而是可以通过导电类型与沟道区域(CR)的导电类型不同的半导体材料(例如，电极区域(ER))电分离。
同时，根据上述布局，一条字线(WL)设置为面对设置在所述字线(WL)两侧处的一对有源半导体图案(ASP)，一个有源半导体图案(ASP)设置为面对设置在所述有源半导体图案(ASP)两侧处的一对字线结构(WLS)。结果，可以通过一对相邻的有源半导体图案(ASP)之间的一条字线来控制所述一对相邻的有源半导体图案(ASP)的电势。即，一条字线(WL)可以被用作与所述字线(WL)相邻的两个存储单元晶体管的共栅电极。
类似地，可以通过与一个有源半导体图案(ASP)相邻的一对字线(WL)来控制所述一个有源半导体图案(ASP)的两个侧壁的电势。这里，为了独立地控制有源半导体图案(ASP)的侧壁的电势，彼此相邻的一对字线(WL)可以被构造为可以将不同的电压施加到所述一对字线(WL)。例如，第2i-1字线可以形成为与第2i字线分开，其中，i为自然数。在这样的情况下，一个有源半导体图案(ASP)可以被用作两个晶体管的共有源区域，所述两个晶体管分别将与所述一个有源半导体图案(ASP)相邻的两条字线用作栅电极。
图4是用于示出根据本发明一些实施例的存储单元晶体管的操作的剖视图。
参照图4，如上所述，字线(WL)可以被用作存储单元晶体管的栅电极。即，可以通过施加到字线(WL)的电压在沟道区域(CR)中形成反转区域(IR，inversion region)。反转区域(IR)可以电连接位于对应的沟道区域(CR)的两侧处的电极区域(ER)。当电连接电极区域(ER)时，对应的存储单元晶体管可以导通。
这里，因为存储在存储层(ML)中的信息(例如电荷)会影响沟道区域(CR)的电势，所以反转区域(IR)的形成或存储单元晶体管的导通会依赖于存储在存储层(ML)中的信息。根据本发明的一些实施例，可以通过根据经过连接到电极区域(ER)的互连线(例如，位线)的读取电流的测量来读取存储在存储层(ML)中的信息。
根据本发明一些实施例的存储单元晶体管的写入操作可以包括利用夹断现象(pinch-off phenomenon)将电荷注入到存储层(ML)中。夹断现象是指当栅电极和漏电极之间的电势小于阈值电压时在与漏电极相邻的区域中不形成沟道区域(即，反转区域(IR))。在这种情况下，因为大电场可以形成在漏电极和形成的沟道区域之间，所以夹断区域中的电荷可以具有很大的动能，并因此可以被注入到存储层(ML)中。
同时，因为电极区域(ER)和沟道区域(CR)可以厚于每条字线(WL)或字线结构(WLS)，所以电极区域(ER)和沟道区域(CR)可以形成为面对这两条或更多条字线(WL)。因此，在反转区域(IR)没有局部地形成在选择的字线周围而是在与反转区域(IR)的上部或下部相邻的字线周围延伸的情况下，在写入操作或读取操作中会产生错误。
根据本发明的一些实施例，字线(WL)之间的竖直间隔(d1)(即，字线(WL)之间的绝缘层(未示出)的厚度)可以大于反转区域(IR)的延伸宽度(d2)。在这样的情况下，因为反转区域(IR)没有延伸到未选择的字线的侧表面，所以可以防止写入操作或读取操作中的上述的错误。
图5和图6是用于示出根据本发明一些实施例的单元阵列结构的电路图。
如图5中所示，选择晶体管(Sel.TR)可以二维地布置在有源半导体图案(ASP)下方。在一些实施例中，如图6中所示，选择晶体管(Sel.TR)可以二维地布置在有源半导体图案(ASP)上方。可以由选择线(Sel.Line)来连接选择晶体管(Sel.TR)的栅电极，可以由与选择线(Sel.Line)交叉的位线来连接选择晶体管的漏电极(或源电极)，电极区域(ER)可以连接到选择的晶体管(Sel.TR)的源电极(或漏电极)。
在这样的情况下，因为每条选择线(Sel.Line)可以控制选择晶体管(Sel.TR)的导通/截止操作，所以每条选择线(Sel.Line)可以控制位线(BL)和电极区域(ER)之间的电连接。例如，在选择一条选择线(Sel.Line)和两条相邻的位线(BL)的情况下，可以独立地选择连接到由所述一条选择线(Sel.Line)和所述两条相邻的位线(BL)选择的两个相邻的选择晶体管(Sel.TR)的两个电极区域(ER)。因此，当将不同的电压施加到选择的两条位线(BL)并且设置在所述选择的两条位线(BL)上方或下方的存储单元之一被施加到预定的字线的电压导通时，可以产生穿过所述导通的存储单元的电流。
同时，在交换施加到选择的两条位线(BL)的电压的情况下，电流可以沿与上面描述的情况中的电流所沿的方向相反的方向流动。将参照图27至图29来更详细地描述这样的电流方向的改变，并可以将这样的电流方向的改变用作在一个存储单元中存储两位的方法。根据本发明的一些修改实施例，可以将选择线(Sel.Line)分组，并且每组选择线可以包括具有相等的电势的至少一条选择线(Sel.Line)。
图7是用于示出根据本发明一些其他的实施例的单元阵列结构的电路图。为了便于描述，可以省略对于实施例的与参照图5和图6描述的技术特征有所重叠的技术特征的描述。
参照图7，选择晶体管(Sel.TR)可以二维地布置在有源半导体图案(ASP)下方。与上面参照图5描述的实施例相反，一些实施例提供的是，一对选择晶体管(Sel.TR)共用共连接到位线(BL)的漏电极，电极区域(ER)连接到选择晶体管(Sel.TR)的源电极。结果，选择晶体管(Sel.TR)的布局结构可以与公知的DRAM的存储单元晶体管的布局结构基本相同。
图8是示出根据本发明一些其他的实施例的单元阵列结构的电路图，图9和图10是用于示出图8的实施例的平面图和剖视图。具体地讲，图10是沿图9的虚线I-I′截取的剖视图。
参照图8至图10，单元阵列结构可以包括分别布置在字线结构(WLS)上方和下方的顶部位线(T.BL)和底部位线(B.BL)。顶部位线(T.BL)和底部位线(B.BL)可以连接到不同的电极区域(ER)。例如，如图8和图10中所示，顶部位线(T.BL)可以连接到偶数电极区域的顶部，底部位线(B.BL)可以连接到奇数电极区域的底部。
在这样的情况下，可以通过选择预部位线(T.BL)来实现将偶数电极区域用作源电极/漏电极的存储单元晶体管的电存取。类似地，可以通过选择底部位线(B.BL)来实现将奇数电极区域用作源电极/漏电极的存储单元晶体管的电存取。通过将这些位线分开，可以独立地选择一个存储单元而不用单独的开关元件。例如，通过选择一对相邻的顶部位线(T.BL)和一条字线(WL)，可以选择将选择的对应的字线(WL)用作共栅电极的两个存储单元晶体管之一。同样，可以通过选择一对相邻的底部位线(B.BL)来独立地选择另一存储单元晶体管。
如图10中所示，底部位线(B.BL)和顶部位线(T.BL)可以通过塞24、34连接到电极区域(ER)。塞24、34可以包含从由导电材料(例如，金属材料、金属硅化物和/或多晶硅等)组成的组中选择的至少一种。在一些实施例中，电极区域(ER)可以包括沟道区域(CR)、接触存储层(ML)的半导体层12、设置到半导体层12中的塞电极14。塞电极14可以包含从由导电材料(例如，金属材料、金属硅化物和/或多晶硅等)组成的组中选择的至少一种，并还可以包括用于与半导体层12欧姆接触的阻挡金属层(barrier metal layer)。
一些实施例提供的是，为了实现本发明的技术精神，塞24、34或塞电极14是可选的，并可以通过各种修改实施例来实现塞24、34或塞电极14。
图11和图12是用于示出根据本发明一些修改实施例的单元阵列结构的透视图。
参照图11，单元阵列结构可以包括：第一位线(BL1)，设置在字线结构(WLS)的顶部处；第二位线(BL2)，设置在字线结构(WLS)的顶部处。第一位线(BL1)和第二位线(BL2)可以连接到偶数电极区域和奇数电极区域的顶部区域。为此，如图12中所示，第二位线(BL2)可以设置在第一位线(BL1)之间，并可以在第一位线(BL1)下方延伸，以包括连接到奇数电极区域的延伸部分(BL_ext)。即，第一位线(BL1)可以设置在电极区域(ER)上方并与字线(WL)交叉，第二位线(BL2)可以设置在沟道区域(CR)上方并与字线(WL)交叉。
同时，为了第二位线(BL2)和沟道区域(CR)之间的电分离，可以将沟道区域(CR)的顶表面与第二位线(BL2)的底表面分开预定的距离(d3)，如图11中所示。在这样的情况下，为了第二位线(BL2)和电极区域(ER)之间的电连接，可以将电极区域(ER)和沟道区域(CR)形成为具有与上面的距离(d3)对应的高度差。根据一些实施例，第二位线(BL2)和电极区域(ER)可以通过设置在第二位线(BL2)和电极区域(ER)之间的单独的塞(例如，图10的塞34)电连接。
图13至图18是用于示出根据本发明一些实施例的电极区域的结构的透视图。
参照图13和图14，电极区域可以包括接触沟道区域(CR)的半导体层12。半导体层12可以为导电类型与沟道区域(CR)的导电类型不同的半导体。例如，沟道区域(CR)可以为轻掺杂的p型硅，电极区域(ER)的半导体层12可以为重掺杂的n型硅。这里，沟道区域(CR)和半导体层12可以具有单晶结构和/或多晶结构。
如图13中所示，在位线(BL)设置在电极区域(ER)上方的情况下，如上所述，位线(BL)可以通过顶部塞34连接到电极区域(ER)的顶部区域。如图14中所示，在位线(BL)设置在电极区域(ER)下方的情况下，位线(BL)可以直接连接到电极区域(ER)的底部区域。然而，如图10中所示，位线(BL)和电极区域(ER)可以通过单独的底部塞24电连接。
参照图15至图18，与上面参照图10和图11描述的实施例中相同，电极区域(ER)可以包括接触沟道区域(CR)的半导体层12和插入到半导体层12中的塞电极14。塞电极14可以穿透半导体层12，或可以插入到半导体层12中，从而具有低于最下方的字线(WL)的顶表面的底表面，如图15中所示。
半导体层12可以为导电类型与沟道区域(CR)的导电类型不同的半导体。例如，沟道区域(CR)可以为轻掺杂的p型硅，电极区域(ER)的半导体层12可以为重掺杂的n型硅。这里，沟道区域(CR)和半导体层12可以具有单晶结构和/或多晶结构。虽然电极区域(ER)的半导体层12可以包含高浓度的杂质从而具有导电性，但是一些实施例提供的是，半导体层12的电阻率可以高于金属的电阻率。
塞电极14可以由电阻率相对低于半导体层12的电阻率的材料组成的组中选择的一种形成。例如，塞电极14可以为从由金属材料、金属氮化物和/或金属硅化物等组成组中选择的至少一种。在这样的情况下，可以减少因半导体层12的高电阻率导致的诸如低操作速度和/或高功耗的技术问题。
一些实施例提供的是，在半导体层12和塞电极14之间材料种类的差异会在半导体层12和塞电极14之间形成非欧姆接触。根据一些实施例，塞电极14可以包含用于欧姆接触的材料(例如，金属氮化物)以解决这样的技术问题。
在一些实施例中，塞电极14的顶表面可以高于半导体层12。因此，在例如上面参照图10描述的实施例中，通过利用用于形成塞电极14的工艺，使顶部位线(T.BL)与电极区域(ER)连接的顶部塞34可以与塞电极14同时形成。
如图16中所示，绝缘层30可以进一步形成在字线结构(WLS)之间。沟道区域(CR)和电极区域(ER)可以设置在绝缘层30和字线结构(WLS)之间。例如，在利用气相沉积技术以相同的厚度形成沟道区域(CR)和电极区域(ER)的情况下，可以在字线结构(WLS)之间进一步形成间隙区域，并可以利用绝缘层30来填充间隙区域。在这样的情况下，形成塞电极14可以包括将绝缘层30图案化以形成暴露电极区域(ER)的内壁的孔35以及利用导电材料填充所述孔。
至少一些位线(BL)可以连接到字线结构(WLS)的底部处的电极区域的底部区域。在这样的情况下，位线(BL)可以为形成在基底中的杂质区域和/或形成在基底上的单独的导电图案。在位线(BL)由与半导体层12的材料不同的材料形成情况下，可以在位线(BL)和半导体层12之间进一步形成用于欧姆接触的薄层(例如，金属氮化物)。
图19是用于示出根据本发明一些实施例的沟道区域的电连接的透视图。
参照图19，沟道区域(CR)可以电连接到设置在沟道区域(CR)上的阱恢复线(well pick-up line)40。因此，可以通过阱恢复线40控制沟道区域(CR)的电势。根据一些实施例，阱恢复线40与字线(WL)交叉并电连接沟道区域(CR)。为了阱恢复线40和电极区域(ER)之间的电分离，可以在阱恢复线40和电极区域(ER)之间进一步设置绝缘材料。
在一些实施例中，如图17中所示，沟道区域(CR)可以电连接到基底(或形成在基底中的阱区域)。在这样的情况下，可以通过形成在单元阵列区域的预定区域上的单独的恢复线(未示出)来控制基底或阱区域的电势。
图20是用于示出根据本发明的一些实施例的一个技术方面的剖视图。
参照图20，基底(Sub)可以包括单元阵列区域和外围区域。在单元阵列区域上，可以三维地布置参照图1至图19描述的存储单元晶体管。即，单元阵列区域可以包括构成上述单元阵列结构的字线结构(WLS)、有源半导体图案(ASP)、存储层(ML)和/或位线(BL)。
在外围区域上，可以设置有操作存储单元晶体管的功能性电路(例如，解码器、放大电路、感测电路等)，功能性电路可以包括集成在基底(Sub)上的外围晶体管，如图20中示例性示出的。外围晶体管可以通过互连线结构电连接到存储单元晶体管，互连线结构可以包括可连接到外围晶体管的电极的接触塞、焊盘、通孔塞和/或互连线。
根据一些实施例，单元阵列可以形成在层次基本高于外围区域的基底(Sub)的顶表面的层次处。例如，字线结构(WLS)的底表面可以高于基底(Sub)的集成有外围晶体管的顶表面。如将在下面参照图21至图24描述的，因为可以通过在基底(Sub)上沉积薄层并将沉积的薄层图案化来形成字线结构(WLS)，所以根据本发明的单元阵列的竖直层次可以高于基底(Sub)的顶表面。
另外，在形成字线结构(WLS)之后，因为有源半导体图案(ASP)可以形成在字线结构(WLS)之间，所以在材料种类、杂质浓度和/或晶体结构中的至少一个方面，有源半导体图案(ASP)可以与基底(Sub)基本不同。
图21至图24是用于示出根据本发明一些实施例的制造半导体装置的方法的透视图。
参照图21，可以在基底上顺序交替地沉积绝缘层50和导电层60。可以通过利用例如一种或多种气相沉积技术来形成绝缘层50和导电层60。绝缘层50可以包含从由硅氧化物层、硅氮化物层、硅氧氮化物层和/或低k电介质等组成的组中选择的至少一种。导电层60是可用作字线(WL)的薄层，并可以包括从由重掺杂的多晶硅层、金属层、金属硅化物层和/或金属氮化物层等组成的组中选择的至少一种。
在导电层60上，可以形成具有关于绝缘层50和导电层60的蚀刻选择性的掩模图案70。根据一些实施例，掩模图案70可以为光致抗蚀剂图案，并可以形成为线形和/或条形，如图所示。
参照图22，可以利用掩模图案70作为蚀刻掩模来图案化绝缘层50和导电层60，以形成限定字线(WL)的形状的线形的开口55。即，通过开口55暴露字线(WL)的侧壁，顺序堆叠在两个相邻的开口55之间的字线(WL)构成上述的字线结构(WLS)。然后，可以去除掩模图案70。
在一些修改实施例中，顺序交替沉积绝缘层50和半导体层60的操作以及图案化沉积的绝缘层50和导电层60以形成开口55的操作可以被交替重复地执行两次或更多次。
参照图23，可以在开口55中顺序地形成存储层(ML)和半导体层80。根据一些实施例，存储层(ML)可以包括电荷存储层。例如，存储层(ML)可以包括硅氮化物层，存储层(ML)还可以包括从由硅氧化物层和/或高k电介质等组成的组中选择的至少一种。
半导体层80可以为包含低浓度的第一导电类型杂质的半导体材料。根据一些实施例，半导体层80可以为通过利用化学气相沉积形成的轻掺杂的p型硅层。根据一些其他的实施例，半导体层80可以为通过利用基底作为种子生长出的外延层。在这样的情况下，在形成半导体层80之前，可以进一步执行在开口55的底部处蚀刻存储层(ML)以暴露基底的顶表面的操作，从而将基底用作种子层。如上面参照图5、图7、图8所描述的，在电极区域(ER)电连接到下面的位线(BL)的实施例的情况下，为了这样的电连接，可以进一步在开口55的底部处蚀刻存储层(ML)。
然后，为了节点分离，可以进一步执行半导体层80和存储层(ML)的回蚀工艺(etch-back process)。在这样的情况下，半导体层80可以在字线结构(WLS)之间水平地分离，如图所示。覆盖蚀刻工艺(blanket etch process)可以包括可以使用具有关于绝缘层50蚀刻选择性的蚀刻剂(etch recipe)的化学机械剖光。
参照图24，将半导体层80图案化以形成二维排列的孔85。孔85可以形成得很深，使得孔85的底表面与构成字线结构(WLS)的最下面的字线(WL)相邻。然后，可以将第二导电类型的杂质以高浓度注入和/或扩散到半导体层80的通过孔85暴露的内壁中，以在位于孔85周围的半导体层80中形成第二导电类型的半导体层12。
在形成了填充孔85的导电材料之后，可以执行节点分离工艺以形成连接到半导体层80的塞电极14。塞电极14可以由从金属材料、金属硅化物和/或金属氮化物等组成的组中选择的至少一种形成，并可以包括用于上述的欧姆接触的阻挡金属层。
根据一些实施例，在形成了塞电极14之后，或者在形成导电层60之前，可以进一步执行形成用于与电极区域(ER)电连接的位线的操作。
根据一些修改实施例，与图23中示出的实施例相反，可以基本相同地(Conformally)形成半导体层80，半导体层80的厚度可以小于字线结构(WLS)之间的间隔的一半。在这样的情况下，可以在一对相邻的字线结构(WLS)之间形成没有被半导体层80填充的间隙区域。根据这样的修改实施例，可以利用绝缘材料30来填充间隙区域，与参照图16描述的实施例中相同。另外，在形成绝缘材料之前和/或之后，可以形成暴露间隙区域的内壁的孔，然后，可以执行用于形成电极区域(ER)的离子注入工艺和/或离子扩散工艺。
图25和图26是用于分别示出根据本发明一些实施例的操作半导体装置的方法的透视图和平面图。图27是示出根据本发明一些实施例的存储单元晶体管的示例性编程方法的表。
参照图25和图26，当将高于阈值电压的电压施加到一条字线(例如，WL21)时，可以在与所述一条字线(WL21)相邻的沟道区域的一个侧壁中形成反转区域(IR)。这里，在将不同的电压施加到两个相邻的电极区域(ER1和ER2)的情况下，如上参照图4所描述的，可以通过反转区域(IR)电连接电极区域(ER1和ER2)。
同时，当施加到电极区域(ER1和ER2)中的一个电极区域(例如，ER2)的电压和施加到选择的字线(WL21)的电压之间的差小于阈值电压(Vth)时，对应的存储单元晶体管的沟道区域可被夹断。如上面参照图4所描述的，在夹断区域中的电荷可以具有高动能，因此可以局部地注入到与对应的存储层(ML2)的选择的电极区域(ER2)相邻的存储区域(MR3)中。根据本发明一些实施例的存储装置的单元晶体管的编程方法可以使用这样的热载流子注入。
当交换施加到电极区域(ER1和ER2)的电压时，形成夹断区域的部分也可以改变。因此，电荷可以局部地注入到与新选择的电极区域(即，ER1)相邻的存储区域(MR4)中。结果，根据这样的编程方法，可以在选择的字线(WL21)和选择的沟道区域(CR)之间的一个存储层(ML2)中存储两位。在选择与选择的沟道区域(CR)相邻的另一条字线(WL11)的情况下，可以同样地在与选择的字线(WL11)相邻的另一个存储层(ML1)中存储两位。结果，根据本发明的一些实施例，为了在一个沟道区域(CR)中存储四位，在编程期间可共用一对相邻的字线之间的一个沟道区域(CR)。
同时，为了防止在预定的编程操作中的不期望的编程，可以将与选择的字线(WL21)相邻的其他字线(WL11、WL12、WL22)连接到低于阈值电压(Vth)的电压(例如，地电压)或者将与选择的字线(WL21)相邻的其他字线(WL11、WL12、WL22)浮置，如图27中所示。
图28和图29是示出用于上述四位编程的选择位线的示例性方法的电路图。应该理解的是，提供这些电路图作为示例，以示出本发明的技术精神。就此，可以对施加电压、操作方法等进行各种修改。
参照图28，可以将可导通对应的选择晶体管的栅极电压(Vg)施加到预定的选择线(Sel.Line)，可以将地电压施加到其他的选择线。可以将源极电压(Vs)和漏极电压(Vd)分别施加到相邻的两条位线(BL)。可以将地电压(GND)施加到另一位线(BL)。一些实施例提供的是，可以选择源极电压(Vs)和漏极电压(Vd)，从而导致夹断现象。在这样的实施例中，如图所示，可以选择一对相邻的电极区域(ER)，并且可以将源极电压(Vs)和漏极电压(Vd)施加到各个电极区域(ER)。
参照图29，可以将源极电压(Vs)和漏极电压(Vd)分别施加到一对相邻的顶部选择线(例如，T.BL2、T.BL3)。可以将地电压(GND)施加到其他的顶部选择线(T.BL1、T.BL4)。在这样的情况下，可以将源极电压(Vs)和漏极电压(Vd)选择性地施加到连接到顶部选择线(T.BL2、T.BL3)的电极区域(ER)。因此，当将编程电压(Vpgm)施加到一条字线时，可以仅对与选择的字线(WL)和选择的电极区域(ER)共同相邻的一个存储单元进行编程。
图30和图31是用于示出根据本发明一些实施例的半导体存储装置的读取操作和写入操作的表。然而，可以理解的是，仅以示例的方式来提供这些表以描述一些实施例。为此，可以对施加电压等进行各种修改。
参照图30，根据上述编程方法，选择的字线和选择的沟道区域(CR)之间的一个存储层包括第一存储区域(MR1)和第二存储区域(MR2)，第一存储区域(MR1)和第二存储区域(MR2)可以彼此不同并因此可以存储两位。根据一些实施例的读取操作可以包括感测经过对应的存储单元晶体管的电流因分别存储在第一存储区域(MR1)和第二存储区域(MR2)中的电荷的变化。为了这样的操作，可以将读取电压施加到选择的字线，可以将地电压施加到未选择的字线。可以将地电压(GND)和小于大约1伏特的漏极电压(Vd)分别施加到选择的存储单元晶体管的电极区域(ER1和ER2)。与编程操作类似，可以在读取存储在第一存储区域中的信息的操作和读取存储在第二存储区域中的信息的操作期间改变施加到电极区域(ER1和ER2)的电压。
参照图31，根据一些实施例的擦除操作可以包括产生可以导致字线(WL)和沟道区域(CR)之间的Fowler-Nordheim Tunneling(福勒-诺德海姆隧穿)的电势差，以释放注入到存储区域(MR1、MR2)中的电荷。为此，可以将地电压施加到选择的块中的所有的字线(WL)，可以将擦除电压(Vers)施加到选择的块中的所有的沟道区域，并且可以使选择的块中的所有的电极区域(ER)处于浮置状态。在这样的情况下，可以基本同时地擦除选择的块中的基本所有的存储单元。根据一些修改实施例，可以采用将擦除电压(Vers)施加到选择的块中的所有的电极区域(ER)的方法。
图32至图39是用于示出根据本发明一些修改实施例的半导体存储装置的单元阵列的电路图和透视图。除了与位线之间或字线之间的电分离相关的技术特征之外，根据这些修改实施例的单元阵列可以与上面描述的实施例中的单元阵列类似。因此，为了简化描述，可以省略上述实施例的技术特征的描述。另外，根据一些实施例的半导体存储装置的单元阵列可以包括位于不同层次处的两条或更多条字线(WL)。然而，为了避免复杂，图32、图34、图37仅示例性地示出可形成在单个层处的字线和存储单元。
图32和图33是用于示出根据本发明一些第一修改实施例的半导体存储装置的单元阵列的电路图和透视图，图34和图35是用于示出根据本发明一些第二修改实施例的半导体装置的单元阵列的电路图和透视图，图36是用于示出根据本发明一些第三修改实施例的半导体存储装置的单元阵列的透视图，图37和图38是用于示出根据本发明一些第四修改实施例的半导体存储装置的单元阵列的电路图和透视图，图39是用于示出根据本发明一些第五修改实施例的半导体存储装置的单元阵列的透视图。
参照图32、图33、图37至图39，字线(WL)之间的有源半导体图案可以彼此分开，每个有源半导体图案(ASP)可以包括一个沟道区域(CR)和设置在所述一个沟道区域(CR)的两侧的电极区域(ER)。连接到预定的字线(WL)的一个存储单元晶体管的电极区域(ER)可以与连接到相同的字线的相邻的存储单元晶体管的电极区域(ER)分隔开，器件隔离图案90可以设置在分开的两个电极区域(ER)之间，如图33、图38、图39中所示。
结果，根据一些实施例，两条相邻的字线(WL)之间的两个相邻的存储单元晶体管可以连接到可电分离的位线(或电极区域(ER))。即，两个相邻的存储单元晶体管可以不共用一个电极区域(ER)(或位线)。
在上面参照图2描述的一些实施例的情况下，因为两个相邻的存储单元晶体管可以共用一个电极区域(ER)(或位线)，所以难以独立地操作共连接到一条字线(WL)的两个相邻的存储单元晶体管。然而，因为连接到两个相邻的存储单元晶体管的位线可以彼此电分离，所以可以独立地操作共连接到一条字线(WL)的存储单元晶体管。
在这样的情况下，可以一次编程连接到一条字线(下文中称为选择字线)的两个或更多的存储单元晶体管。例如，当将编程栅极电压施加到选择字线时，可以根据连接到选择字线的两个或更多的存储单元晶体管的电极区域(ER)来选择性地对所述两个或更多的存储单元晶体管进行编程。为此，一些实施例提供的是，因为可以独立地控制连接到存储单元晶体管的电极区域的电势，所以可以实现上述的两个或更多的存储单元晶体管的同时编程。
参照图34、图35、图37、图38，被栅极分离绝缘层95水平分离的字线可以设置在两个相邻的有源半导体图案(ASP)之间。因此，可以通过彼此不同的字线(WL)来控制字线(WL)之间的两个有源半导体图案(ASP)。
在上面参照图2描述的一些实施例的情况下，因为可以将一条字线用作共栅电极以控制与所述一条字线相邻的两个有源半导体图案(ASP)的电势，所以可以同时将用于操作设置在一条字线(下文中称为选择字线)的一侧处的存储单元的栅极电压施加到设置在选择字线的另一侧处的存储单元。然而，根据这样的实施例，因为可以通过分离的字线(WL)来控制两个相邻的有源半导体图案(ASP)的电势，所以与图2的实施例中的数据分布特性相比，半导体存储装置可以具有改善的数据分布特性。
根据图36和图39中示出的一些第三修改实施例和一些第五修改实施例，被栅极分离绝缘层95水平分离的字线(WL)可以设置在两个相邻的有源半导体图案(ASP)之间，与上面参照图35所描述的类似。然而，根据这些实施例，存储层(ML)可以从有源半导体图案(ASP)和字线(WL)之间延伸到字线(WL)的顶表面和底表面，从而具有U形截面。存储层(ML)不是覆盖字线(WL)之间的电介质的侧壁，而是设置在电介质和字线(WL)之间。可以通过下面参照图44至图53描述的制造方法来制造图36和图39中示出的半导体存储装置。
图40和图41是用于示出根据本发明第一修改实施例的制造半导体存储装置的方法的透视图。可以将参照图21至图23描述的制造方法相同地用于这些实施例。下面将要描述的制造方法可以用于制造根据上面参照图38和图39描述的第四和第五修改实施例的半导体存储装置。
参照图23至图40，在形成与字线(WL)交叉的掩模图案(未示出)之后，可以利用形成的掩模图案来选择性地蚀刻半导体层80，以形成沟道半导体图案(CR)。因此，可以在沟道半导体图案(CR)之间和字线(WL)之间形成暴露存储层(ML)的侧壁的沟155。
参照图41，可以形成填充沟155的电极半导体层。电极半导体层可以由导电性与沟道半导体图案(CR)的导电性不同且杂质浓度高于沟道半导体图案(CR)的杂质浓度的半导体材料形成。可以利用化学气相沉积(CVD)来形成电极半导体层，和/或可以通过将沟道半导体图案(CR)的暴露的侧壁用作种子的外延生长技术来形成电极半导体层。
可以将电极半导体层图案化，以形成分开的电极半导体图案(ER)，然后，可以在电极半导体图案(ER)之间形成将电极半导体图案(ER)电分离的器件隔离图案90。如图所示，可以在电极半导体图案(ER)中进一步形成用于与位线电连接的塞电极14。
根据一些修改实施例，在用于形成沟155的蚀刻期间，还可以蚀刻存储层(ML)以暴露字线(WL)的侧壁。在这样的实施例中，在形成电极半导体层之前，可以进一步执行在字线(WL)的侧壁上形成薄绝缘层的操作。当剩余存储层(ML)时，可以进一步形成薄绝缘层。因为不需要通过字线(WL)来控制电极区域(ER)的电势，所以可以将薄绝缘层形成为一定厚度，从而可以防止字线(WL)和电极区域(ER)之间的电介质击穿。
根据一些修改实施例，可以通过利用如上面参照图21至图24描述的制造方法来形成电极半导体图案(ER)和沟道半导体图案(CR)。在这样的操作中，形成器件隔离图案90可以包括形成将一个电极半导体图案(ER)分为两个电极半导体图案(ER)的沟，然后形成填充沟的绝缘层。
图42和图43是示出根据本发明第二和第四修改实施例的制造半导体存储装置的方法的透视图。在这样的实施例中，将省略与上述实施例有所重叠的技术特征。
根据一些实施例，形成字线可以包括将构成字线结构的导电层60图案化的两个不同的图案化操作。一个图案化操作可以包括将导电层60图案化，从而形成有源半导体图案(ASP)，如图42中所示。另一个图案化操作可以包括用于形成字线分离区域66的图案化操作，所述另一个图案化操作可以在有源半导体图案(ASP)之间分离导电层60，以限定字线(WL)。然后，可以形成填充字线分离区域66的栅极分离绝缘层95。在这样的情况下，可以形成图38中示出的半导体存储装置的单元阵列。
根据一些实施例，如图所示，在用于限定形成有有源半导体图案(ASP)的区域的图案化操作之后，可以执行用于形成字线分离区域66的图案化操作。
根据一些其他的实施例，在执行用于形成字线分离区域66的图案化操作之后，可以执行用于限定用于有源半导体图案(ASP)的区域的图案化操作。在这样的情况下，可以通过利用参照图40描述的用于形成沟155的图案化操作或者参照图41描述的用于形成器件隔离图案90的图案化操作来形成字线分离区域66。
根据一些其他的实施例，可以同时形成用于有源半导体图案(ASP)的区域和字线分离区域66。在这样的情况下，可以在字线分离区域66上形成有源半导体图案(ASP)。在参照图40描述的用于形成沟155的图案化操作期间或者在参照图41描述的用于形成器件隔离图案90的图案化操作期间，可以去除字线分离区域66上的有源半导体图案(ASP)。
图44至图53是用于示出根据本发明第三修改实施例和第五修改实施例的制造半导体存储装置的方法的透视图。
参照图44和图45，可以在半导体基底100上交替地形成牺牲层(SC1、SC2、SC3、SC4、SC5、SC6)和栅极层间电介质51、52、53、54、55、56。牺牲层(SC1、SC2、SC3、SC4、SC5、SC6)构成牺牲层结构(SC)，并可以被栅极层间电介质51-56分开且可以堆叠。牺牲层(SC1-SC6)之间的栅极层间电介质51-56可以构成栅极层间电介质结构50。可以在最下面的牺牲层(SC1)和半导体基底100之间进一步形成缓冲层110和/或如参照图28所描述的选择晶体管。在还形成选择晶体管的情况下，可以将最下面的牺牲层(SC 1)和半导体基底100之间的间隔距离另外设置为可以大于附图的相对尺寸。
栅极层间电介质51-56可以由从公知的电介质组成的组中选择的至少一种形成。例如，栅极层间电介质51-56可以包含从由硅氧化物和/或硅氮化物等组成的组中选择的至少一种。牺牲层(SC1-SC6)可以由可使栅极层间电介质51-56的蚀刻最小化并可被选择性地去除的材料形成。
其后，如图45中所示，可以将栅极层间电介质结构50和牺牲层结构(SC)图案化，以形成暴露半导体基底100的顶表面的开口55。根据一些实施例，可以以线形和/或孔形来形成每个开口55。
参照图46，可以形成填充开口55的半导体层80。如下所述，可以沿与开口55交叉的方向来图案化半导体层80，可以将半导体层80用作构成存储单元晶体管的有源半导体图案(ASP)。根据一些实施例，可以利用外延生长和/或化学气相沉积等来形成半导体层80。
根据修改的实施例，可以通过化学气相沉积来形成半导体层80从而共同地覆盖开口55的内壁。在这样的情况下，可以利用绝缘体(例如，硅氧化物、硅氮化物和/或空气)来填充开口55中剩余的空间。
参照图47，可以将栅极层间电介质结构50和牺牲层结构(SC)再次图案化，以形成暴露半导体基底100或缓冲层110的在开口55之间的顶表面的准备字线分离区域66′。即，在相邻的半导体层80之间形成准备字线分离区域66′，在一些实施例中，可以在相邻的半导体层80的中部处形成准备字线分离区域66′。结果，准备字线分离区域66′可以暴露栅极层间电介质51-56和牺牲层(SC1-SC6)的侧壁。
一些实施例提供的是，可以利用用于形成上述的开口55的蚀刻工艺来相同地形成准备字线分离区域66′。这里，可以将缓冲层110用作防止半导体基底100过度凹陷的蚀刻停止层。
参照图48，可以去除由准备字线分离区域66′暴露的牺牲层(SC1-SC6)。结果，如图所示，可以在栅极层间电介质51-56之间形成暴露半导体层80的侧壁的栅极区域67。根据一些实施例，在去除牺牲层(SC1-SC6)的同时，可以去除缓冲层110，如图所示。根据一些修改实施例，可以不去除缓冲层110从而可以留下缓冲层110。
在一些实施例中，可以通过使用具有关于半导体基底100和/或半导体层80的蚀刻选择性的蚀刻剂来执行牺牲层(SC1-SC6)的去除。此外，可以通过干蚀刻和/或湿蚀刻来执行牺牲层(SC1-SC6)的去除。在一些实施例中，可以通过各向同性蚀刻来执行牺牲层(SC1-SC6)的去除。
参照图49，可以在形成有栅极区域67的所得结构上形成存储层(ML)。存储层(ML)可以包括阻挡电介质、电荷存储层和/或隧道电介质。根据一些实施例，可以形成隧道电介质，从而至少覆盖半导体层80的通过栅极区域67暴露的侧壁。可以形成电荷存储层和阻挡电介质，从而共同地覆盖形成有隧道电介质的所得结构。
根据一些实施例，如上所述，因为可以通过栅极区域67来暴露半导体层80的侧壁，所以可以在半导体层80的被暴露的表面上直接形成热氧化物层。根据一些实施例的隧道电介质可以为通过这样的方法形成的热氧化物层。可以在形成热氧化物层的操作期间修复半导体层80的会因前面的工艺操作导致的表面损伤。
可以利用提供优良的台阶覆盖(step coverage)的薄膜形成方法(例如，化学气相沉积和/或原子层沉积)来形成电荷存储层和阻挡电介质。可以通过利用传统的技术来改变或修改形成电荷存储层和阻挡电介质的方法以及形成的薄层的种类。
参照图50，可以在形成有存储层(ML)的所得结构上形成填充准备字线分离区域66′和栅极区域67的栅极导电层60。可以利用提供优良的台阶覆盖的至少一种薄膜形成技术来形成栅极导电层60。栅极导电层60可以为从由多晶硅层、硅化物层和/或金属层等组成的组中选择的至少一种。
参照图51和图52，可以将栅极导电层60图案化，以形成限定电分离的字线的字线分离区域66。这里，如在先前相同的实施例中，字线(WL)构成字线结构并被栅极层间电介质51-56竖直分离。然后，如图52中所示，可以形成填充字线分离区域66的栅极分离电介质95。
一些实施例提供的是，形成字线分离区域66可以包括：形成光致抗蚀剂图案，然后利用形成的光致抗蚀剂图案作为蚀刻掩模来各向异性地蚀刻栅极导电层60。在这样的实施例中，为了字线(WL)的电分离，可以形成光致抗蚀剂图案，从而暴露大于准备字线分离区域66′的面积。
根据一些其他的实施例，形成字线结构可以包括利用存储层(ML)或栅极层间电介质结构50的最上面的层56作为蚀刻掩模来各向异性地蚀刻栅极导电层60。这里，为了字线(WL)的电分离，形成字线结构可以包括：在执行各向异性蚀刻之后，各向同性地蚀刻字线(WL)的被字线分离区域66暴露的侧壁。根据一些其他的实施例，可以进一步去除栅极层间电介质结构50的暴露在字线分离区域66处的侧壁上的存储层(ML)。
参照图53，可以将半导体层80图案化以形成沟155，沟155可以将半导体层80分为多个沟道半导体图案(CR)。形成沟155可以包括：形成与字线交叉的掩模图案，然后利用形成的掩模图案作为蚀刻掩模各向异性地蚀刻半导体层80。然后，可以在沟155中形成半导体层(未示出)。在这样的情况下，可以将半导体层用作图36中示出的电极半导体图案(ER)，可以完成图36中示出的半导体存储装置的单元阵列。
一些修改实施例提供的是，可以利用参照图40和图41描述的制造方法来形成电极半导体图案(ER)。在这样的实施例中，可以将每个沟155形成为具有一定宽度，从而每个沟155的内部可以被两个电极半导体图案(ER)和一个器件隔离图案90填充。在参照图53描述的工艺之后应用参照图40和图41描述的制造方法的情况下，可以形成图39中示出的半导体存储装置的单元阵列。
图54是示出根据本发明一些实施例的半导体存储装置的单元阵列结构的示意图。图55是示例性示出根据本发明一些实施例的半导体存储装置的单元阵列结构的透视图。
参照图54和图55，半导体存储装置的单元阵列包括至少一个存储块(MMBL)。存储块(MMBL)可以包括三维布置的存储单元晶体管，并还可以包括两个或更多个参照图2描述的字线结构、位于两个或更多个字线结构之间的两个或更多个有源半导体图案(ASP)、位于字线结构(WLS)和有源半导体图案(ASP)之间的存储层(ML)。如上面参照图1至图53描述的，每个字线结构(WLS)可以包括位于不同层次处的两条或更多条字线、位于两条或更多条字线之间的电介质。此外，每个有源半导体图案(ASP)可以包括两个或更多个电极区域(ER)、两个或更多个沟道区域(CR)。
选择晶体管区域(STR)可以设置在存储块(MMBL)下方，如图55中所示，在参照图5至图7描述的实施例中的选择晶体管(Sel.TR)可以设置在选择晶体管区域(STR)上。即，选择晶体管(Sel.TR)可以包括连接选择晶体管的栅电极的多条选择线(Sel.Line)、与多条选择线(Sel.Line)交叉的位线(BL)。
根据一些实施例，被构造为控制选择线(Sel.Line)的选择线MUX电路(Sel.Line MUX)和被构造为控制位线(BL)的多个MUX电路(MUX1-MUXn)可以设置在存储块(MMBL)或选择晶体管区域(STR)周围。多个MUX电路(MUX1-MUXn)中的每个MUX电路可以被构造为独立地操作，被构造为独立地操作的多个感测电路(SA1-SAn)可以分别连接到多个MUX电路(MUX1-MUXn)。在一些实施例中，多个MUX电路(MUX1-MUXn)可以设置在感测电路(SA1-SAn)和选择晶体管区域(STR)之间。
一些实施例提供的是，被构造为控制字线(WL)的z坐标选择器(z-Selector)和将z坐标选择器(z-Selector)与三维布置的字线(WL)连接的z布线结构(z-RS，z-routing structure)可以进一步设置在存储块(MMBL)周围。
根据一些实施例，因为多个MUX电路(MUX1-MUXn)和多个感测电路(SA1-SAn)被构造为独立操作，所以可以将存储单元晶体管分为可以独立操作的多个扇区。这里，每个扇区可以由共用一个感测电路的存储单元组成。即，可以选择连接到一个MUX电路(例如，MUX1)的位线和连接到所述位线的存储单元晶体管，而与连接到另一个MUX电路(例如，MUX2)的位线和连接到所述位线的存储单元晶体管无关。
在一些实施例中，在一个存储块(MMBL)包括可以独立选择的多个扇区(Sector1-Sectorn)的情况下，可以同时独立地选择多个存储单元，从而可以进行快速的数据编程和读取操作。具体地讲，因为每条字线(WL)与可以独立施加电压条件的多个扇区(Sector1-Sectorn)交叉，所以当将预定的编程电压和/或预定的读取电压施加到一条字线时，可以同时更新和/或读取两个或更多的数据。在这样的操作中，可以同时被更新或读取的数据(下文中称为页)的数量可以等于共用一条字线的扇区的数量。
同时，如上面参照图25至图27所描述的，一个存储层可以包括可存储两位且可彼此不同的第一存储区域(MR1)和第二存储区域(MR2)，两个分开的存储层可以设置在一个沟道区域(CR)周围。结果，一些实施例提供的是，可以在一个沟道区域(CR)周围存储至少四个不同的数据。因此，可以存储在一个扇区中的数据的数量(即，页数)至少可以是(设置在一个扇区中的)字线的层数、选择线的数量和/或位线的数量的乘积的四倍。
图56是用于示出根据本发明一些实施例的半导体存储装置的扇区的电路图。在下面提供的描述中，可以省略与上面参照图2至图8描述的实施例的技术特征有所重叠的技术特征。
参照图56，如上所述，字线(WL)可以布置在两个或更多个层上。换句话说，可以三维地布置字线(WL)。
根据一些实施例，布置在第i层上的偶数字线和奇数字线可以分别电连接到z(e，i)互连线和z(o，i)互连线(其中，字母e表示偶数，字母o表示奇数，字母i表示选择的层的序号(order))。即，一层上的字线可以电连接到两条分开的z互连线(即，z(e，i)互连线和z(o，i)互连线)之一，2m条z互连线可以设置在一个存储块(MMBL)中(其中，字母m表示堆叠的层的总数)。
z布线结构(z-RS)可以被构造为电连接z坐标选择器(z-Selector)和z互连线。z坐标选择器(z-Selector)可以被构造为选择通过z布线结构(z-RS)连接的任意一条z互连线。
根据一些实施例，可以通过选择线(Sel.Line)、z互连线、位线(BL)的选择来确定从三维布置的存储单元选择的一个存储单元的坐标。即，当选择一条z互连线时，可以表明选择的存储单元的z坐标，当选择一条选择线(Sel.Line)时，可以表明选择的存储单元的x坐标。另外，当选择一对相邻的位线(BL)时，可以选择分别连接到选择的存储单元的源极和漏极的一对选择晶体管，从而可以表明选择的存储单元的y坐标。
这里，如参照图26至图30所描述的，因为可以将两个不同的电压条件([Vs，Vd]和[Vd，Vs])施加到一对选择的位线(BL)，所以可以在一个选择的存储单元中存储两位。
另外，可以设置在同一层上但可以连接到不同的z互连线(例如，z(e，l)和z(o，l))的两条字线可以设置在一个沟道区域(CR)周围。电荷存储层可以设置在沟道区域(CR)和两条字线之间。因为两条字线可以连接到不同的z互连线，所以可以将不同的电压独立地施加到两条字线。结果，位于沟道区域(CR)和与该沟道区域(CR)相邻的两条字线之间的两个电荷存储层可以被用于存储独立的数据。
根据一些修改实施例，设置在一层上的字线(WL)可以通过三条或更多的z互连线连接到z坐标选择器(z-Selector)。例如，设置在一层上的字线可以完全分离。此外，根据其他的修改实施例，与上面参照图55描述的实施例相反，z布线结构(z-RS)可以设置在存储块的两侧或所有的四侧处。
图57是示意性示出根据本发明一些实施例的设置有闪速存储装置的存储卡1200的框图。参照图57，用于提供高容量数据存储能力的存储卡1200可以设置有根据本发明一些实施例的闪速存储装置1210。存储卡1200可以包括控制主机和闪速存储装置1210之间的数据交换的存储器控制器1220。
SRAM 1221可以用作处理单元1222(例如，CPU)的工作存储器。主机接口1223可以提供连接到存储卡1200的主机的数据交换协议。错误校正块1224(例如，ECC)可以检测并校正包括在从多位闪速存储装置1210读取的数据中的错误。存储器接口1225可以与闪速存储装置1210接口连接。处理单元1222可以执行用于存储器控制器1220的数据交换的总体控制操作。虽然没有在图中示出，但是本领域技术人员应该是清楚的是，根据本发明一些实施例的存储卡1200还可以包括存储用于与主机接口连接的代码数据的ROM(未示出)。
根据本发明的闪速存储装置和存储卡或存储系统，可以通过可改善哑单元的擦除特性的闪速存储装置1210来提供具有高可靠性的存储系统。根据本发明一些实施例的闪速存储装置可以设置在诸如正积极研究的固态盘(下文中称为SSD)的存储系统中。在这样的情况下，可以防止由哑单元导致的读取错误，从而可以改善存储系统的可靠性。
图58是示意性示出根据本发明一些实施例的设置有闪速存储系统1310的信息处理系统的框图。参照图58，根据本发明实施例的闪速存储系统1310可以安装在诸如移动装置或桌面计算机的信息处理系统上。根据本发明一些实施例的信息处理系统1200包括闪速存储系统1310、电连接到系统总线1360的调制解调器1320、中央处理单元(CPU)1330、RAM 1340和/或用户接口1350等。闪速存储系统1310的构造可以与上述的存储系统和/或闪速存储系统的构造基本相同。CPU 1330处理的数据和/或外部输入的数据可以存储在闪速存储系统1310中。在这样的示例性应用中，闪速存储系统1310可以被构造有半导体盘装置(SSD)。在一些实施例中，信息处理系统1300可以将高容量的数据稳定地存储在闪速存储系统1310中。而且，随着半导体装置的可靠性的改善，闪速存储系统1310可以节省在错误校正中消耗的资源，从而为信息处理系统1300提供高速数据交换功能。虽然没有在图中示出，但是对于本领域技术人员来说应该明显的是，应用芯片组、相机图像处理器(CIS)、输入/输出装置等可以设置在根据本发明的一些实施例的信息处理系统1300中。
此外，根据本发明一些实施例的闪速存储装置或存储系统可以安装在各种类型的封装件中。根据本发明一些实施例的闪速存储装置和/或存储系统的封装件的示例可以包括：封装件上封装件(PoP)、球栅阵列(BGA)、芯片级封装件(CSP)、塑料引线芯片载体(PLCC，plastic leaded chip carrier)、塑料双列封装件(PDIP，plastic dual in-line package)、华夫封装件中芯片(die inwaffle pack)、晶片形式中芯片(die in wafer form)、板上芯片(COB)、陶瓷双列封装件(CERDIP)、塑料公制四方扁平封装件(MQFP)、薄型四方扁平封装件(TQFP)、小外形集成电路(SOIC)、缩小外形封装件(SSOP)、薄小外形封装件(TSOP)、封装件中系统(SIP)、多芯片封装件(MCP)、晶片级制造封装件(WFP)和/或晶片级处理堆叠封装件(WSP)等。
根据本发明的一些实施例，因为可以三维地布置存储单元，所以半导体装置可以具有增加的集成度。另外，因为一个存储层可以包括两个存储区域，所以根据本发明的一些实施例，可以进一步增加半导体存储装置的集成度。
前述是本发明的举例说明，而不被理解为限制本发明。虽然已经描述了本发明的一些实施例，但是本领域技术人员应该容易地理解，可以在实质上不脱离本发明的新颖性教导和优点的情况下在实施例中进行许多修改。因此，所有这样的修改意在被包括在由权利要求限定的本发明的范围内。因此，应该理解的是，前述是本发明的举例说明，而不应被理解为限制这里公开的实施例，对于公开的实施例的修改以及其他实施例意在被包括在权利要求的范围内。本发明的范围由权利要求限定。
Claims (10)
1.一种三维半导体存储装置，所述三维半导体存储装置包括：
多个字线结构，在基底上；
多个有源半导体图案，在所述多个字线结构之间；
多个信息存储元件，在所述多个字线结构和所述多个有源半导体图案之间，
其中，所述多个字线结构中的每个字线结构包括彼此分隔开并顺序堆叠的多条字线，
其中，所述多个有源半导体图案包括交替布置并具有彼此不同的导电类型的多个电极区域和多个沟道区域。
2.如权利要求1所述的三维半导体存储装置，其中，所述多个电极区域和所述多个沟道区域中的构成一个有源半导体图案的电极区域和沟道区域连续布置，
其中，所述多个沟道区域中的每个沟道区域直接接触所述多个电极区域中的与该沟道区域相邻的两个电极区域。
3.如权利要求1所述的三维半导体存储装置，其中，所述三维半导体存储装置还包括连接电极区域中的对应的电极区域的多条位线，
其中，所述多条位线中的位线设置在所述多个字线结构中的字线结构上方或下方以与所述多条字线交叉。
4.如权利要求3所述的三维半导体存储装置，其中，所述多条位线包括：
多条第一位线，连接所述多个电极区域中的与奇数有源半导体图案对应的电极区域；
多条第二位线，连接所述多个电极区域中的与偶数有源半导体图案对应的电极区域并与所述多条第一位线电分离。
5.如权利要求4所述的三维半导体存储装置，其中，所述多条第一位线设置在所述多个字线结构上方，所述多条第二位线设置在所述多个字线结构下方。
6.如权利要求1所述的三维半导体存储装置，所述三维半导体存储装置还包括：
多条位线，在所述多个字线结构上方或下方与所述多个字线结构交叉；
多个开关元件，设置在所述多个电极区域中的电极区域和所述多条位线中的位线之间，以控制所述多个电极区域中的电极区域和所述多条位线中的位线之间的电连接，
其中，所述多个开关元件中的开关元件被构造为将一对相邻的有源半导体图案中的一个有源半导体图案的多个电极区域中的电极区域电连接到所述多条位线中的对应的位线，并被构造为使所述一对相邻的有源半导体图案中的另一个有源半导体图案的多个电极区域中的电极区域与所述多条位线电分离。
7.如权利要求1所述的三维半导体存储装置，其中，基底包括设置有所述多个字线结构的单元阵列区域和设置有外围电路的外围区域，
其中，所述多个字线结构设置的层次高于外围电路下方的基底的层次。
8.如权利要求1所述的三维半导体存储装置，所述三维半导体存储装置还包括：
多条位线，在所述多个字线结构上方或下方与所述多个字线结构交叉；
多个开关元件，设置在所述多个电极区域中的电极区域和所述多条位线之间，以控制电极区域和位线之间的电连接；
多个MUX电路，连接到所述多条位线，以选择所述多条位线中的至少一条位线，
其中，所述多个MUX电路中的每个MUX电路被构造为独立地操作。
9.一种操作如权利要求1所述的三维半导体存储装置的方法，所述方法包括通过选择性地控制穿过存储单元晶体管的电流通路来选择单元的步骤，所述存储单元晶体管包括字线、有源半导体图案和信息存储元件，
其中，选择单元的步骤包括：
将选择字线电压施加到构成选择的存储单元晶体管的选择字线；
将低于选择字线电压的未选字线电压施加到至少一个未选的存储单元晶体管的字线；
将源极电压施加到构成选择的存储单元晶体管的电极区域中的一个电极区域，并将漏极电压施加到所述电极区域中的另一个电极区域。
10.如权利要求9所述的方法，其中，存储单元晶体管的信息存储元件均包括分别与对应的存储单元晶体管的两个电极区域相邻的第一存储区域和第二存储区域，所述方法包括：
将电荷局部地注入到第一存储区域中，以执行第一编程操作；
将电荷局部地注入到第二存储区域中，以执行第二编程操作。
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
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Open date: 20100630 |