KR20120012728A - 수직 구조의 비휘발성 메모리 소자 - Google Patents

수직 구조의 비휘발성 메모리 소자 Download PDF

Info

Publication number
KR20120012728A
KR20120012728A KR1020100074984A KR20100074984A KR20120012728A KR 20120012728 A KR20120012728 A KR 20120012728A KR 1020100074984 A KR1020100074984 A KR 1020100074984A KR 20100074984 A KR20100074984 A KR 20100074984A KR 20120012728 A KR20120012728 A KR 20120012728A
Authority
KR
South Korea
Prior art keywords
memory cell
memory cells
region
substrate
line
Prior art date
Application number
KR1020100074984A
Other languages
English (en)
Other versions
KR101736982B1 (ko
Inventor
황성민
김한수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100074984A priority Critical patent/KR101736982B1/ko
Priority to US13/190,932 priority patent/US9070587B2/en
Publication of KR20120012728A publication Critical patent/KR20120012728A/ko
Priority to US14/726,065 priority patent/US9406688B2/en
Application granted granted Critical
Publication of KR101736982B1 publication Critical patent/KR101736982B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

수직 채널 구조의 비휘발성 메모리 소자가 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 기판 상으로 수직 신장하는 반도체 영역; 상기 반도체 영역의 측벽을 따라서 상기 기판 상으로 수직 신장하고, 복수의 메모리 셀들 및 상기 복수의 메모리 셀들의 일측에 배치된 적어도 하나의 선택 트랜지스터를 포함하며 서로 인접하는 복수의 메모리 셀 스트링들; 상기 메모리 셀 스트링의 상기 복수의 메모리 셀들에 결합된 복수의 워드 라인들; 상기 메모리 셀 스트링의 상기 적어도 하나의 선택 트랜지스터에 결합된 선택 라인; 및 서로 인접한 상기 메모리 셀 스트링들의 상기 선택 트랜지스터들 사이에 공기 간극(air gap)으로 이루어지는 절연 영역을 포함한다.

Description

수직 구조의 비휘발성 메모리 소자{Vertical structure non-volatile memory device}
본 발명은 수직 구조의 비휘발성 메모리 소자에 관한 것으로서, 더욱 상세하게는, 집적도 증가를 위해 수직 채널 구조를 가지는 비휘발성 메모리 소자에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 신호 전달 능력이 향상되어 신뢰성이 향상된 수직 구조를 가지는 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 수직 구조의 비휘발성 메모리 소자가 제공된다. 상기 수직 구조의 비휘발성 메모리 소자는, 기판 상으로 수직 신장하는 반도체 영역; 상기 반도체 영역의 측벽을 따라서 상기 기판 상으로 수직 신장하고, 복수의 메모리 셀들 및 상기 복수의 메모리 셀들의 일측에 배치된 적어도 하나의 제1 선택 트랜지스터를 포함하며 서로 인접하는 복수의 메모리 셀 스트링들; 상기 메모리 셀 스트링의 상기 복수의 메모리 셀들에 결합된 복수의 워드 라인들; 상기 메모리 셀 스트링의 상기 적어도 하나의 제1 선택 트랜지스터에 결합된 제1 선택 라인; 및 서로 인접한 상기 메모리 셀 스트링들의 상기 제1 선택 트랜지스터들 사이에 공기 간극(air gap)으로 이루어지는 절연 영역을 포함한다.
본 발명의 일부 실시예들에 있어서, 서로 인접한 상기 메모리 셀 스트링들의 인접한 상기 메모리 셀들은, 게이트 전극들이 연결되어 있다.
본 발명의 일부 실시예들에 있어서, 상기 절연 영역의 하부는 절연성 물질로 채워진다.
본 발명의 일부 실시예들에 있어서, 상기 절연 영역은 상기 기판에 접하도록 상기 기판에 수직한 방향으로 연장된다.
본 발명의 일부 실시예들에 있어서, 상기 절연 영역은 상기 워드 라인의 연장 방향과 수직한 방향에서 상기 메모리 셀 스트링 2개마다 하나씩 형성되며, 상기 워드 라인 방향으로 연장된다.
본 발명의 일부 실시예들에 있어서, 상기 메모리 셀 스트링의 일단에 연결된 비트 라인; 및 상기 비트 라인 반대편에서 상기 메모리 셀 스트링의 타단에 연결된 공통 소스 라인을 더 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 공통 소스 라인은 서로 인접한 상기 메모리 셀 스트링들 사이의 상기 기판 상에 수직하게 형성된다.
본 발명의 일부 실시예들에 있어서, 상기 공통 소스 라인들의 상단은 상기 제1 선택 트랜지스터의 하단보다 낮게 형성된다.
본 발명의 일부 실시예들에 있어서, 직렬로 연결된 한 쌍의 상기 제1 선택 트랜지스터들이 상기 비트 라인 및 상기 복수의 메모리 셀들 사이에 배치된다.
본 발명의 일부 실시예들에 있어서, 상기 한 쌍의 제1 선택 트랜지스터들을 전기적으로 연결하며, 상기 제1 선택 라인을 따라 연장되는 연결 전극을 더 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 메모리 셀 스트링은 상기 적어도 하나의 제1 선택 트랜지스터의 반대편 상기 복수의 메모리 셀들의 타측에 적어도 하나의 제2 선택 트랜지스터를 더 포함한다.
본 발명의 일부 실시예들에 있어서, 서로 인접한 상기 메모리 셀 스트링들의 상기 제2 선택 트랜지스터들 사이에 공기 간극(air gap)으로 이루어지는 절연 영역을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 복수의 메모리 셀들 및 상기 적어도 하나의 제1 선택 트랜지스터는 상기 복수의 반도체 영역들의 측벽 상의 게이트 유전막 및 게이트 전극을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 게이트 유전막은, 상기 반도체 영역으로부터 순차적으로 적층된 터널링 절연층, 전하 저장층 및 블록킹 절연층을 포함한다.
본 발명의 다른 형태에 따른 수직 구조의 비휘발성 메모리 소자가 제공된다. 상기 수직 구조의 비휘발성 메모리 소자는, 기판 상으로 수직 신장하는 반도체 영역; 상기 반도체 영역의 측벽을 따라서 상기 기판 상으로 수직 신장하고, 복수의 메모리 셀들 및 상기 복수의 메모리 셀들의 일측에 서로 인접하게 배치된 적어도 한 쌍의 제1 선택 트랜지스터들을 포함하는 메모리 셀 스트링; 상기 메모리 셀 스트링의 상기 복수의 메모리 셀들에 결합된 복수의 워드 라인들; 상기 메모리 셀 스트링의 상기 적어도 한 쌍의 제1 선택 트랜지스터들의 게이트 전극에 연결되는 연결 전극에 의해 공통으로 결합되는 제1 선택 라인을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제1 선택 라인은 하나의 콘택 플러그에 의해 주변부 회로와 배선된다.
본 발명의 일부 실시예들에 있어서, 상기 연결 전극은 그 상단이 상기 제1 선택 트랜지스터들의 상단보다 상부에 돌출되도록 형성된다.
본 발명의 일부 실시예들에 있어서, 상기 메모리 셀 스트링은 상기 한 쌍의 제1 선택 트랜지스터들의 반대편 상기 복수의 메모리 셀들의 타측에 적어도 한 쌍의 제2 선택 트랜지스터들을 더 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 메모리 셀 스트링의 상기 적어도 한 쌍의 제2 선택 트랜지스터들의 게이트 전극에 연결되는 연결 전극에 의해 공통으로 결합되는 제2 선택 라인을 포함한다.
본 발명의 또 다른 형태에 따른 수직 구조의 비휘발성 메모리 소자가 제공된다. 상기 수직 구조의 비휘발성 메모리 소자는, 기판 상으로 수직 신장하는 반도체 영역; 상기 반도체 영역의 측벽을 따라서 상기 기판 상으로 수직하게 배열되는 복수의 트랜지스터들을 포함하며 서로 인접하는 복수의 메모리 셀 스트링들 메모리 셀 스트링; 서로 인접한 상기 메모리 셀 스트링들의 상기 복수의 트랜지스터들 사이에 공기 간극(air gap)으로 이루어지는 절연 영역을 포함한다.
본 발명의 기술적 사상에 의한 수직 구조의 비휘발성 메모리 소자에 따르면, 선택 라인의 저항 및 기생 커패시턴스를 줄이고, 인접한 메모리 셀 스트링의 선택 트랜지스터들 및 선택 라인들 사이의 간섭을 감소시킴으로써, 전압과 같은 신호의 지연을 방지할 수 있다. 또한, 선택 트랜지스터들의 제어 신뢰성이 향상될 수 있다. 이에 의해, 집적도 높은 비휘발성 메모리 소자의 제조가 가능하게 된다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링의 등가회로도이다.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 4a 내지 도 4j는 도 3의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 6은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 7은 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 8은 본 발명의 제5 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 9는 본 발명의 제6 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 10은 본 발명의 제7 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 11은 본 발명의 제8 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 12a 및 도 12b는 각각 도 10 및 도 11의 비휘발성 메모리 소자의 워드 라인 방향의 연결 영역을 도시하는 개략적인 사시도들이다.
도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
도 14는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 15는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
상술한 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면, 및 이와 관련된 이하의 발명의 다양한 실시예들을 통해서 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역, 주변회로 영역, 센스 앰프 영역, 디코딩 회로 영역 및 연결 영역을 포함할 수 있다. 상기 셀 어레이 영역에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트 라인들 및 워드 라인들이 배치된다. 상기 주변 회로 영역에는 상기 메모리 셀들의 구동을 위한 회로들이 배치되고, 상기 센스 앰프 영역에는 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 상기 연결 영역은 상기 셀 어레이 영역과 상기 디코딩 회로 영역 사이에 배치될 수 있으며, 여기에는 상기 워드 라인들과 상기 디코딩 회로 영역을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다. 도 1에는 수직 채널 구조를 가지는 수직 구조의 낸드(NAND) 플래시 메모리 소자의 등가회로도가 예시된다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(string)(11)을 포함할 수 있다. 복수의 메모리 셀 스트링(11)은 각각 기판(미도시)의 주면의 연장 방향(즉, x 및 y 방향)에 대한 수직 방향(즉, z 방향)으로 연장되어 있는 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 복수의 메모리 셀(MC1 - MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 - MCn) 및 스트링 선택 트랜지스터(SST)가 수직으로(즉, z 방향으로) 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1 - MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1 - WLn)은 각각의 메모리 셀(MC1 - MCn)에 결합되어 이들에 결합된 메모리 셀(MC1 - MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1 - MCn)의 수는 반도체 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열되는 메모리 셀 스트링(11)의 일측, 예컨대, 스트링 선택 트랜지스터(SST)의 드레인(drain)측에는 각각 x 방향으로 연장되는 복수의 비트 라인(BL1 - BLm)이 연결될 수 있다. 또한, 각 메모리 셀 스트링(11)의 타측, 예컨대, 접지 선택 트랜지스터(GST)의 소스(source)측에는 공통 소스 라인(CSL)이 연결될 수 있다.
복수의 메모리 셀 스트링들(11)의 복수의 메모리 셀들(MC1 - MCn) 중 동일 층에 배열된 메모리 셀들(MC1 - MCn)의 각 게이트들에는 y 방향으로 연장되는 워드 라인(WL1 - WLn)이 공통적으로 연결될 수 있다. 워드 라인(WL1 - WLn)의 구동에 따라 복수의 메모리 셀(MC1 - MCn)에 데이터를 프로그래밍, 독출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(BL1 - BLm)과 메모리 셀(MC1 - MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 이의 게이트에 연결되는 스트링 선택 라인(SSL)에 의해 복수의 비트 라인(BL1 - BLm)과 복수의 메모리 셀(MC1 - MCn)과의 사이에서의 데이터 전송을 제어할 수 있다.
접지 선택 트랜지스터(GST)는 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 접지 선택 트랜지스터(GST)는 이의 게이트에 각각 연결되는 접지 선택 라인(GSL)에 의해 상기 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에서의 데이터 전송을 제어할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링의 등가회로도이다. 도 2에는 수직 채널 구조를 가지는 수직 구조의 낸드 플래시 메모리 소자에 포함된 1 개의 메모리 셀 스트링(11A)의 등가회로도가 예시되어 있다.
도 2에 있어서, 도 1에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 1에는 스트링 선택 트랜지스터(SST)가 단일의 트랜지스터로 구성되는 경우를 도시하였다. 그러나, 도 2의 실시예에서는 도 1의 스트링 선택 트랜지스터(SST) 대신 비트 라인(BL1 - BLm)과 메모리 셀(MC1 - MCn) 사이에 직렬로 배열된 1쌍의 트랜지스터로 이루어지는 스트링 선택 트랜지스터(SST1, SST2)가 배열되어 있다. 이 경우, 스트링 선택 트랜지스터(SST1, SST2) 각각의 게이트에는 스트링 선택 라인(SSL)이 공통적으로 연결될 수 있다. 여기서, 스트링 선택 라인(SSL)은 도 1의 제1 스트링 선택 라인(SSL1) 또는 제2 스트링 선택 라인(SSL2)에 대응할 수 있다.
또한, 도 1에는 접지 선택 트랜지스터(GST)가 단일의 트랜지스터로 구성되는 경우를 도시하였다. 그러나, 도 2의 실시예에서는 접지 선택 트랜지스터(GST) 대신 복수의 메모리 셀 (MC1 - MCn)과 공통 소스 라인(CSL)과의 사이에 직렬로 배열된 1쌍의 트랜지스터로 이루어지는 접지 선택 트랜지스터(GST1, GST2)가 배열될 수 있다. 이 경우, 접지 선택 트랜지스터(GST1, GST2) 각각의 게이트에는 접지 선택 라인(GSL)이 공통적으로 연결될 수 있다. 접지 선택 라인(GSL)은 도 1의 제1 접지 선택 라인(GSL1) 또는 제2 접지 선택 라인(GSL2)에 대응할 수 있다.
비트 라인(BL)은 도 1의 비트 라인 (BL1 - BLm)중 어느 하나에 대응할 수 있다.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3에서는 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소는 생략되어 도시되어 있을 수 있다. 예컨대, 메모리 셀 스트링 중 비트 라인은 생략되어 있다.
도 3을 참조하면, 비휘발성 메모리 소자(1000)는 x 방향과 y 방향으로 연장되는 주면(main surface)을 가지는 기판(100)을 포함할 수 있다. 상기 기판(100)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 기판(100)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 반도체 영역(130)이 상기 기판(100)상에 z 방향으로 연장되도록 배치될 수 있다. 상기 반도체 영역(130)은 x 방향과 y 방향으로 이격하여 배치될 수 있다. 상기 반도체 영역(130)은 환형으로 형성될 수 있다. 상기 반도체 영역(130)은 저면에서 기판(100)과 직접 접촉될 수 있다. 상기 반도체 영역(130)은 도핑되지 않은 폴리 실리콘 또는 단결정 실리콘을 포함할 수 있다.
상기 반도체 영역(130)은 내부에 절연성 필라(140)를 포함할 수 있다. 상기 절연성 필라(140)는 USG(Undoped Silica Glass), SOG(Spin On Glass) 또는 TOSZ(Tonen SilaZene)를 포함할 수 있다. 다른 실시예에 있어서, 상기 반도체 영역(130)은 내부에 z 방향으로 연장되는 절연성 필라(140)없이 반도체 물질로 내부가 채워진 반도체 기둥만으로 이루어질 수도 있다.
도전층(135)이 상기 절연성 필라(140)의 상면을 덮고 상기 반도체 영역(130)과 전기적으로 연결되도록 형성될 수 있다. 상기 도전층(135)은 도핑된 폴리 실리콘을 포함할 수 있다. 상기 도전층(130)은 스트링 선택 트랜지스터(SST)의 드레인 영역으로 작용할 수 있다.
불순물 영역들(102)이 상기 기판(100)의 주면에 인접하여 y 방향으로 연장되면서 x 방향으로 이격하여 배열될 수 있다. 상기 불순물 영역은(102) x 방향으로 상기 반도체 영역(130) 2개마다 하나씩 배열될 수 있다. 상기 불순물 영역(102)은 소스 영역이 될 수 있고, 기판(100)의 다른 영역과 PN 접합을 형성할 수 있다. 도 1 및 도 2의 공통 소스 라인(CSL)은 도시되지 않은 영역 상에서 상기 불순물 영역(102)과 연결될 수 있다. 상기 불순물 영역(102)은 기판(100)의 주면에 인접하고 중앙에 위치하는 고농도 불순물 영역(미도시), 및 상기 고농도 불순물 영역의 양 단에 배치되는 저농도 불순물 영역(미도시)을 포함할 수 있다. 상기 불순물 영역들(102) 상에는 절연층(170)이 형성될 수 있다.
복수의 메모리 셀 스트링들이, y 방향으로 배열된 반도체 영역(130)의 양 측면을 따라 y 방향으로 배열될 수 있다. 하나의 반도체 영역(130)의 x 방향의 양 측면을 따라 z 방향으로 연장되는 하나의 메모리 셀 스트링이 배열될 수 있다. 도 3에 도시된 바와 같이, 반도체 영역(130)의 x 방향의 측면을 따라 기판(100)으로부터 z 방향으로 연장되는 메모리 셀 스트링(11 또는 11A)(도 1 및 도 2 참조)이 배열될 수 있다. 메모리 셀 스트링(11 또는 11A)은 2개의 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MCn-1, MCn), 및 2개의 스트링 선택 트랜지스터(SST1, SST2)를 포함할 수 있다.
x 방향으로 배열된 제1 스트링 선택 트랜지스터들(SST1)은 상기 도전층(135)을 통해 비트 라인(BL)(도 1 참조)에 공통적으로 연결될 수 있다. 상기 비트 라인(미도시)은 x 방향으로 연장되는 라인 형상의 패턴으로 이루어질 수 있으며, 상기 도전층(135) 상에 형성된 콘택 전극(미도시)을 통해 전기적으로 연결될 수 있다. 또한, x 방향으로 배열된 제1 접지 선택 트랜지스터들(GST1)은 각각 이들에 인접한 불순물 영역(102)에 전기적으로 연결될 수 있다.
도 3에서, 메모리 셀들(MC1, MC2, MCn-1, MCn)은 4개가 배열되는 것으로 도시되어 있지만, 이는 예시적이며 반도체 메모리 소자(1000)의 용량에 따라 더 많거나 더 적은 수의 메모리 셀들이 배열될 수도 있다. 또한, 메모리 셀 스트링들의 스트링 선택 트랜지스터(SST1, SST2) 및 접지 선택 트랜지스터(GST1, GST2)는 각각 한 쌍으로 배열되어 있다. 그러나, 본 발명은 이러한 형태로 한정되지 않으며, 도 1에 도시된 메모리 셀 스트링의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)와 같이 각각 하나씩 존재할 수도 있다. 또한, 상기 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)은 메모리 셀들(MC1, MC2, MCn-1, MCn)과 상이한 구조를 가질 수도 있다.
게이트 전극들(160)이 상기 반도체 영역(130)의 x 방향의 양 측면을 따라 기판(100)으로부터 z 방향으로 이격하여 배열될 수 있다. 상기 게이트 전극들(160)은 각각 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MCn-1, MCn), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트일 수 있다. 상기 게이트 전극들(160)은 y 방향으로 배열된 인접한 메모리 셀 스트링에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극(160)은 스트링 선택 라인(SSL)(도 1 참조)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MCn-1, MCn)의 게이트 전극(160)은 워드 라인들(WL1, WL2, WLn-1, WLn)(도 1 및 도 2 참조)에 연결될 수 있다. 접지 선택 트랜지스터(GST1, GST2)의 게이트 전극(160)은 접지 선택 라인(GSL)(도 1 참조)에 연결될 수 있다. 상기 게이트 전극들(160)은 금속막, 예컨대 텅스텐(W)을 포함할 수 있다. 또한, 도시되지는 않았지만, 게이트 전극들(160)은 확산 방지막(diffusion barrier)(미도시)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 하나를 포함할 수 있다.
연결 전극(165)에 의하여, 한 쌍의 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극(160)이 연결될 수 있다. 상기 연결 전극(165)은 게이트 전극(160)과 동일한 물질을 포함할 수 있다. 상기 연결 전극(165)은 예를 들어, 텅스텐(W), 텅스텐 질화물(WN) 또는 티타늄 질화물(TiN)을 포함할 수 있다. 변형된 실시예에서, 비휘발성 메모리 소자는 상기 연결 전극(165)을 포함하지 않을 수 있다. 스트링 선택 트랜지스터가 하나로 구성되는 실시예에서, 비휘발성 메모리 소자는 상기 연결 전극(165)을 포함하지 않을 수 있다.
층간 절연막들(120)이 상기 게이트 전극들(160)의 사이에 배열될 수 있다. 상기 층간 절연막들(120)도 게이트 전극들(160)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 상기 층간 절연막들(120)의 일 측면은 반도체 영역(130)과 접촉될 수 있다. 상기 층간 절연막들(120)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
게이트 유전막(150)이 반도체 영역(130)과 게이트 전극들(160) 사이에 배치될 수 있다. 상기 게이트 유전막(150)은 게이트 전극들(160)의 상면과 하면을 덮도록 배치될 수 있다. 또한, 반도체 영역(130)과 접촉되지 않은 층간 절연막들(120)의 일 측면을 덮도록 배치될 수 있다.
게이트 유전막(150)은 도 3에 도시되지 않았으나 반도체 영역(130)으로부터 차례로 적층된 터널링 절연층, 전하 저장층, 및 블록킹 절연층을 포함할 수 있다.
상기 터널링 절연층은 F-N 방식으로 전하를 전하 저장층으로 터널링시킬 수 있다. 상기 터널링 절연층은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 예컨대, 상기 전하 저장층은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 블록킹 절연층은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 산화막보다 높은 유전 상수(dielectric constant)를 갖는 유전물을 의미한다.
절연 영역(180)이 상기 반도체 영역(130) 사이에 형성될 수 있다. 상기 절연 영역(180)은 서로 다른 반도체 영역(130)을 사용하는 인접한 메모리 셀 스트링의 사이에 형성될 수 있다. 상기 절연 영역(180)의 하부에서, 인접한 메모리 셀 스트링의 게이트 전극들(160)은 서로 연결되어 형성될 수 있다. 상기 절연 영역(180)은 x 방향으로 인접한 스트링 선택 트랜지스터들(SST1, SST2) 사이를 절연시킬 수 있다. 상기 절연 영역(180)은 공기 간극(air gap)으로 이루어질 수 있다. 공기는 다른 절연 물질보다 유전 상수가 작기 때문에, 스트링 선택 트랜지스터들(SST1, SST2) 사이의 커패시턴스(capacitance)를 낮출 수 있다.
본 실시예와 같은 3차원 수직 구조의 비휘발성 메모리 소자에서, 동일 높이에 형성되는 복수개의 메모리 셀들은 워드 라인의 공유를 통해서, 셀 어레이 영역의 주변부에서 전기적으로 결합될 수 있다. 따라서, 도 1의 비트 라인들(BL1 - BLm)과 워드 라인들(WL1 - WLn)의 선택만으로 특정 메모리 셀(MC1 - MCn)을 선택할 수 없으며, 스트링 선택 트랜지스터(SST1, SST2)에 의해 특정 메모리 셀 스트링을 선택할 수 있다. 따라서, 스트링 선택 트랜지스터(SST1, SST2)는 인접한 메모리 셀 스트링 사이에서 분리하여 형성되어야 하며 향상된 전압 전달 능력이 요구된다. 본 실시예의 비휘발성 메모리 소자에서, 공기의 절연 영역(180)을 인접한 스트링 선택 트랜지스터(SST1, SST2) 사이에 형성함으로써, 스트링 선택 라인(SSL, 도 1 및 도 2 참조)의 기생 커패시턴스 발생을 낮출 수 있어 신호의 RC 지연(RC delay)을 방지할 수 있다.
도 4a 내지 도 4j는 도 3의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서 공정 순서에 따라서 도 3의 사시도를 y 방향에서 바라본 단면도들이다.
도 4a를 참조하면, 기판(100) 상에 희생막들(110) 및 층간 절연막들(120)이 교대로 적층된다. 희생막들(110)은 복수의 희생막들(110)을 포함하고, 층간 절연막들(120)은 복수의 절연막들(120)을 포함할 수 있으며, 복수의 희생막들(110)과 복수의 절연막들(120)은 도시된 바와 같이 절연막(120)을 시작으로 기판(100) 상에 서로 교대로 적층될 수 있다. 희생막들(110)은 층간 절연막들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생막들(110)을 식각하는 공정에서, 희생막(110)은 층간 절연막들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 층간 절연막(120)의 식각 속도에 대한 희생막(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연막(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 희생막(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 층간 절연막(120)과 다른 물질일 수 있다.
일 실시예에 따르면, 도시된 바와 같이, 상기 층간 절연막들(120)의 두께는 모두 동일하지 않을 수 있다. 상기 층간 절연막들(120) 중 최하부층은 얇은 두께로 형성되고, 아래에서부터 3번째 층 및 위에서부터 3번째 층은 두껍게 형성될 수 있다. 하지만, 층간 절연막들(120) 및 희생막들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연막들(120) 및 희생막들(110)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
도 4b를 참조하면, 서로 교대로 적층된 층간 절연막들(120) 및 희생막들(110)을 관통하는 제1 개구부들(105)이 형성될 수 있다. 상기 제1 개구부들(105)은 z 방향의 깊이를 가지는 홀(hole) 형태일 수 있다. 또한, 제1 개구부들(105)은 x 방향 및 y 방향(도 3 참조)으로 이격되어 형성된 고립 영역일 수 있다.
제1 개구부들(105)을 형성하는 단계는 서로 교대로 적층된 층간 절연막들(120) 및 희생막들(110) 상에 제1 개구부들(105)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계, 및 이를 식각 마스크로 사용하여 층간 절연막들(120) 및 희생막들(110)을 교대로 이방성 식각하는 단계를 포함할 수 있다. 두 종류의 서로 다른 막들을 포함한 구조를 식각하기 때문에, 상기 복수의 제1 개구부들(105)의 측벽은 상기 기판(100)의 상부면에 완전하게 수직하지 않을 수 있다. 예를 들면, 상기 기판(100)의 상부면에 가까울수록, 상기 제1 개구부들(105)의 폭은 감소될 수 있다.
상기 제1 개구부(105)는 도시된 바와 같이 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 이에 더하여, 상기 이방성 식각 단계에서 과도식각(over-etch)의 결과로서, 도시된 바와 같이 제1 개구부(105) 아래의 기판(100)은 소정의 깊이로 리세스(recess)될 수 있다.
도 4c를 참조하면, 도 4b의 제1 개구부들(105)의 내벽들 및 하부면을 균일하게 덮는 반도체 영역(130)을 형성할 수 있다. 상기 반도체 영역(130)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 형성될 수 있다. 상기 반도체 영역(130)은 일정한 두께, 예컨대, 제1 개구부(105)의 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있으며, 그에 따라 내부에 내부 개구부(미도시)가 형성될 수 있다.
상기 내부 개구부(미도시)를 절연성 필라(140)로 매립할 수 있다. 본 발명의 변형된 실시예에 따르면, 절연성 필라(140)를 상기 내부 개구부(미도시)에 매립하기 전에, 반도체 영역(130)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 반도체 영역(130) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
다음으로, 최상층의 층간 절연막(120)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 최상층의 층간 절연막(120)이 노출될 때까지 평탄화 공정, 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 또는 에치백(etch-back) 공정을 수행할 수 있다. 식각 공정 등을 이용하여 절연성 필라(140)의 상부를 제거할 수 있으며, 상기 제거된 위치에 도전층(135)을 증착할 수 있다. 다시, 평탄화 공정을 수행함으로써, 절연성 필라(140) 상에 배치되고 반도체 영역(130)에 연결되는 도전층(135)이 형성될 수 있다.
본 발명의 변형될 실시예에 따르면, 반도체 영역(130)이 제1 개구부들(105)(도 4b 참조)의 내부를 모두 매립하도록 형성될 수 있다. 이 경우, 절연성 필라(140)를 형성하는 단계는 생략될 수 있다. 또한, 상부에 도전층(135)을 형성하기 위해 제1 개구부들(105)의 내부를 모두 매립하고 있는 반도체 영역(130)의 상부에 불순물을 주입할 수도 있다.
도 4d를 참조하면, 기판(100)을 노출하는 제2 개구부(107)를 형성할 수 있다. 상기 제2 개구부(107)는 y 방향(도 3 참조)으로 연장될 수 있다.
상기 제2 개구부(107)를 형성하는 단계는 제2 개구부(107)가 정의되는 식각 마스크를 형성하는 단계, 및 기판(100)의 상부면이 노출될 때까지 상기 식각 마스크 아래의 층간 절연막들(120) 및 희생막들(110)을 교대로 이방성 식각하는 단계를 포함할 수 있다.
일 실시예에 따르면, 도시된 바와 같이, 제2 개구부들(107)은 반도체 영역(130) 2개마다 하나씩 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이러한 실시예로 한정되는 것은 아니며, 반도체 영역(130) 및 제2 개구부들(107)의 상대적 배치는 달라질 수 있다.
도 4e를 참조하면, 제2 개구부들(107)을 통해 노출된 희생막들(110)(도 4d 참조)을 선택적으로 제거한다. 복수의 희생막들(110)이 제거됨으로써 복수의 층간 절연막(120) 각각의 사이에는 제2 개구부(107)와 연통되는 복수의 터널(107T)이 형성되고, 상기 터널(107T)을 통해 반도체 영역(130)의 일부 측벽들이 노출될 수 있다.
상기 터널(107T)들을 형성하는 단계는 층간 절연막들(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(110)을 수평적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 희생막들(110)이 실리콘 질화막이고 층간 절연막들(120)이 실리콘 산화막인 경우, 상기 수평적 식각 단계는 인산을 포함하는 식각제를 사용하여 수행될 수 있다. 상기 식각하는 단계는 습식 식각 또는 CDE(chemical dry etch)를 포함하는 등방성 식각 공정일 수 있다.
도 4f를 참조하면, 게이트 유전막(150)이 도 4e의 제 2 개구부들(107) 및 터널들(107T)에 의해 노출되는 반도체 영역(130), 층간 절연막들(120) 및 기판(100)을 균일하게 덮도록 형성될 수 있다.
상기 게이트 유전막(150)은 터널링 절연층(152), 전하 저장층(154) 및 블록킹 절연층(156)을 포함할 수 있다. 따라서, 상기의 순서로 반도체 영역(130), 층간 절연막들(120) 및 기판(100)을 덮도록 형성할 수 있다. 상기 터널링 절연층(152), 전하 저장층(154) 및 블록킹 절연층(156)은 각각 ALD 또는 CVD를 이용하여 형성될 수 있다.
상기 게이트 유전막(150)은 소정의 두께로 균일하게 형성됨으로써, 제2 개구부들(107) 및 상기 터널들(107T)에 내부 개구부(미도시)가 형성된다. 게이트 유전막(150)에 의해 둘러싸인 상기 내부 개구부(미도시)를 도전 물질로 매립할 수 있다. 상기 도전 물질을 증착한 후, 상기 내부 개구부(미도시) 내부의 불필요한 도전 물질을 제거하여 제3 개구부(108)를 형성할 수 있다.
이에 의하여, 도 4e의 터널(107T) 내에만 도전 물질이 매립되어 게이트 전극(160)을 형성할 수 있다. 상기 공정은 이방성 식각에 의할 수 있다. 또한, 기판(100)의 상부면 상에 형성된 게이트 유전막(150)도 이방성 식각에 의해 제거될 수 있다. 다른 실시예에 따르면, 층간 절연층들(120)의 측면에 형성된 게이트 유전막들(150)도 함께 제거할 수 있다.
불순물을 상기 제3 개구부(108)를 통해 기판(100)에 주입함으로써 기판(100)의 상부면에 인접하게 y 방향(도 3 참조)으로 연장되는 불순물 영역(102)이 형성될 수 있다. 상기 불순물은 N+형 불순물들을 이온 주입하여 형성한 고농도 불순물 영역(102)일 수 있다. 상기 불순물 영역(102)을 형성하는 공정은 반드시 본 공정 단계에서 행해지는 것은 아니며, 필요에 따라 그 전 또는 후의 다른 공정 단계에서 행해질 수도 있다.
도 4g를 참조하면, 불순물 영역(102) 상의 도 4f의 제3 개구부(108)를 매립하는 절연층(170)이 형성된다. 상기 절연층(170)은 최상층의 층간 절연막(120), 반도체 영역(130), 및 도전층(135) 상에도 형성될 수 있다.
다음으로, 제4 개구부(109)가 반도체 영역들(130)의 사이 및 불순물 영역(102)이 형성되지 않은 기판(100) 상의 상부에 형성된다. 따라서, 상기 제3 개구부(108)와 같이 반도체 영역(130) 2개마다 하나씩 형성될 수 있다. 상기 제4 개구부(109)는 y 방향(도 3 참조)으로 연장된 기둥 형상일 수 있다. 상기 제4 개구부(109)는 스트링 선택 트랜지스터들(SST1, SST2)(도 3 참조)의 하단까지 형성될 수 있다. 변형된 실시예에서, 상기 제4 개구부(109)는 기판(100) 상으로 접촉되도록 연장될 수 있다.
도 4h를 참조하면, 연결 전극(165) 물질을 절연층(170) 상 및 상기 제4 개구부(109)에 증착한다. 상기 증착 공정은 CVD 또는 ALD에 의해 균일하게 증착이 이루어지도록 수행될 수 있다.
도 4i를 참조하면, 상기 절연층(170) 상에 형성된 연결 전극(165) 물질을 제거한다. 또한, 상기 제4 개구부(109)의 저면에 증착된 연결 전극(165) 물질도 제거한다. 상기 제거 공정은 포토리소그래피 공정 및 에치백과 같은 식각 공정을 포함할 수 있다.
이에 의해, 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극(160)을 연결하는 연결 전극(165)이 형성된다. 상기 연결 전극(165)의 수직 방향(즉, z 방향)의 상단은 제1 스트링 선택 트랜지스터들(SST1)의 게이트 전극(160)의 상부면보다 높을 수 있다.
도 4j를 참조하면, 절연층(170) 및 도 4i의 제4 개구부(109) 상에 캡핑(capping)층(190)을 형성할 수 있다. 상기 캡핑층(190)은 절연 물질을 포함할 수 있다.
상기 캡핑층(190)의 형성 시, 갭필(gap fill)이 잘 되지 않는 물질 및 방법을 이용하여 형성될 수 있다. 또는, 절연 물질을 컨포멀(conformal)하지 않게 증착하는 경우, 상기 제4 개구부(109)의 폭이 수십 내지 수백 나노미터이기 때문에 내부에 증착되지 않고 상부를 캡핑하도록 형성할 수 있다. 이에 의해, 상기 제4 개구부(109)가 형성된 부분에 절연 영역(180)이 형성된다. 상기 절연 영역(180)은 공기 간극(air gap)으로 이루어진다. 상기 절연 영역(180)은 도시된 형태에 한정되지 않으며 상기 캡핑층(190)과 접하는 상단의 중앙부가 소정의 깊이로 함입된 형태일 수 있다.
상기 절연 영역(180)이 인접한 메모리 셀 스트링의 선택 트랜지스터들(SST1, SST2) 사이에 배치됨으로써, 선택 트랜지스터들(SST1, SST2) 사이의 커패시턴스가 감소할 수 있다. 또한, 인접한 메모리 셀 스트링의 선택 트랜지스터들(SST1, SST2) 사이의 절연 파괴 전압을 높일 수 있다.
다음으로, 도전층(135) 상에 캡핑층(190)을 관통하는 비트 라인 콘택 플러그(210)가 형성될 수 있다. 비트 라인 콘택 플러그(210)는 포토 리소그래피 공정 및 식각 공정을 이용하여 형성될 수 있다. x 방향으로 배열된 비트 라인 콘택 플러그(210)들을 연결하는 비트 라인(220)이 캡핑층(190) 상에 형성될 수 있다. 비트 라인(220)도 포토 리소그래피 공정 및 식각 공정을 이용하여 라인 형상으로 형성될 수 있다.
도 5는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 5를 참조하면, 비휘발성 메모리 소자(1000a)의 불순물 영역(102) 상에 z 방향으로 연장되고 상기 불순물 영역(102)과 오믹 콘택(ohmic contact)하는 공통 소스 라인(200)이 배열될 수 있다. 상기 공통 소스 라인(200)은 불순물 영역(102)을 따라 y 방향으로 연장될 수 있다. 상기 비휘발성 메모리 소자(1000a)는 연결 전극(165)(도 3 참조)은 포함하지 않는다.
상기 공통 소스 라인(200)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 공통 소스 라인(200)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로부터 선택되는 적어도 하나의 금속 물질을 포함할 수 있다. 도 5에 도시되지는 않았지만, 상기 불순물 영역(102)과 공통 소스 라인(200) 사이에는 접촉 저항을 낮추기 위한 실리사이드(silicide)층이 개재될 수 있다. 상기 실리사이드층(미도시)은 메탈 실리사이드층, 예컨대 코발트 실리사이드층을 포함할 수 있다.
상기 불순물 영역(102)이 기판(100)과 반대의 도전형을 갖는 경우, 불순물 영역(102)은 접지 선택 트랜지스터들(GST1, GST2)의 소스 영역일 수 있다. 변형된 실시예에서, 상기 불순물 영역(102)이 기판(100)과 동일한 도전형을 갖는 경우, 상기 공통 소스 라인(200)은 메모리 셀 블록 단위의 소거 동작을 위한 포켓 P 웰(pocket P well) 콘택으로 작동할 수도 있다. 이 경우, 상기 포켓 P 웰 콘택 전극을 통해 고전압이 기판(100)에 인가됨으로써, 기판(100)의 해당 메모리 셀 블록 내의 모든 메모리 셀에 저장된 데이터는 소거될 수 있다.
상기 공통 소스 라인(200)은 게이트 전극들(160)과 절연층(170)에 의해 절연될 수 있다. 상기 절연층(170)은 스페이서(spacer)의 형상일 수 있다. 도 4g를 참조하여 상술한 제조 방법에서, 절연 물질을 증착한 후 제3 개구부(108)(도 4f 참조)가 형성되었던 영역 상에 별도의 포토리소그래피 공정 및 에치백 공정과 같은 식각 공정을 추가하여 상기 절연층(170)을 형성할 수 있다. 다음으로, 도전성 물질의 증착 공정 및 에치백 공정과 같은 식각 공정을 추가하여 상기 공통 소스 라인(200)을 형성할 수 있다. 이후의 절연 영역(180) 형성은 도 4g 및 도 4j를 참조하여 상술한 공정과 동일하게 수행될 수 있다.
상기와 같이 형성된 공통 소스 라인(200)은, x 방향으로 인접한 2개의 반도체 영역들(130) 측면의 메모리 셀 스트링들의 접지 선택 트랜지스터들(GST1, GST2)에 소스 영역을 제공할 수 있다.
도 6은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3 및 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 6을 참조하면, 비휘발성 메모리 소자(1000b)의 공통 소스 라인(200)이 불순물 영역(102) 상에 z 방향으로 스트링 선택 트랜지스터들(SST1, SST2)의 하단 높이까지 연장될 수 있다. 상기 공통 소스 라인(200)은 상기 불순물 영역(102)과 오믹 콘택(ohmic contact)할 수 있다. 상기 공통 소스 라인(200)은 불순물 영역(102)을 따라 y 방향으로 연장될 수 있다. 상기 공통 소스 라인(200) 및 상기 공통 소스 라인(200) 측벽의 절연층(170) 상에는 절연 영역(180)이 형성된다. 상기 비휘발성 메모리 소자(1000b)는 연결 전극(165)(도 3 참조)은 포함하지 않는다.
이와 같은 구조의 비휘발성 메모리 소자(1000b)는 도 4g 및 도 5를 참조하여 상술한 제조 방법에서, 상기 공통 소스 라인(200)을 형성한 후, 반도체 영역들(130)의 사이마다 제4 개구부(109)를 형성한다. 즉, 상기 제4 개구부(109)는 반도체 영역(130) 하나마다 하나씩 형성될 수 있다. 상기 제4 개구부(109)는 스트링 선택 트랜지스터들(SST1, SST2)(도 3 참조)의 하단까지 형성될 수 있다. 이후, 도 4j를 참조하여 상술한 공정과 동일한 공정에 의해 절연 영역(180)을 형성할 수 있다.
따라서, 상기 절연 영역(180)은 반도체 영역(130) 사이마다 형성된다. 상기 절연 영역(180)은 서로 다른 반도체 영역(130)에 접하여 형성되는 인접한 스트링 선택 트랜지스터들(SST1, SST2) 사이에 형성된다.
상기 절연 영역(180)은 공기 간극으로 이루어진다. 공기는 유전 상수가 작으며, 인접 메모리 셀 스트링의 스트링 선택 트랜지스터들(SST1, SST2) 사이마다 상기 절연 영역(180)이 형성되므로, 스트링 선택 트랜지스터들(SST1, SST2) 간의 간섭(interference)을 최소화할 수 있게 된다.
도 7은 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3, 도 5 및 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 7을 참조하면, 비휘발성 메모리 소자(1000c)의 불순물 영역(102)이 반도체 영역(130)과 교대로 기판(100) 상에 형성된다. 상기 불순물 영역(102)은 기판(100)을 따라 y 방향으로 연장될 수 있다. 상기 불순물 영역(102) 상에는 절연 영역(180)이 z 방향으로 연장되어 형성된다. 상기 절연 영역(180)은 상기 불순물 영역(102)을 따라 y 방향으로 연장될 수 있다. 상기 비휘발성 메모리 소자(1000c)는 연결 전극(165)(도 3 참조)은 포함하지 않는다.
이와 같은 구조의 비휘발성 메모리 소자(1000c)는 도 4f를 참조하여 상술한 제조 방법에서, 반도체 영역들(130)의 사이마다 제3 개구부(108)를 형성한다. 불순물을 상기 제3 개구부(108)를 통해 기판(100)에 주입하여 불순물 영역(102)을 형성한다. 이후, 도 4j를 참조하여 상술한 공정과 동일한 공정에 의해 상기 절연 영역(180)을 형성할 수 있다.
상기 절연 영역(180)은 공기 간극으로 이루어진다. 공기는 유전 상수가 작으므로, 인접 메모리 셀 스트링의 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터들(GST1, GST2)뿐 아니라, 인접한 메모리 셀들(WC1, WC2, WCn-1, WCn)간의 간섭을 최소화할 수 있게 된다.
도 8은 본 발명의 제5 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3, 도 5 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 8을 참조하면, 비휘발성 메모리 소자(1000d)의 불순물 영역(102)이 반도체 영역(130)과 교대로 기판(100) 상에 형성된다. 하측 절연 영역(180a) 및 상측 절연 영역(180b)이 상기 불순물 영역(102) 상에 이격되어 형성된다. 상기 하측 절연 영역(108a) 및 상측 절연 영역(180b)의 사이에는 절연층(170)이 형성될 수 있다. 상기 비휘발성 메모리 소자(1000d)는 연결 전극(165)(도 3 참조)은 포함하지 않는다.
이와 같은 구조의 비휘발성 메모리 소자(1000d)는 도 4f를 참조하여 상술한 제조 방법에서, 반도체 영역들(130)의 사이마다 제3 개구부(108)를 형성한다. 불순물을 상기 제3 개구부(108)를 통해 기판(100)에 주입하여 불순물 영역(102)을 형성한다. 상기 제3 개구부(108)는 기판(100) 상에 z 방향으로 수직하게 형성될 수 있다. 다음으로, 공기 간극으로 이루어진 하측 절연 영역(180a)을 형성하기 위하여, 도 4j를 참조하여 상술한 캡핑층(190) 형성 공정과 유사하게 절연 물질을 증착하여 상기 절연층(170)을 형성한다. 이후, 상기 절연층(170)을 식각하는 공정을 수행한다. 도 4j를 참조하여 상술한 공정과 유사한 공정에 의해 상기 상측 절연 영역(180b)도 형성할 수 있다.
상기 하측 절연 영역(108a) 및 상측 절연 영역(180b)은 공기 간극으로 이루어진다. 공기는 유전 상수가 작으므로, 인접 메모리 셀 스트링의 스트링 선택 트랜지스터들(SST1, SST2)뿐 아니라 접지 선택 트랜지스터들(GST1, GST2) 간의 간섭을 최소화할 수 있게 된다.
또한, 본 실시예에서 상기 반도체 영역(130)은 기둥 형상으로, x 방향 및 y 방향으로 이격되어 배치된다. 따라서, 하나의 반도체 영역(130)의 x 방향의 양 측면을 따라 z 방향으로 연장되는 2개의 메모리 셀 스트링이 배열될 수 있다. 상기 y 방향으로 배열된 반도체 영역들(130) 사이에는 이들을 절연시키기 위한 절연층들(175)이 배열될 수 있다.
도 9는 본 발명의 제6 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3, 도 5 내지 도 8에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 9를 참조하면, 비휘발성 메모리 소자(1000e)의 불순물 영역(102)이 반도체 영역(130)과 교대로 기판(100) 상에 형성된다. 상기 비휘발성 메모리 소자(1000e)는 연결 전극(165)(도 3 참조)은 포함하지 않는다.
공통 소스 라인(200)은 불순물 영역(102) 상에 z 방향으로 스트링 선택 트랜지스터들(SST1, SST2)의 하단 높이까지 연장될 수 있다. 상기 공통 소스 라인(200)은 상기 불순물 영역(102)과 오믹 콘택(ohmic contact)할 수 있다. 상기 공통 소스 라인(200)은 불순물 영역(102)을 따라 y 방향으로 연장될 수 있다. 상기 공통 소스 라인(200) 및 상기 공통 소스 라인(200) 측벽의 절연층(170) 상에는 절연 영역(180)이 형성된다.
이와 같은 구조의 비휘발성 메모리 소자(1000e)는 도 4g 및 도 6을 참조하여 상술한 제조 방법에서, 상기 공통 소스 라인(200)을 형성한 후, 반도체 영역들(130)의 사이마다 제4 개구부(109)를 형성한다. 즉, 상기 제4 개구부(109)는 반도체 영역(130) 하나마다 하나씩 형성될 수 있다. 상기 제4 개구부(109)는 스트링 선택 트랜지스터들(SST1, SST2)(도 3 참조)의 하단까지 형성될 수 있다. 이후, 도 4j를 참조하여 상술한 공정과 동일한 공정에 의해 절연 영역들(180)을 형성할 수 있다.
도 10은 본 발명의 제7 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3, 도 5 내지 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 10을 참조하면, 비휘발성 메모리 소자(2000)에서, 한 쌍의 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극(160)이 연결 전극(165)에 의하여 연결된다. 상기 연결 전극(165)은 게이트 전극(160)과 동일한 물질을 포함할 수 있다. 상기 연결 전극(165)은 예를 들어, 텅스텐(W), 텅스텐 질화물(WN) 또는 티타늄 질화물(TiN)을 포함할 수 있다. 상기 비휘발성 메모리 소자(2000)는 절연 영역(180)(도 3 참조)은 포함하지 않는다.
본 실시예에 따르면, 공정의 용이를 위해 접지 선택 트랜지스터들(GST1, GST2) 및 스트링 선택 트랜지스터들(SST1, SST2)은 동일한 구조를 가질 수 있다. 또한, 접지 선택 트랜지스터들(GST1, GST2) 및 스트링 선택 트랜지스터들(SST1, SST2)은 누설 전류 제어 능력을 향상시키기 위해, 각각 상하로 직렬 연결된 한 쌍의 트랜지스터를 포함할 수 있다. 이 경우, 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극(160)이 연결 전극(165)에 의해 전기적으로 연결됨으로써, 스트링 선택 라인(SSL)(도 1 및 도 2 참조)이 연결되어 셀 어레이 영역으로부터 주변부로 연장될 수 있다. 따라서, 스트링 선택 라인(SSL)의 저항이 줄어들어 신호의 RC 지연을 낮출 수 있다.
도 11은 본 발명의 제8 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3, 도 5 내지 도 10에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다. 도 11을 참조하면, 비휘발성 메모리 소자(2000a)의 한 쌍의 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터들(GST1, GST2)의 게이트 전극(160)이 각각 하부 연결 전극(165a) 및 상부 연결 전극(165b)에 의하여 연결된다. 상기 하부 연결 전극(165a) 및 상부 연결 전극(165b)은 게이트 전극(160)과 동일한 물질을 포함할 수 있다. 상기 하부 연결 전극(165a) 및 상부 연결 전극(165b)은 예를 들어, 텅스텐(W), 텅스텐 질화물(WN) 또는 티타늄 질화물(TiN)을 포함할 수 있다. 상기 하부 연결 전극(165a)의 수직 방향(즉, z 방향)의 하단은 기판(100)의 불순물 영역(102)과 이격되어 형성될 수 있다. 상기 비휘발성 메모리 소자(2000a)는 절연 영역(180)(도 3 참조)은 포함하지 않는다.
이와 같은 구조의 비휘발성 메모리 소자(2000a)는 도 4f를 참조하여 상술한 제조 방법에서 반도체 영역들(130)의 사이마다 제3 개구부(108)(도 4f 참조)를 형성한다. 상기 제3 개구부(108) 내에 하부 연결 전극(165a) 물질을 증착하고 에치백하여 하부 연결 전극(165a)을 형성한다. 다음으로, 도 4g 내지 도 4i를 참조하여 상술한 공정과 같이, 절연층(170)을 형성하고, 제4 개구부(109)(도 4g 참조)를 형성한 후, 상부 연결 전극(165b) 물질의 증착 및 식각 공정을 반복하여 상부 연결 전극(165b)을 형성한다.
본 실시예에 따르면, 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터들(GST1, GST2)의 게이트 전극(160)이 각각 하부 연결 전극(165a) 및 상부 연결 전극(165b)에 의해 전기적으로 연결됨으로써, 스트링 선택 라인(SSL)(도 1 및 도 2) 및 접지 선택 라인(GSL)(도 1 및 도 2 참조)이 하나로 연결될 수 있다. 따라서, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 저항이 줄어들어 신호의 RC 지연을 낮출 수 있다.
도 12a 및 도 12b는 각각 도 10 및 도 11의 비휘발성 메모리 소자의 워드 라인 방향의 연결 영역을 도시하는 개략적인 사시도들이다.
연결 영역은 셀 어레이 영역의 y 방향 주변부에 위치하며, 셀 어레이 영역과 디코딩 회로 영역 사이에 배치될 수 있다. 상기 연결 영역에서 워드 라인들은 디코딩 회로 영역과 배선에 의해 전기적으로 연결된다.
도 12a를 참조하면, 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들(160)은 콘택 플러그들(230)을 통해서 배선 라인(260)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MCn-1, MCn)의 게이트 전극들(160)은 콘택 플러그들(235)을 통해서 워드 라인 공유부(240)에 연결될 수 있다. 상기 워드 라인 공유부(240)는 비아(250)에 의해 배선 라인(265)에 연결될 수 있다. 접지 선택 트랜지스터들(GST1, GST2)은 콘택 플러그들(230)을 통해서 배선 라인(260)에 연결될 수 있다. 상기 콘택 플러그들(230, 235)은 게이트 유전막(150)을 통과하여 게이트 전극(160)으로 이어진다. 배선 라인들(260, 265) 및 콘택 플러그들(230, 235)의 사이에는 절연 물질이 채워질 수 있다.
하나의 메모리 셀 스트링 내의 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들(160)은 연결 전극(165)에 의해 전기적으로 연결되어 있다. 따라서, 한 쌍의 스트링 선택 트랜지스터들(SST1, SST2)은 하나의 콘택 플러그(230)에 의해 배선 라인(260)에 연결될 수 있다. 이에 따라서, 콘택 플러그(230)의 수를 줄일 수 있어서 콘택 및 배선 공정이 단순화 될 수 있으며, 소자의 신뢰성도 향상될 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)은 메모리 셀 스트링마다 별개의 콘택 플러그(230) 및 배선 라인(260)에 의해 연결된다. 이에 의해 각 스트링을 선택할 수 있게 된다.
접지 선택 트랜지스터들(GST1, GST2)은 게이트 전극들(160)이 전기적으로 연결되어 있지 않다. 따라서, 한 쌍의 접지 선택 트랜지스터들(GST1, GST2)은 각각에 대한 2개의 콘택 플러그들(230)에 의해 배선 라인(260)에 공통으로 연결될 수 있다.
메모리 셀들(MC1, MC2, MCn-1, MCn)의 게이트 전극들(160)은 콘택 플러그들(235)을 통해서 워드 라인 공유부(240)에 연결될 수 있다. 도면에 도시되지는 않았으나, 상기 워드 라인 공유부(240)에 의해 인접한 복수의 메모리 셀 스트링의 워드 라인들에 대한 콘택 플러그(235)들이 전기적으로 결합될 수 있다.
변형된 실시예에서, 상기 스트링 선택 트랜지스터들(SST1, SST2)의 배선 라인(260)은 메모리 셀들의 배선 라인(265)과 반대 방향으로 향할 수 있다. 즉, 반대 방향의 연결 영역으로 향하도록 배선 라인(265)이 형성될 수 있다.
도 12b를 참조하면, 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터들(GST1, GST2)의 게이트 전극들(160)은 콘택 플러그들(230)을 통해서 배선 라인(260)에 연결될 수 있다.
메모리 셀들(MC1, MC2, MCn-1, MCn)의 게이트 전극들(160)은 콘택 플러그들(235)을 통해서 워드 라인 공유부(240)에 연결될 수 있다. 상기 워드 라인 공유부(240)는 비아(250)에 의해 배선 라인(265)에 연결될 수 있다.
본 실시예에서, 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들(160)은 상부 연결 전극(165b)에 의해 전기적으로 연결되어 있다. 접지 선택 트랜지스터들(GST1, GST2)의 게이트 전극들(160)도 이 하부 연결 전극(165a)에 의해 전기적으로 연결되어 있다. 따라서, 각각 하나의 콘택 플러그들(230)에 의해 배선 라인(260)에 공통으로 연결될 수 있다. 이에 따라서, 콘택 플러그(230)의 수가 줄어들 수 있다.
변형된 실시예에서, 인접한 메모리 셀 스트링의 접지 선택 트랜지스터들(GST1, GST2)의 게이트 전극들(160)에 연결되는 콘택 플러그들(230)은 하나의 배선(260)으로 연결될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
도 13을 참조하면, 비휘발성 메모리 소자(700)에서 NAND 셀 어레이(750)는 코어 회로 유니트(770)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(750)는 도 3, 도 5 내지 도 11에서 설명한 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유니트(770)는 제어 로직(771), 로우 디코더(772), 칼럼 디코더(773), 감지 증폭기(774) 및 페이지 버퍼(775)를 포함할 수 있다.
제어 로직(771)은 로우 디코더(772), 칼럼 디코더(773) 및 페이지 버퍼(775)와 통신할 수 있다. 로우 디코더(772)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀어레이(750)와 통신할 수 있다. 칼럼 디코더(773)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 감지 증폭기(774)는 NAND 셀 어레이(750)로부터 신호가 출력될 때 칼럼 디코더(773)와 연결되고, NAND 셀 어레이(750)로 신호가 전달될 때는 칼럼 디코더(773)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(771)은 로우 어드레스 신호를 로우 디코더(772)에 전달하고, 로우 디코더(772)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(750)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(771)은 칼럼 어드레스 신호를 칼럼 디코더(773) 또는 페이지 버퍼(775)에 전달하고, 칼럼 디코더(773)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(750)의 신호는 칼럼 디코더(773)를 통해서 감지 증폭기(774)에 전달되고, 여기에서 증폭되어 페이지 버퍼(775)를 거쳐서 제어 로직(771)에 전달될 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 14를 참조하면, 메모리 카드(800)는 하우징(830)에 내장된 제어기(810) 및 메모리(820)를 포함할 수 있다. 상기 제어기(810) 및 메모리(820)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(810)의 명령에 따라서 메모리(820) 및 제어기(810)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(820)는 도 3, 도 5 내지 도 11에서 설명한 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(800)는 멀티미디어 카드 (multi media card: MMC) 또는 보안 디지털 카드 (secure digital card: SD)를 포함할 수 있다.
도 15는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 15를 참조하면, 전자 시스템(900)은 프로세서(910), 입/출력 장치(930) 및 메모리 칩(920)을 포함할 수 있고, 이들은 버스(940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 전자 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 전자 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(920)은 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(920)은 도 3, 도 5 내지 도 11에서 설명한 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다.
상기 전자 시스템(900)은 메모리 칩(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 102: 불순물 영역
110: 희생막 120: 층간 절연막
130: 반도체 영역 135: 도전층
140: 절연성 필라 150: 게이트 유전막
160: 게이트 전극 165: 연결 전극
170: 절연층 180: 절연 영역
190: 캡핑층 200: 공통 소스 라인
210: 비트 라인 콘택 플러그 220: 비트 라인
230, 235: 콘택 플러그 240: 워드 라인 공유부
250: 비아 260, 265: 배선 라인

Claims (10)

  1. 기판 상으로 수직 신장하는 반도체 영역;
    상기 반도체 영역의 측벽을 따라서 상기 기판 상으로 수직 신장하고, 복수의 메모리 셀들 및 상기 복수의 메모리 셀들의 일측에 배치된 적어도 하나의 선택 트랜지스터를 포함하며 서로 인접하는 복수의 메모리 셀 스트링들;
    상기 메모리 셀 스트링의 상기 복수의 메모리 셀들에 결합된 복수의 워드 라인들;
    상기 메모리 셀 스트링의 상기 적어도 하나의 선택 트랜지스터에 결합된 선택 라인; 및
    서로 인접한 상기 메모리 셀 스트링들의 상기 선택 트랜지스터들 사이에 공기 간극(air gap)으로 이루어지는 절연 영역을 포함하는 수직 구조의 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    서로 인접한 상기 메모리 셀 스트링들의 인접한 상기 메모리 셀들은, 게이트 전극들이 연결되어 있는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    상기 절연 영역의 하부는 절연성 물질로 채워지는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 절연 영역은 상기 기판에 접하도록 상기 기판에 수직한 방향으로 연장되는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 절연 영역은 상기 워드 라인의 연장 방향과 수직한 방향에서 상기 메모리 셀 스트링 2개마다 하나씩 형성되며, 상기 워드 라인 방향으로 연장되는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  6. 제1 항에 있어서,
    상기 메모리 셀 스트링의 일단에 연결된 비트 라인; 및
    상기 비트 라인 반대편에서 상기 메모리 셀 스트링의 타단에 연결된 공통 소스 라인을 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  7. 제6 항에 있어서,
    직렬로 연결된 한 쌍의 상기 선택 트랜지스터들이 상기 비트 라인 및 상기 복수의 메모리 셀들 사이에 배치된 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  8. 제7 항에 있어서,
    상기 한 쌍의 선택 트랜지스터들을 전기적으로 연결하며, 상기 선택 라인을 따라 연장되는 연결 전극을 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  9. 기판 상으로 수직 신장하는 반도체 영역;
    상기 반도체 영역의 측벽을 따라서 상기 기판 상으로 수직 신장하고, 복수의 메모리 셀들 및 상기 복수의 메모리 셀들의 일측에 서로 인접하게 배치된 적어도 한 쌍의 선택 트랜지스터들을 포함하는 메모리 셀 스트링;
    상기 메모리 셀 스트링의 상기 복수의 메모리 셀들에 결합된 복수의 워드 라인들;
    상기 메모리 셀 스트링의 상기 적어도 한 쌍의 선택 트랜지스터들의 게이트 전극에 연결되는 연결 전극에 의해 공통으로 결합되는 선택 라인을 포함하는 수직 구조의 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 선택 라인은 하나의 콘택 플러그에 의해 주변부 회로와 배선되는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
KR1020100074984A 2010-08-03 2010-08-03 수직 구조의 비휘발성 메모리 소자 KR101736982B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100074984A KR101736982B1 (ko) 2010-08-03 2010-08-03 수직 구조의 비휘발성 메모리 소자
US13/190,932 US9070587B2 (en) 2010-08-03 2011-07-26 Vertical structure non-volatile memory device having insulating regions that are formed as air gaps between selection transistors of adjacent memory cell strings
US14/726,065 US9406688B2 (en) 2010-08-03 2015-05-29 Vertical structure non-volatile memory device having insulating regions that are formed as air gaps

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100074984A KR101736982B1 (ko) 2010-08-03 2010-08-03 수직 구조의 비휘발성 메모리 소자

Publications (2)

Publication Number Publication Date
KR20120012728A true KR20120012728A (ko) 2012-02-10
KR101736982B1 KR101736982B1 (ko) 2017-05-17

Family

ID=45555493

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100074984A KR101736982B1 (ko) 2010-08-03 2010-08-03 수직 구조의 비휘발성 메모리 소자

Country Status (2)

Country Link
US (2) US9070587B2 (ko)
KR (1) KR101736982B1 (ko)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140088424A (ko) * 2013-01-02 2014-07-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR20170090183A (ko) * 2016-01-28 2017-08-07 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR20170101345A (ko) * 2016-02-26 2017-09-06 삼성전자주식회사 반도체 장치
KR20170113882A (ko) * 2016-03-28 2017-10-13 삼성전자주식회사 반도체 장치
KR20180136034A (ko) * 2017-06-13 2018-12-24 삼성전자주식회사 반도체 소자
CN109103193A (zh) * 2017-06-21 2018-12-28 三星电子株式会社 垂直存储器件
KR20220028498A (ko) * 2020-08-28 2022-03-08 한양대학교 산학협력단 집적도를 개선한 3차원 플래시 메모리
US11557631B2 (en) 2017-06-13 2023-01-17 Samsung Electronics Co., Ltd. Semiconductor device having first memory section and second memory section

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR101807250B1 (ko) * 2011-07-11 2017-12-11 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US9093369B2 (en) 2012-06-07 2015-07-28 Samsung Electronics Co., Ltd. Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same
US9343469B2 (en) 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
KR102003526B1 (ko) 2012-07-31 2019-07-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR102024710B1 (ko) * 2013-01-11 2019-09-24 삼성전자주식회사 3차원 반도체 장치의 스트링 선택 구조
KR102045288B1 (ko) 2013-01-17 2019-11-15 삼성전자주식회사 수직형 반도체 소자
KR102108879B1 (ko) * 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9570459B2 (en) 2013-07-10 2017-02-14 Unity Semiconductor Corporation Vertical gate NAND memory devices
KR102094472B1 (ko) * 2013-10-08 2020-03-27 삼성전자주식회사 반도체 장치
KR20150047823A (ko) * 2013-10-25 2015-05-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
KR102170770B1 (ko) * 2014-03-03 2020-10-28 삼성전자주식회사 반도체 장치
KR20160004069A (ko) * 2014-07-02 2016-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP6250506B2 (ja) * 2014-09-16 2017-12-20 東芝メモリ株式会社 集積回路装置及びその製造方法
US9263459B1 (en) * 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US9196567B1 (en) * 2015-01-14 2015-11-24 Macronix International Co., Ltd. Pad structure
US9461062B1 (en) * 2015-04-30 2016-10-04 Macronix International Co., Ltd. Semiconductor device and manufacturing method thereof
US9646987B2 (en) * 2015-06-03 2017-05-09 Kabushiki Kaisha Toshiba Semiconductor memory device and production method thereof
US20160365445A1 (en) * 2015-06-12 2016-12-15 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US10355015B2 (en) 2016-03-23 2019-07-16 Sandisk Technologies Llc Three-dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US10224104B2 (en) 2016-03-23 2019-03-05 Sandisk Technologies Llc Three dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US9735246B1 (en) 2016-05-11 2017-08-15 International Business Machines Corporation Air-gap top spacer and self-aligned metal gate for vertical fets
US10014309B2 (en) * 2016-08-09 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells comprising a programmable charge storage transistor and arrays of elevationally-extending strings of memory cells comprising a programmable charge storage transistor
US10050054B2 (en) 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
US10535652B2 (en) 2016-10-27 2020-01-14 International Business Machines Corporation Fabrication of vertical fin field effect transistors having top air spacers and a self-aligned top junction
JP2018078160A (ja) * 2016-11-08 2018-05-17 東芝メモリ株式会社 半導体記憶装置
US20180261620A1 (en) * 2017-03-09 2018-09-13 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
CN108573973A (zh) * 2017-03-14 2018-09-25 旺宏电子股份有限公司 立体存储器元件及其制作方法
US10373969B2 (en) 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
KR102579108B1 (ko) 2018-03-13 2023-09-18 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102633034B1 (ko) 2018-10-02 2024-02-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US20200119041A1 (en) * 2018-10-16 2020-04-16 Macronix International Co., Ltd. Memory device and method for forming the same
CN109346479B (zh) * 2018-10-17 2020-11-13 长江存储科技有限责任公司 3d存储器件及其制造方法
US10777575B1 (en) * 2019-03-22 2020-09-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned vertical conductive strips having a gate-all-around configuration and method of making the same
US11309328B2 (en) 2019-10-29 2022-04-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
CN111052381B (zh) * 2019-11-28 2021-02-26 长江存储科技有限责任公司 三维存储器件及其制作方法
KR20220078793A (ko) 2020-12-03 2022-06-13 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032269A (ja) 1996-07-17 1998-02-03 Toshiba Microelectron Corp 半導体装置
US5973352A (en) 1997-08-20 1999-10-26 Micron Technology, Inc. Ultra high density flash memory having vertically stacked devices
US6483736B2 (en) 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
KR100674952B1 (ko) 2005-02-05 2007-01-26 삼성전자주식회사 3차원 플래쉬 메모리 소자 및 그 제조방법
US7394693B2 (en) 2005-08-31 2008-07-01 Micron Technology, Inc. Multiple select gate architecture
KR100784860B1 (ko) * 2005-10-31 2007-12-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
EP1804293A1 (en) * 2005-12-30 2007-07-04 STMicroelectronics S.r.l. Process for manufacturing a non volatile memory electronic device
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2007317874A (ja) 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP5118347B2 (ja) 2007-01-05 2013-01-16 株式会社東芝 半導体装置
JP5016928B2 (ja) 2007-01-10 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4939955B2 (ja) 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP4729060B2 (ja) * 2008-02-26 2011-07-20 株式会社東芝 半導体記憶装置の製造方法
JP2009302116A (ja) * 2008-06-10 2009-12-24 Toshiba Corp 半導体装置およびその製造方法
KR101539697B1 (ko) * 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR101498676B1 (ko) * 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
KR101502584B1 (ko) * 2008-10-16 2015-03-17 삼성전자주식회사 비휘발성 메모리 장치
KR101551901B1 (ko) * 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140088424A (ko) * 2013-01-02 2014-07-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR20170090183A (ko) * 2016-01-28 2017-08-07 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR20170101345A (ko) * 2016-02-26 2017-09-06 삼성전자주식회사 반도체 장치
KR20170113882A (ko) * 2016-03-28 2017-10-13 삼성전자주식회사 반도체 장치
KR20180136034A (ko) * 2017-06-13 2018-12-24 삼성전자주식회사 반도체 소자
US11361798B2 (en) 2017-06-13 2022-06-14 Samsung Electronics Co., Ltd. Semiconductor device
US11557631B2 (en) 2017-06-13 2023-01-17 Samsung Electronics Co., Ltd. Semiconductor device having first memory section and second memory section
CN109103193A (zh) * 2017-06-21 2018-12-28 三星电子株式会社 垂直存储器件
KR20180138381A (ko) * 2017-06-21 2018-12-31 삼성전자주식회사 수직형 메모리 장치
CN109103193B (zh) * 2017-06-21 2024-03-08 三星电子株式会社 垂直存储器件
KR20220028498A (ko) * 2020-08-28 2022-03-08 한양대학교 산학협력단 집적도를 개선한 3차원 플래시 메모리

Also Published As

Publication number Publication date
US9070587B2 (en) 2015-06-30
US20150263021A1 (en) 2015-09-17
US20120032245A1 (en) 2012-02-09
US9406688B2 (en) 2016-08-02
KR101736982B1 (ko) 2017-05-17

Similar Documents

Publication Publication Date Title
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
USRE49440E1 (en) Vertical-type non-volatile memory devices having dummy channel holes
US9373400B2 (en) Vertical structure semiconductor memory devices and methods of manufacturing the same
US20220165749A1 (en) Semiconductor devices and manufacturing methods of the same
US8324675B2 (en) Flash memory device having vertical channel structure
KR101916222B1 (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101845511B1 (ko) 수직 구조의 비휘발성 메모리 소자 제조 방법
US8877591B2 (en) Methods of manufacturing vertical structure nonvolatile memory devices
US8026546B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
KR20120068392A (ko) 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
US9899408B2 (en) Non-volatile memory device having vertical structure and method of manufacturing the same
US20120139027A1 (en) Vertical structure non-volatile memory devices including impurity providing layer
KR20110003764A (ko) 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
US9853045B2 (en) Semiconductor device having channel holes
KR20120128438A (ko) 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant