KR102170770B1 - 반도체 장치 - Google Patents

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KR102170770B1
KR102170770B1 KR1020140025105A KR20140025105A KR102170770B1 KR 102170770 B1 KR102170770 B1 KR 102170770B1 KR 1020140025105 A KR1020140025105 A KR 1020140025105A KR 20140025105 A KR20140025105 A KR 20140025105A KR 102170770 B1 KR102170770 B1 KR 102170770B1
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이명범
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels

Abstract

반도체 장치는 기판 상에 제1 방향으로 연장되고 상기 기판 상에 적층된 절연 패턴들 및 상기 절연 패턴들 사이의 게이트 전극을 포함하고 분리 트렌치를 개재하여 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 게이트 구조체, 상기 게이트 구조체들을 관통하여 상기 기판과 연결되는 수직 기둥들, 상기 분리 트렌치에 노출된 상기 게이트 구조체들의 측벽 상에 제공된 절연 스페이서, 및 상기 게이트 전극들과 상기 절연 스페이서 사이의 확산 배리어 구조를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 수직형 반도체 장치에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 반도체 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명은 신뢰성이 보다 향상된 수직형 반도체 장치를 제공하기 위한 것이다.
반도체 장치가 제공된다. 상기 장치는 기판 상에 제1 방향으로 연장되고, 상기 기판 상에 적층된 절연 패턴들 및 상기 절연 패턴들 사이의 게이트 전극을 포함하고, 분리 트렌치를 개재하여 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 게이트 구조체들; 상기 게이트 구조체들을 관통하여, 상기 기판과 연결되는 수직 기둥들; 상기 분리 트렌치에 노출된 상기 게이트 구조체들의 측벽 상에 제공된 절연 스페이서; 및 상기 게이트 전극들과 상기 절연 스페이서 사이의 확산 배리어 구조를 포함한다.
일 예로, 상기 확산 배리어 구조는 상기 게이트 전극과 상기 절연 스페이서 사이의 에어 갭을 포함할 수 있다.
일 예로, 상기 확산 배리어 구조는 금속 질화막을 포함할 수 있다.
상기 금속 질화막은 상기 절연 스페이서와 마주보는 상기 게이트 전극 상에 선택적으로 제공될 수 있다.
상기 게이트 전극은 제1 원소를 포함하고, 상기 금속 질화막은 상기 제1 원소의 질화물을 포함할 수 있다.
일 예로, 상기 확산 배리어 구조는 실리콘 산화막 보다 습식식각 속도가 작은 절연막을 포함할 수 있다.
상기 확산 배리어 구조는 실리콘 질화막, 알루미늄 산화막 또는 알루미늄 질화막을 포함할 수 있다.
상기 반도체 장치는 상기 분리 트렌치에 노출된 상기 기판에 제공된 공통 소스 영역; 및 상기 분리 트렌치 내에 제공되고, 상기 공통 소스 영역으로부터 상기 게이트 구조체들의 상부로 연장하는 스트래핑 플러그를 더 포함하고, 상기 절연 스페이서는 상기 게이트 구조체들의 측벽과 상기 스트래핑 플러그 사이에 제공될 수 있다.
상기 스트래핑 플러그는 상기 제1 방향으로 연장할 수 있다.
상기 스트래핑 플러그는 금속 질화막 및 상기 금속 질화막 상의 텅스텐을 포함할 수 있다.
상기 절연 스페이서는 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 및/또는 알루미늄 산화막을 포함할 수 있다.
상기 게이트 전극은 도전막을 포함한다.
상기 도전막은 상기 게이트 구조체들의 측벽으로부터 리세스될 수 있다.
상기 도전막은 배리어막, 상기 배리어막 상의 금속 실리사이드 또는 텅스텐을 포함할 수 있다.
상기 확산 배리어 구조의 일 측은 상기 절연 패턴들의 측벽에 인접한 상기 배리어막의 일 측보다 더 리세스될 수 있다.
상기 확산 배리어 구조는 상기 게이트 전극에 자기 정열될 수 있다.
반도체 장치의 형성방법이 제공된다. 상기 방법은 기판 상에 제1 방향으로 연장되고, 상기 기판 상에 적층된 절연 패턴들 및 상기 절연 패턴들 사이의 게이트 전극을 포함하고, 수직 기둥들이 관통하여 상기 기판에 연결되고, 분리 트렌치를 개재하여 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 게이트 구조체들을 형성하고; 상기 게이트 구조체들의 측벽에 절연 스페이서를 형성하고; 그리고 상기 게이트 전극과 상기 절연 스페이서 사이에 확산 배리어 구조를 형성하는 것을 포함한다.
상기 게이트 구조체들을 형성하는 것은: 상기 기판 상에 적층되는 절연막들 및 상기 절연막들 사이의 희생막을 형성하고; 상기 절연막들 및 상기 희생막을 관통하여 상기 기판에 연결되는 수직 기둥들을 형성하고; 상기 절연막들 및 상기 희생막을 패터닝하여, 절연 패턴들 및 희생 패턴을 형성하고 그리고 상기 절연 패턴들 및 상기 희생 패턴이 상기 기판을 노출하는 상기 분리 트렌치를 형성하고; 상기 분리 트렌치에 노출된 상기 희생 패턴을 제거하여, 게이트 영역을 형성하고; 그리고 상기 게이트 영역 내에 게이트 전극을 형성하는 것을 포함한다.
상기 게이트 전극을 형성하는 것은: 상기 분리 트렌치 및 상기 게이트 영역 내에 도전막을 형성하고; 그리고 상기 게이트 영역 밖의 상기 도전막을 제거하는 것을 포함한다.
상기 도전막을 형성하는 것은: 상기 게이트 영역 내에 실리콘막을 형성하고;
상기 게이트 영역 내의 상기 실리콘막 상에 금속막을 형성하고, 제1 열처리 공정을 수행하여 제1 금속 실리사이드막을 형성하고; 그리고 상기 제1 금속 실리사이드막 및 상기 분리 트렌치의 측벽 상에 상기 절연 스페이서를 형성하는 것을 포함한다.
일 예로, 상기 확산 배리어 구조를 형성하는 것은: 제2 열처리 공정에 의하여 제1 금속 실리사이드막을 상기 제1 금속 실리사이드막 보다 감소된 부피를 갖는 제2 금속 실리사이드막으로 변화하도록 하여, 상기 제2 금속 실리사이드막과 상기 절연 스페이서 사이에 에어 갭을 형성하는 것을 포함할 수 있다.
상기 제1 금속 실리사이드막은 상기 제2 금속 실리사이드막 보다 상기 금속막의 금속을 많이 함유하도록 형성될 수 있다.
상기 금속 실리사이드막들은 제1 원소를 포함하고, 상기 제1 원소는 Ni, Co, Ti 또는 W을 포함할 수 있다.
상기 제1 금속 실리사이드막을 형성하는 것은: 상기 실리콘막 상에 제1 금속 실리사이드막을 형성하고; 그리고 상기 제1 금속 실리사이드막 상에 상기 제2 금속 실리사이드막을 형성하는 것을 포함할 수 있다.
일 예로, 상기 확산 배리어 구조를 형성하는 것은: 상기 게이트 전극을 상기 분리 트렌치의 측벽보다 리세스시켜, 리세스된 영역을 형성하고; 상기 리세스된 영역 내에 실리콘 산화막을 형성하고; 그리고 상기 실리콘 산화막을 열처리하여, 상기 게이트 전극과 상기 실리콘 산화막 사이에 에어 갭을 형성하는 것을 포함할 수 있다.
일 예로, 상기 확산 배리어 구조를 형성하는 것은: 상기 게이트 전극을 상기 분리 트렌치의 측벽보다 리세스시켜, 리세스된 영역을 형성하고; 상기 리세스된 영역 내에 희생막을 형성하고; 상기 희생막 상에 상기 절연 스페이서를 형성하고; 그리고 상기 절연 스페이서를 통하여 상기 희생막을 제거하여, 상기 게이트 전극과 상기 절연 스페이서 사이에 에어 갭을 형성하는 것을 포함할 수 있다.
상기 희생막은 SOH 막 또는 포토레지스트막이고, 상기 절연 스페이서는 실리콘 산화막일 수 있다.
일 예로, 상기 확산 배리어 구조를 형성하는 것은: 상기 분리 트렌치에 노출된 상기 게이트 전극의 측벽을 선택적으로 질화처리하는 것을 포함할 수 있다.
상기 질화처리하는 것은 암모니아, 질소 또는 아산화 질소의 가스 분위기 하에서 열처리하는 것을 포함할 수 있다.
일 예로, 상기 확산 배리어 구조를 형성하는 것은: 상기 분리 트렌치에 노출된 상기 게이트 전극의 측벽 상에, 산화 알루미늄 막, 실리콘 질화막 또는 알루미늄 질화막을 형성하는 것을 포함할 수 있다.
상기 게이트 구조체들을 형성하는 것은: 상기 기판 상에 적층되는 도프드 실리콘막들 및 상기 도프드 실리콘막들 사이의 언도프드 실리콘막을 형성하고; 상기 도프드 실리콘막들 및 상기 언도프드 실리콘막을 관통하여 상기 기판에 연결되는 상기 수직 기둥들을 형성하고; 상기 도프드 실리콘막들 및 상기 언도프드 실리콘막을 패터닝하여, 상기 기판을 노출하는 상기 분리 트렌치를 형성하고; 상기 분리 트렌치에 노출된 상기 도프드 실리콘막들을 제거하여, 절연 영역을 형성하고;그리고 상기 절연 영역 내에 게이트간 절연패턴을 형성하는 것을 포함할 수 있다.
반도체 장치는 기판 상에 제1 방향으로 연장되고, 상기 기판 상에 적층된 절연 패턴들 및 상기 절연 패턴들 사이의 게이트 전극을 포함하고, 분리 트렌치를 개재하여 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 게이트 구조체들; 상기 게이트 구조체들을 관통하여, 상기 기판과 연결되는 복수개의 셀 기둥들; 상기 분리 트렌치에 노출된 상기 기판에 제공된 불순물 확산 영역; 상기 분리 트렌치 내에 제공되고, 상기 불순물 확산 영역으로부터 상기 게이트 구조체들의 상부로 연장하는 스트래핑 콘택; 및 상기 분리 트렌치에 노출된 상기 게이트 구조체들의 측벽과 상기 공통 소스 사이에 제공된 절연 스페이서를 포함하고, 상기 게이트 전극은 상기 절연 패턴들의 측벽으로부터 리세스된다.
본 발명의 개념에 따른 확산 배리어 구조는 수직형 반도체 장치에서, 게이트 전극의 도전성 물질이 소자분리 패턴으로 확산하는 것을 차단할 수 있다. 따라서, 게이트간 절연 패턴들, 절연 스페이서 및 소자분리 패턴의 절연 특성이 개선되어, 게이트 전극들 간의 누설 전류 특성, 및 게이트 전극들과 스트래핑 플러그들 사이의 누설 전류 특성이 향상될 수 있다.
도 1은 본 발명의 개념에 의한 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 도 1 및 도 2를 참조하여 설명된 실시예들에 따른 반도체 장치의 회로도이다.
도 4a는 본 발명의 개념에 의한 일 실시예들에 따른 반도체 장치의 사시도, 도 4b는 본 발명의 일 실시예들에 따른 반도체 장치의 평면도이고, 도 4c는 도 4b의 I-I'선 및 II-II'선에 따른 단면도이다.
도 5a 내지 도 14a는 본 발명의 개념에 의한 일 실시예들에 따른 반도체 장치를 형성하는 방법의 일 예를 도시하는 것으로, 도 4b의 I-I' 및 II-II'선에 대응하는 단면도들이고, 도 5b 내지 도 14b는 각각 도 5a 내지 도 21a의 "A"의 확대도들이다.
도 14c는 본 발명의 개념에 의한 일 실시예들에 따른 반도체 장치를 형성하는 방법의 다른 예를 도시하는 것으로, 도 14a의 "A"의 확대도이다.
도 15a 및 도 16a는 본 발명의 일 실시예들에 따른 반도체 장치를 형성하는 방법의 다른 예를 도시하는 것으로, 도 4b의 I-I' 및 II-II'선에 대응하는 단면도들이고, 도 15b 및 도 16b는 각각 도 15a 및 도 16a의 "A"의 확대도들이다.
도 17a 및 도 18a는 본 발명의 일 실시예들에 따른 반도체 장치를 형성하는 방법의 또 다른 예를 도시하는 것으로, 도 4b의 I-I' 및 II-II'선에 대응하는 단면도들이고, 도 17b 및 도 18b는 각각 도 17a 및 도 18a의 "A"의 확대도들이다.
도 19a 및 도 20a는 본 발명의 일 실시예들에 따른 반도체 장치를 형성하는 방법의 또 다른 예를 도시하는 것으로, 도 4b의 I-I' 및 II-II'선에 대응하는 단면도들이고, 도 19b 및 도 20b는 각각 도 19a 및 도 20a의 "A"의 확대도들이다.
도 21a는 본 발명의 일 실시예들에 따른 반도체 장치를 형성하는 방법의 또 다른 예를 도시하는 것으로, 도 4b의 I-I' 및 II-II'선에 대응하는 단면도들이고, 도 21b는 도 21a의 "A"의 확대도이다.
도 22a는 본 발명의 개념에 의한 다른 실시예들에 따른 반도체 장치의 사시도, 도 22b는 본 발명의 다른 실시예들에 따른 반도체 장치의 평면도이고, 도 22c는 도 22b의 I-I'선 및 II-II'선에 따른 단면도이다.
도 23a는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 사시도, 도 23b는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 평면도이고, 도 23c는 도 23b의 I-I'선 및 II-II'선에 따른 단면도이다. 도 23c의 "A"의 확대도는 도 33b와 동일하다.
도 24a 내지 도 33a는 본 발명의 또 다른 실시예들에 따른 반도체 장치를 형성하는 방법의 일 예를 도시하는 것으로, 도 23b의 I-I' 및 II-II'선에 대응하는 단면도들이고, 도 24b 내지 도 33b는 각각 도 24a 내지 도 33a의 "A"의 확대도들이다.
도 34a 내지 34i는 도 4c 및 도 22c의 "A"의 일 부분들이다.
도 35는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 36은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 37은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층)3 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 개념에 의한 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 개념에 의한 실시예들에 따른 반도체 장치를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(D/L)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30), 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 도 1의 메모리 셀 어레이(10)의 예를 나타내는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록은 서로 교차하는 제1 내지 제3 방향들로 연장된 구조물들을 포함할 수 있다. 예를 들면, 각 메모리 블록은 제3 방향으로 연장된 복수 개의 셀 스트링들을 포함한다.
도 3은 도 1 및 도 2를 참조하여 설명된 실시예들에 따른 반도체 장치의 회로도이다. 도 1 내지 3을 참조하면, 본 실시예에 따른 반도체 장치는 공통 소오스 라인(CSL), 비트라인들(BL), 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 복수개의 셀 스트링들(CSTR)이 비트라인들(BL) 각각에 병렬로 연결된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL) 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 선택 트랜지스터들(GST, SST) 사이의 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 접지 선택 라인(GSL), 복수개의 워드라인들(WL1 ~ WLn), 및 스트링 선택 라인(SSL)은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT), 및 스트링 선택 트랜지스터(SST)의 게이트 전극들로 각각 사용될 수 있다.
도 4a는 본 발명의 일 실시예들에 따른 반도체 장치의 사시도, 도 4b는 본 발명의 일 실시예들에 따른 반도체 장치의 평면도이고, 도 4c는 도 4b의 I-I'선 및 II-II'선에 따른 단면도이다. 도 4c의 "A"의 확대도는 도 14b와 동일하다. (이에 대하여는 후술한다.)
도 4a 내지 도 4c를 참조하여, 기판(110)이 제공된다. 기판(110)은 제1 도전형, 예를 들면 P형을 가질 수 있다. 기판(110) 상에 게이트 구조체들(GL)이 제공될 수 있다. 기판(110)과 게이트 구조체들(GL) 사이에 버퍼 유전막(121)이 제공될 수 있다. 버퍼 유전막(121)은 실리콘 산화막일 수 있다.
게이트 구조체들(GL)은 제1 방향(D1)으로 연장할 수 있다. 게이트 구조체들(GL)은 제1 방향에 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 마주볼 수 있다. 게이트 구조체들(GL)은 게이트간 절연 패턴들(125) 및 게이트간 절연 패턴들(125)을 개재하여 서로 이격된 게이트 전극들을 포함할 수 있다. 게이트 전극들은 기판(110) 상에 순차적으로 적층된 제1 내지 제6 게이트 전극들(G1 ~ G6)을 포함할 수 있다. 게이트간 절연 패턴들(125)은 실리콘 산화막일 수 있다. 버퍼 유전막(121)은 게이트간 절연 패턴들(125)에 비하여 얇을 수 있다. 게이트 전극들(G1 ~ G6) 각각은 게이트 패턴(150)을 포함할 수 있다. 게이트 패턴(150)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 도면에는 게이트 전극들이 6개인 것을 도시하나, 이에 한정되지 않고 그 이상 또는 그 이하일 수 있다.
복수 개의 수직 기둥들(130)이 게이트 구조체들(GL)과 결합될 수 있다. 수직 기둥들(130)은 게이트 전극들(G1 ~ G6)을 관통하여 기판(110)에 연결될 수 있다. 수직 기둥들(130)은 기판(110)으로부터 위로 연장되는(즉, 제3 방향으로 연장되는) 장축을 가질 수 있다. 수직 기둥들(130)의 일단들은 기판(110)에 연결되고, 이들의 타단들은 제2 방향으로 연장하는 비트 라인들(BL)에 연결될 수 있다. 일 측면에서, 수직 기둥들(130)은 반도체 물질을 포함하는 반도체 기둥들일 수 있다. 수직 기둥들(130)은 활성 채널로 기능할 수 있다. 수직 기둥들(130)은 속이 채워진 실린더 형, 또는 그 속이 빈 실린더 형(예를 들면, 마카로니(macaroni) 형일 수 있다. 마카로니 형의 수직 기둥들의 속은 충진 절연막(137)으로 채워질 수 있다. 충진 절연막(137)은 실리콘 산화막으로 형성될 수 있다. 수직 기둥들(130)의 일단 상에 도전 패턴들(139)이 제공될 수 있다. 도전 패턴들(139)에 접하는 수직 기둥들(130)의 부분은 드레인 영역일 수 있다. 다른 측면에서, 수직 기둥들(130)은 도전 기둥들일 수 있다. 수직 기둥들(130)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다.
게이트 전극들(G1 ~ G6)과 수직 기둥들(130) 사이에, 정보저장 요소(135)가 제공될 수 있다. 도 4c는 정보저장 요소(135)가 게이트 전극들(G1 ~ G6)과 게이트간 절연 패턴들(125) 사이로 연장하고, 게이트 전극들(G1 ~ G6)과 수직 기둥들(130) 사이로 연장하는 것을 도시하나, 이에 한정되지 않고 다양하게 변형될 수 있을 것이다.(보다 구체적인 내용은 도 23a 내지 도 23i를 참조하여 후술한다.)
비트 라인들(BL)과 공통 소오스 라인들(CSL) 사이에 플래시 반도체 장치의 복수 개의 셀 스트링들이 제공된다. 하나의 셀 스트링은, 비트 라인들(BL) 각각에 접속하는 스트링 선택 트랜지스터, 공통 소오스 영역들(142)에 접속하는 접지 선택 트랜지스터, 및 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 제공되는 복수개의 메모리 셀들을 포함할 수 있다. 선택 트랜지스터들 및 복수개의 메모리 셀들은 하나의 수직 기둥들(130)에 제공된다. 제1 게이트 전극(G1)은 접지 선택 트랜지스터의 접지 선택 라인(GSL)일 수 있다. 제2 내지 제 5 게이트 전극들(G2 ~ G5)은 복수개의 메모리 셀들의 워드 라인들(WL1 ~ WLn)일 수 있다. 제6 게이트 전극(G6)은 스트링 선택 트랜지스터의 스트링 선택 게이트 라인(SSL)일 수 있다.
게이트 구조체들(GL) 사이에, 제1 방향(D1)으로 신장하는 분리 영역들(141)이 제공될 수 있다. 공통 소스 영역들(142)이 분리 영역들(141)의 기판(110)에 제공된다. 공통 소스 영역들(142)은, 서로 이격되어, 기판(110) 내에서 제1 방향으로 연장할 수 있다. 공통 소스 영역들(142)은, 제1 도전형과 다른 제2 도전형(예를 들면, N형)을 가질 수 있다. 소자분리 패턴(145)이 공통 소스 영역들(142) 상에 제공되어, 분리 영역들(141)을 채울 수 있다. 소자분리 패턴(145)은 실리콘 산화막을 포함할 수 있다. 공통 접촉층들(146)이 소자분리 패턴(145)과 공통 소스 영역들(142) 사이에 제공될 수 있다. 공통 접촉층들(146)은 금속-반도체 화합물층일 수 있다. 공통 접촉층들(146)은, 예를 들어 금속 실리사이드막일 수 있다. 게이트 구조체들(GL)의 측벽 상에 절연 스페이서(143)가 제공될 수 있다. 절연 스페이서(143)는 게이트 구조체들(GL)의 측벽과 소자분리 패턴(145) 사이에 제공될 수 있다. 절연 스페이서(143)는 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 및/또는 알루미늄 산화막을 포함할 수 있다.
스트래핑 플러그들(140)이 소자분리 패턴(145)을 관통하여 공통 소스 영역들(142)에 전기적으로 연결될 수 있다. 스트래핑 플러그들(140)은 제1 방향(D1)을 따라 배열될 수 있다. 스트래핑 플러그들(140)과 소자분리 패턴(145) 사이에 제2 배리어막(148)이 제공될 수 있다. 스트래핑 플러그들(140)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 제2 배리어막(148)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다. 스트래핑 플러그들(140)과 공통 소스 영역들(142) 사이에 공통 접촉층들(146)이 제공될 수 있다.
스트래핑 라인(160)이 소자분리 패턴(145) 상에 제공되어, 제1 방향(D1)으로 연장할 수 있다. 스트래핑 라인(160)은 제1 콘택들(162)을 경유하여 스트래핑 플러그들(140)과 전기적으로 접속될 수 있다. 스트래핑 라인(160) 및 제1 콘택들(162)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
비트 라인들(BL)이 스트래핑 라인(160) 상에 제공되어, 제2 방향(D2)으로 연장할 수 있다. 비트 라인들(BL)은 제2 콘택들(164)을 경유하여 수직 기둥들(130)과 전기적으로 접속될 수 있다. 비트 라인들(BL) 및 제2 콘택들(164)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
공통 소스 라인(CSL)이 스트래핑 라인(160) 상에 제공되어, 제2 방향(D2)으로 연장할 수 있다. 공통 소스 라인(CSL)은 제3 콘택들(166)을 경유하여 스트래핑 라인(160)과 전기적으로 접속될 수 있다. 공통 소스 라인(CSL) 및 제3 콘택들(166)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
일반적인 수직형 VNAND 기술에 의하면, 게이트 전극들(G1 ~ G6)의 도전성 물질(예를 들어, 금속 또는 금속 실리사이드)이 소자분리 패턴(145)으로 확산하여, 게이트 전극들(G1 ~ G6) 간의 절연 특성을 저하시킬 수 있다. 나아가, 소자분리 패턴(145)으로 확산된 게이트 전극들(G1 ~ G6)의 도전성 물질은 스트래핑 플러그들(140)에까지 도달할 수 있다. 이에 따라, 게이트간 절연 패턴들(125) 및/또는 소자분리 패턴(145)의 절연 특성이 저하되어, 게이트 전극들에 누설 전류가 발생할 수 있다. 게다가, 게이트간 절연 패턴들(125) 및/또는 소자분리 패턴(145)의 항복전압의 감소(brake down voltage drop)가 야기될 수 있다. 본 발명의 개념에 따르면, 확산 배리어 구조(155)가 게이트 전극들(G1 ~ G6)과 절연 스페이서(143) 사이에 제공될 수 있다. 확산 배리어 구조(155)는 게이트 전극들(G1 ~ G6)의 도전성 물질(예를 들어, 금속 또는 금속 실리사이드)이 소자분리 패턴(145)으로 확산하는 것을 방지할 수 있다. 확산 배리어 구조(155)는 에어 갭, 배리어 절연막(예를 들면, 실리콘 질화막, 알루미늄 산화막 또는 알루미늄 질화막), 또는 금속 질화물(또는 금속실리콘 질화막)을 포함할 수 있다. 이하에서 보다 상세하게 설명될 것이다.
본 발명의 일 실시예들에 따른 도 4a 내지 도 4c의 반도체 장치를 형성하는 방법의 일 예가 설명된다. 도 5a 내지 도 14a는 도 4b의 I-I' 및 II-II'선에 대응하는 단면도들이고, 도 5b 내지 도 14b는 도 5a 내지 도 13a의 "A"의 확대도들이다.
도 5a 및 도 5b를 참조하여, 기판(110)이 제공된다. 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 가질 수 있다. 기판(110) 상에 버퍼 유전막(121)이 형성될 수 있다. 버퍼 유전막(121)은, 예를 들어 실리콘 산화막일 수 있다. 버퍼 유전막(121)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 희생막들(123) 및 절연막들(124)이 버퍼 유전막(121) 상에 교대로 적층되어, 제공된다. 최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다. 절연막들(124)은, 예를 들어 실리콘 산화막일 수 있다. 희생막들(123)은 버퍼 유전막(121) 및 절연막들(124)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막들(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘 게르마늄막을 포함할 수 있다. 희생막들(123) 및 절연막들(124)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 6a 및 도 6b를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 관통하여, 기판(110)을 노출하는 수직 홀들(131)이 형성된다. 수직 홀들(131)의 측벽에 보호막(133)이 형성된다. 보호막(133)은 실리콘 산화막일 수 있다. 보호막(133) 상에 전하 저장막(135b)이 형성된다. 전하 저장막(135b)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 터널 절연막(135a)이 전하 저장막(135b) 상에 형성된다. 터널 절연막(135a)은 실리콘 산화막일 수 있다. 보호막(133), 전하 저장막(135b) 및 터널 절연막(135a)은 CVD 또는 ALD 방법으로 형성될 수 있다.
수직 홀들(131) 내의 터널 절연막(135a) 상에 수직 기둥들(130)이 형성된다. 일 측면에서, 수직 기둥들(130)의 형성방법이 설명된다. 먼저, 터널 절연막(135a) 상에 제1 반도체막이 형성될 수 있다. 제1 반도체막을 이방성 식각하여, 기판(110)을 노출한다. 제1 반도체막은 터널 절연막(135a)의 측벽에만 남겨진 스페이서 반도체막으로 변화될 수 있다. 스페이서 반도체막 상에 제2 반도체막이 형성될 수 있다. 제1 및 제2 반도체막들은 CVD 또는 ALD 방법으로 형성될 수 있다. 제1 및 제2 반도체막들은 비정질 실리콘막일 수 있다. 열처리 공정이 수행되어, 제1 및 제2 반도체막들이 폴리 실리콘막 또는 결정질 실리콘막으로 변화되어 반도체막이 형성될 수 있다. 이렇게 형성된 수직 기둥들(130)은 제1 도전형의 반도체막일 수 있다.
반도체막은 수직 홀들(131)을 완전히 채우지 않도록 형성되고, 반도체막 상에 절연 물질이 형성되어 수직 홀들(131)을 완전하게 채울 수 있다. 반도체막 및 절연 물질은 평탄화되어, 최상층의 절연막이 노출되도록 할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(137)으로 채워진, 실린더 형의 수직 기둥들(130)이 형성될 수 있다. 반도체막은 수직 홀들(131)을 채우도록 형성될 수 있다. 이 경우, 충진 절연막은 요구되지 않을 수 있다. 수직 기둥들(130)의 상부는 리세스되어, 최상층의 절연막보다 낮게 될 수 있다. 수직 기둥들(130)이 리세스된 수직 홀들(131) 내에 도전 패턴들(139)이 형성될 수 있다. 도전 패턴들(139)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 도전 패턴들(139) 및 수직 기둥들(130)의 윗부분에 제2 도전형의 불순물 이온을 주입하여, 드레인 영역들이 형성될 수 있다. 제2 도전형은 예를 들면 N형일 수 있다.
다른 측면에서, 수직 기둥들(130)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다.
도 7a 및 도 7b를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 연속적으로 패터닝하여, 서로 이격되고 제1 방향으로 연장되고 기판(110)을 노출하는, 분리 트렌치(141)가 형성된다. 패터닝된 절연막들(124)은 게이트간 절연 패턴들(125)이 된다.
도 8a 및 도 8b를 참조하여, 분리 트렌치(141)에 노출된 희생막들(123)을 선택적으로 제거하여 게이트 영역(127)을 형성한다. 게이트 영역(127)은 희생막들(123)이 제거된 영역에 해당되고, 수직 기둥들(130) 및 게이트간 절연 패턴들(125)에 의하여 한정된다. 희생막들(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 게이트 영역(127)에 의하여 수직 기둥들(130)의 측벽의 일부분들이 노출된다.
보호막(133)은, 희생막들(123)의 제거를 위한 식각 용액에 의하여 전하 저장막(135b)이 손상되는 것을 방지할 수 있다. 게이트 영역(127)에 의하여 노출된 보호막(133)은 선택적으로 제거될 수 있다. 보호막(133)이 실리콘 산화막인 경우, 보호막(133)은, 예를 들어 불산을 포함하는 식각 용액에 의하여 제거될 수 있다. 이에 따라 게이트 영역(127)은 전하 저장막(135b)의 일부분을 노출할 수 있다.
도 9a 및 도 9b를 참조하여, 블로킹 절연막(135c)이 분리 트렌치(141) 및 게이트 영역(127)에 노출된 게이트간 절연 패턴들(125) 및 전하저장막(135b) 상에 형성될 수 있다. 블로킹 절연막(135c)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막(135c)은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 블로킹 절연막(135c)은 원자층 증착 방법으로 형성될 수 있다.
분리 트렌치(141)를 통하여, 게이트 영역(127) 내에 실리콘막(152)이 형성된다. 실리콘막(152)은 폴리 실리콘막 또는 비정질 실리콘막일 수 있다. 실리콘막(152)은 CVD 또는 원자층 증착 방법에 의하여 형성될 수 있다. 추가적으로, 실리콘막(152)과 블로킹 절연막(135c) 사이에 제1 배리어막(151)이 형성될 수 있다. 제1 배리어막(151)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다. 제1 배리어막(151)은 게이트 전극들(G1 ~ G6)의 도전성 물질이 확산하는 것을 방지할 수 있다. 제1 배리어막(151)은 CVD 또는 원자층 증착 방법으로 형성될 수 있다.
게이트 영역(127) 밖의 실리콘막(152) 및 제1 배리어막(151)이 제거될 수 있다. 실리콘막(152) 및 제1 배리어막(151)의 제거는 이방성 식각 공정으로 수행될 수 있다. 실리콘막(152) 및 제1 배리어막(151)은 게이트 영역(127) 내로 한정되고, 게이트간 절연 패턴들(125)의 측벽으로부터 리세스될 수 있다. 실리콘막(152)은 제1 배리어막(151) 보다 더 리세스될 수 있다.
분리 트렌치(141)에 의해 노출된 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소스 영역들(142)이 형성될 수 있다.
도 10a 및 도 10b를 참조하여, 공통 소스 영역들(142), 게이트간 절연 패턴들(125)의 측벽, 및 실리콘막(152) 상에 제1 금속막(154)이 형성될 수 있다. 제1 금속막(154)은 제1 원소(M), 예를 들면, 니켈, 코발트, 티타늄 또는 텅스텐을 포함할 수 있다. 제1 금속막(155)은 CVD, 원자층 증착 방법 또는 스퍼터링 방법으로 형성될 수 있다.
도 11a 및 도 11b를 참조하여, 제1 열처리 공정이 수행될 수 있다. 제1 열처리 공정은 250 ~ 600℃에서 수행될 수 있다. 제1 열처리 공정은 퍼니스 열처리 공정일 수 있다. 제1 열처리 공정에 의하여, 실리콘막(152)의 일부가 제1 금속막(154)과 반응하여, 제1 실리사이드막(153) 및 제2 실리사이드막(156)으로 변할 수 있다. 제1 실리사이드막(153)은 실리콘막(152)에 인접하고, 제2 실리사이드막(156)은 제1 금속막(154)에 인접할 수 있다. 제1 실리사이드막(152)은 완전 상전이된 모노 금속 실리사이드막(MSi)이고, 제2 실리사이드막(154)은 불완전 상전이된 금속실리사이드막(MxSi, x>1 (예를 들어, M2Si))막일 수 있다. 제1 실리사이드막(153) 및 제2 실리사이드막(156)의 두께는 제1 금속막(154)의 확산에 의하여 조절된다. 제1 금속막(154)의 확산은 제1 열처리 공정의 온도 및 시간에 의하여 적절하게 조절될 수 있다.
도 12a 및 도 12b를 참조하여, 제1 금속막(154)의 일부는 실리콘막과 반응하지 않은 상태로 잔존할 수 있다. 제1 금속막(154)의 잔류물은 제거된다. 제1 금속막(154)의 잔류물의 제거를 위하여, 질산 및 염산을 포함하는 왕수(aqua regia), 또는 황산 용액이 사용될 수 있다.
분리 트렌치(141)의 측벽이 절연 스페이서(143)가 형성될 수 있다. 절연 스페이서(143)는 실리콘 산화막 또는 실리콘 질화막을 증착하고, 이를 이방성 식각하는 공정에 의하여 형성될 수 있다.
도 13a 및 도 13b를 참조하여, 제2 열처리 공정이 수행될 수 있다. 제2 열처리 공정은 300℃ 이상의 온도에서 수행될 수 있다. 제2 열처리 공정은 퍼니스 열처리 공정일 수 있다. 제2 열처리 공정에 의하여, 실리사이드막들은 모노 금속 실리사이드막(MSi)으로 변하여, 그의 부피가 수축할 수 있다. (Ni의 경우, 표1 참조)
Ni Ni2Si NiSi NiSi2
부피(상대량) 1 1.58 1.18 0.93
제2 열처리 공정의 온도 및 시간은 실리콘막(152)이 완전히 소모되고, 실리사이드막들이 모노 금속 실리사이드막(MSi)으로 변할 수 있도록 적절하게 조절될 수 있다. 하지만, 실리사이드막의 모두가 모노 금속 실리사이드막으로 변하는 것으로 한정되지 않는다. 이에 따라, 수축된 두께 만큼의 빈 공간이 생성될 수 있다. 이러한 모노 금속 실리사이드막은 게이트 패턴(150)으로 명명된다. 다시 말하면, 게이트 패턴(150)과 절연 스페이서(143) 사이에 에어 갭(155a)이 형성될 수 있다. 에어 갭(155a)은 고형의 물질이 없이 공기로 채워지거나 또는 진공인 공간을 의미할 수 있다. 게이트 패턴(150)은 에어 갭(155a)을 개재하여 절연 스페이서(143)와 이격될 수 있다. 게이트 전극들(G1 ~ G6)의 각각은 게이트 패턴(150)을 포함할 수 있다.
이러한 실리사이드화 공정에 의하여, 분리 트렌치(141)에 의하여 노출된 기판(110) 상에 공통 접촉층들(146)이 형성될 수 있다. 공통 접촉층들(146)은, 예를들어 모노 금속 실리사이드막일 수 있다.
도 14a 및 도 14b를 참조하여, 분리 트렌치(141)를 채우는 소자분리 패턴(145)이 형성된다. 소자분리 패턴(145)은 제1 방향으로 연장한다. 소자분리 패턴(145)은 실리콘 산화막을 포함할 수 있다. 소자분리 패턴(145)은 최상층의 게이트간 절연 패턴들(125)과 동일 레벨의 상부면을 가질 수 있다.
도 4a, 4b, 도 14a 및 도 14b를 다시 참조하여, 소자분리 패턴(145)에 스트래핑 홀들(147)이 형성될 수 있다. 스트래핑 홀들(147)은 공통 접촉층들(146)을 노출할 수 있다. 스트래핑 플러그들(140)이 스트래핑 홀들(147) 내에 형성될 수 있다. 스트래핑 플러그들(140)과 스트래핑 홀들(147) 사이에 제2 배리어막(148)이 형성될 수 있다. 스트래핑 플러그들(140)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 제2 배리어막(148)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다. 스트래핑 플러그들(140)은 공통 접촉층들(146)을 통하여 공통 소스 영역들(142)에 전기적으로 연결될 수 있다.
도 4a 내지 도 4c를 다시 참조하여, 제1 콘택들(162)이 형성되어, 스트래핑 플러그들(140)과 연결될 수 있다. 제1 콘택들(162) 상에 스트래핑 라인(160)이 제공되어, 제1 콘택들(162)을 연결할 수 있다. 스트래핑 라인(160)은 제1 방향(D1)으로 연장할 수 있다. 이에 따라, 스트래핑 라인(160)은 제1 콘택들(162)을 경유하여 스트래핑 플러그들(140)과 전기적으로 접속될 수 있다. 스트래핑 라인(160) 및 제1 콘택들(162)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
제2 콘택들(164)이 형성되어, 수직 기둥들(130)과 연결될 수 있다. 비트 라인들(BL)이 제2 콘택들(164) 상에 형성되어, 제2 콘택들(164)을 연결할 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 연장할 수 있다. 이에 따라, 비트 라인들(BL)은 제2 콘택들(164)을 경유하여 수직 기둥들(130)과 전기적으로 접속될 수 있다. 비트 라인들(BL) 및 제2 콘택들(164)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
제3 콘택들(166)이 스트래핑 라인(160) 상에 형성되어, 스트래핑 라인(160)과 연결될 수 있다. 공통 소스 라인(CSL)이 제3 콘택들(166) 상에 형성되어, 제3 콘택들(166)을 연결할 수 있다. 이에 따라, 공통 소스 라인(CSL)은 제3 콘택들(166)을 경유하여 스트래핑 라인(160)과 전기적으로 접속될 수 있다. 공통 소스 라인(CSL) 및 제3 콘택들(166)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)에서 선택된 적어도 하나를 포함할 수 있다.
도 4c 및 도 14b를 다시 참조하여, 본 발명의 일 실시예들에 따른 반도체 장치의 일 예가 보다 상세하게 설명된다. 정보저장 요소(135)는 게이트 패턴(150)에 인접한 블로킹 절연막(135c), 수직 기둥들(130)에 인접한 터널 절연막(135a) 및 이들 사이의 전하 저장막(135b)을 포함할 수 있다. 블로킹 절연막(135c)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막(135c)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막(135c)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함할 수 있으며, 알루미늄 산화막 및 하프늄 산화막의 적층 순서는 다양할 수 있다. 전하 저장막(135b)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 터널 절연막(135a)은 실리콘 산화막을 포함할 수 있다. 터널 절연막(135a) 및 전하 저장막(135b)은 수직 기둥들(130)과 게이트간 절연 패턴들(125) 사이로 연장할 수 있다. 블로킹 절연막(135c)은 게이트 패턴(150)과 게이트간 절연 패턴들(125) 사이로 연장할 수 있다.
게이트 패턴(150)은 게이트간 절연 패턴들(125) 사이의 게이트 영역(127) 내에 제공된다. 게이트 영역(127)은 게이트간 절연 패턴들(125)과 수직 기둥들(130)에 의하여 정의되는 공간일 수 있다. 게이트 패턴(150)은 금속 실리사이드막(예를 들면, 니켈 실리사이드막, 코발트 실리사이드막, 티타늄 실리사이드막 또는 텅스텐 실리사이드막)을 포함할 수 있다. 게이트 패턴(150)과 게이트간 절연 패턴들(125) 사이에 제1 배리어막(151)이 제공될 수 있다. 제1 배리어막(151)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다.
게이트 패턴(150) 및 제1 배리어막(151)은 게이트 구조체들(GL)의 측벽, 즉 게이트간 절연 패턴들(125)의 측벽으로부터 리세스될 수 있다. 게이트 패턴(150)은 제1 배리어막(151) 보다 더 리세스될 수 있다.
게이트 구조체들(GL)의 측벽 상에 절연 스페이서(143)가 제공된다. 절연 스페이서(143)는 실리콘 산화막 또는 실리콘 질화막일 수 있다.
게이트 패턴(150)과 절연 스페이서(143) 사이에 에어 갭(155a)이 제공될 수 있다. 에어 갭(155a)은 고형의 물질이 없이 공기로 채워지거나 또는 진공인 공간을 의미할 수 있다. 게이트 패턴(150)은 에어 갭(155a)을 개재하여 절연 스페이서(143)와 이격될 수 있다. 일반적인 기술에 따르면, 제1 배리어막(151)은 게이트 패턴(150)의 일측을 노출한다. 때문에, 전술한 바와 같이 게이트 패턴(150)의 도전성 물질이 확산할 수 있다. 본 발명의 개념에 따르면, 확산 배리어 구조의 일 예인 에어 갭(155a)이 이러한 도전성 물질의 확산을 차단할 수 있다. 따라서, 게이트간 절연 패턴들(125), 절연 스페이서(143) 및 소자분리 패턴(145)의 절연 특성이 개선되어, 게이트 전극들(G1 ~ G6) 간의 누설 전류 특성, 및 게이트 전극들(G1 ~ G6)과 스트래핑 플러그들(140) 사이의 누설 전류 특성이 향상될 수 있다.
도 14c는 도 14a의 "A"의 확대도이다. 도 14c를 참조하여, 본 발명의 일 실시예들에 따른 반도체 장치의 다른 예가 보다 상세하게 설명된다. 도 14b를 참조하여 설명된 것과 유사한 기술적 특징에 대한 상세한 설명은 생략한다.
도 14c를 참조하여, 실리사이드화 공정에서 실리콘막(152)의 모두가 제1 금속막(154)과 반응하여 금속 실리사이드막으로 변하는 것이 아니라, 실리콘막(152)의 일부가 잔존할 수 있다. 이에 따라, 게이트 패턴(150)은 제1 서브 게이트 패턴(150a)과 제2 서브 게이트 패턴(150b)을 포함할 수 있다. 제1 서브 게이트 패턴(150a)은 수직 기둥들(130)에 인접하고, 제2 서브 게이트 패턴(150b)은 에어 갭(155a)에 인접할 수 있다. 제1 서브 게이트 패턴(150a)은 실리콘막이고, 제2 서브 게이트 패턴(150b)은 금속 실리사이드막일 수 있다.
본 발명의 일 실시예들에 따른 반도체 장치를 형성하는 방법의 다른 예가 설명된다. 도 15a 및 도 16a는 도 4b의 I-I' 및 II-II'선에 대응하는 단면도들이고, 도 15b 및 도 16b는 도 15a 및 도 16a의 "A"의 확대도들이다. 전술한 예의 것과 유사한 기술적 특징에 대한 상세한 설명은 생략한다.
도 15a 및 도 15b를 참조하여, 도 8a 및 도 8b를 참조하여 설명된 게이트 영역(127) 내에 게이트 패턴(150)이 형성될 수 있다. 게이트 패턴(150)은 실리콘막, 실리콘막과 금속 실리사이드막의 적층, 또는 금속 실리사이드막일 수 있다. 이와는 달리, 게이트 패턴(150)은 금속막(예를 들어, 텅스텐막)일 수 있다. 게이트 패턴(150)이 실리콘막인 경우, 도 9b의 제1 배리어막(151)은 형성되지 않을 수 있다.
게이트 패턴(150)은 게이트 영역(127) 내로 한정되고, 게이트간 절연 패턴들(125)의 측벽으로부터 리세스될 수 있다. 게이트 영역(127) 내의 리세스된 영역에 희생막(129)을 형성할 수 있다. 희생막(129)은 SOH 막 또는 포토레지스트막일 수 있다. 희생막(129)은 이방성 식각에 의하여, 리세스된 영역 내에 한정될 수 있다.
희생막(129) 및 분리 트렌치(141)의 측벽 상에 절연 스페이서(143)가 형성될 수 있다. 절연 스페이서(143)는 실리콘 산화막 또는 실리콘 질화막을 증착하고, 이를 이방성 식각하는 공정에 의하여 형성될 수 있다.
도 16a 및 도 16b를 참조하여, 절연 스페이서(143)를 통하여 희생막(129)을 제거하여, 게이트 패턴(150)과 절연 스페이서(143) 사이에 에어 갭(155a)을 형성한다. 희생막(129)의 제거는 산소, 오존, UV를 이용한 애싱 공정 또는 습식 세정 공정으로 수행될 수 있다. 이에 따라 형성된 확산 배리어 구조는 에어 갭(155a)일 수 있다.
이어서, 전술한 실시예들을 참조하여, 스트래핑 플러그들(140), 스트래핑 라인(160), 및 비트 라인들(BL)이 형성될 수 있다.
본 발명의 일 실시예들에 따른 반도체 장치를 형성하는 방법의 또 다른 예가 설명된다. 도 17a 및 도 18a는 도 4b의 I-I' 및 II-II'선에 대응하는 단면도들이고, 도 17b 및 도 18b는 도 17a 및 도 18a의 "A"의 확대도들이다. 전술한 예의 것과 유사한 기술적 특징에 대한 상세한 설명은 생략한다.
도 17a 및 도 17b를 참조하여, 도 8a 및 도 8b를 참조하여 설명된 게이트 영역(127) 내에 게이트 패턴(150)이 형성될 수 있다. 게이트 패턴(150)은 실리콘막, 실리콘막과 금속 실리사이드막의 적층, 또는 금속 실리사이드막일 수 있다. 이와는 달리, 게이트 패턴(150)은 금속막(예를 들어, 텅스텐막)일 수 있다. 게이트 패턴(150)이 실리콘막인 경우, 도 9b의 제1 배리어막(151)은 형성되지 않을 수 있다.
게이트 패턴(150)은 게이트 영역(127) 내로 한정되고, 게이트간 절연 패턴들(125)의 측벽으로부터 리세스될 수 있다. 게이트 영역(127)의 내 및 분리 트렌치(141)의 측벽 상에 절연 스페이서(143)가 형성될 수 있다. 절연 스페이서(143)는 실리콘 산화막을 증착하고, 이를 이방성 식각하는 공정에 의하여 형성될 수 있다. 실리콘 산화막은, 예를 들어 열처리 공정에 의하여 그의 부피가 수축되는 특성을 갖는 막일 수 있다. 실리콘 산화막은, 예를 들어 SOG막일 수 있다.
도 18a 및 도 18b를 참조하여, 절연 스페이서(143)를 열처리하는 것에 의하여, 절연 스페이서(143)가 게이트 패턴(150)으로부터 박리될 수 있다. 이에 따라, 게이트 패턴(150)과 절연 스페이서(143) 사이에 에어 갭(155a)이 형성될 수 있다. 이에 따라 형성된 확산 배리어 구조는 에어 갭(155a)일 수 있다.
이어서, 전술한 실시예들을 참조하여 설명된 방법으로, 스트래핑 플러그들(140), 스트래핑 라인(160), 및 비트 라인들(BL)이 형성될 수 있다.
본 발명의 일 실시예들에 따른 반도체 장치를 형성하는 방법의 또 다른 예가 설명된다. 도 19a 및 도 20a는 도 4b의 I-I' 및 II-II'선에 대응하는 단면도들이고, 도 19b 및 도 20b는 도 19a 및 도 20a의 "A"의 확대도들이다. 전술한 예의 것과 유사한 기술적 특징에 대한 상세한 설명은 생략한다.
도 19a 및 도 19b를 참조하여, 도 8a 및 도 8b를 참조하여 설명된 게이트 영역(127) 내에 게이트 패턴(150)이 형성될 수 있다. 게이트 패턴(150)은 실리콘막, 실리콘막과 금속 실리사이드막의 적층, 또는 금속 실리사이드막일 수 있다. 이와는 달리, 게이트 패턴(150)은 금속막(예를 들어, 텅스텐막)일 수 있다. 게이트 패턴(150)이 실리콘막인 경우, 도 9b의 제1 배리어막(151)은 형성되지 않을 수 있다.
게이트 패턴(150)의 일측은 분리 트렌치(141)에 노출될 수 있다. 분리 트렌치(141)에 노출된 게이트 패턴(150)의 측벽을 선택적으로 질화처리할 수 있다. 질화처리는 암모니아, 질소 또는 아산화 질소의 가스 분위기 하에서 열처리하는 것을 포함할 수 있다. 이에 따라, 확산 배리어 구조(155)는 분리 트렌치(141)에 노출 게이트 패턴(150) 상에 선택적으로 형성될 수 있다. 이러한 확산 배리어 구조의 예는 금속 질화막(155b)이다. 게이트 패턴(150)은 제1 원소(M)를 포함하고, 금속 질화막은 제1 원소(M)의 질화물을 포함할 수 있다. 제1 원소(M)는 예를 들어, 니켈, 코발트, 티타늄 또는 텅스텐을 포함할 수 있다. 금속 질화막은 니켈 질화막, 코발트 질화막, 티타늄 질화막 또는 텅스텐 질화막을 포함할 수 있다. 나아가, 금속 질화막은 니켈 실리사이드 질화막, 코발트 실리사이드 질화막, 티타늄 실리사이드 질화막 또는 텅스텐 실리사이드 질화막을 포함할 수 있다.
도 20a 및 도 20b를 참조하여, 전술한 실시예들을 참조하여 설명된 방법으로, 스트래핑 플러그들(140), 스트래핑 라인(160), 및 비트 라인들(BL)이 형성될 수 있다.
본 발명의 일 실시예들에 따른 반도체 장치를 형성하는 방법의 또 다른 예가 설명된다. 도 21a는 도 4b의 I-I' 및 II-II'선에 대응하는 단면도들이고, 도 21b는 도 21a의 "A"의 확대도이다. 전술한 예의 것과 유사한 기술적 특징에 대한 상세한 설명은 생략한다.
도 21a 및 도 21b를 참조하여, 도 8a 및 도 8b를 참조하여 설명된 게이트 영역(127) 내에 게이트 패턴(150)이 형성될 수 있다. 본 발명의 다른 실시예들에 따르면, 게이트 패턴(150)은 실리콘막, 실리콘막과 금속 실리사이드막의 적층, 또는 금속 실리사이드막일 수 있다. 이와는 달리, 게이트 패턴(150)은 금속막(예를 들어, 텅스텐막)일 수 있다. 게이트 패턴(150)이 실리콘막인 경우, 도 9b의 제1 배리어막(151)은 형성되지 않을 수 있다.
게이트 패턴(150)은 게이트 영역(127) 내로 한정되고, 게이트간 절연 패턴들(125)의 측벽으로부터 리세스될 수 있다. 게이트 패턴(150) 및 분리 트렌치(141)의 측벽 상에 배리어 유전막(155c)이 형성될 수 있다. 배리어 유전막(155c)은 실리콘 산화막 보다 고밀도의 절연막(즉, 습식 식각 속도가 더 작은)을 포함할 수 있다. 배리어 유전막(155c)은, 예를 들어 실리콘 질화막, 알루미늄 산화막 또는 알루미늄 질화막을 포함할 수 있다. 배리어 유전막(155c)은 이방성 식각 공정에 의하여 게이트 영역(127) 내에만 형성될 수 있다. 배리어 유전막(155c) 상에 절연 스페이서(143)가 추가적으로 형성될 수 있다. 절연 스페이서(143)는 실리콘 산화막 또는 실리콘 질화막을 형성하는 것을 포함할 수 있다. 배리어 유전막(155c)이 분리 트렌치(141)의 측벽이 남겨진 경우, 절연 스페이서(143)는 형성되지 않을 수 있다. 이에 따라 형성된 확산 배리어 구조는 배리어 유전막(155c)일 수 있다.
이후, 전술한 실시예들을 참조하여 설명된 방법으로, 스트래핑 플러그들(140), 스트래핑 라인(160), 및 비트 라인들(BL)이 형성될 수 있다.
본 발명의 개념은 전술한 실시예들에 한정되지 않는다. 도 22a는 본 발명의 다른 실시예들에 따른 반도체 장치의 사시도, 도 22b는 본 발명의 다른 실시예들에 따른 반도체 장치의 평면도이고, 도 22c는 도 22b의 I-I'선 및 II-II'선에 따른 단면도이다. 전술한 일 실시예들의 것과 유사한 기술적 특징에 대한 상세한 설명은 생략한다. 도 22c의 "A"의 확대도는 전술한 일 실시예들의 확대도들에 대응된다.
도 22a 내지 도 22c를 참조하여, 도 4a 내지 도 4c의 스트래핑 플러그들(140)은 제1 방향(D1)을 따라 연장하여 하나의 스트래핑 플러그(140)를 구성할 수 있다. 스트래핑 플러그(140)는 소자분리 패턴(145)을 관통하여 공통 소스 영역들(142)에 전기적으로 연결될 수 있다. 스트래핑 플러그(140)는 제1 방향(D1)을 따라 연장할 수 있다. 스트래핑 플러그(140)와 소자분리 패턴(145) 사이에 제2 배리어막(147)이 제공될 수 있다. 스트래핑 플러그(140)는 금속(예를 들면, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 제2 배리어막(147)은 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄)을 포함할 수 있다. 스트래핑 플러그(140)와 공통 소스 영역들(142) 사이에 공통 접촉층들(146)이 제공될 수 있다.
본 발명의 개념은 전술한 실시예들에 한정되지 않는다. 도 23a는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 사시도, 도 23b는 본 발명의 또 다른 실시예들에 따른 반도체 장치의 평면도이고, 도 23c는 도 23b의 I-I'선 및 II-II'선에 따른 단면도이다. 도 23c의 "A"의 확대도는 도 33b와 동일하다. (이에 대하여는 후술한다.) 전술한 실시예들의 것과 유사한 기술적 특징에 대한 상세한 설명은 생략한다.
도 23a 내지 도 23c를 참조하여, 게이트 전극들(G1 ~ G6)과 수직 기둥들(130) 사이에 제공된 정보저장 요소(135)는 게이트간 절연 패턴들(125)과 수직 기둥들(130) 사이로 연장한다. 본 실시예들에서, 정보저장 요소(135)는 게이트간 절연 패턴들(125)과 게이트 전극들(G1 ~ G6) 사이에는 제공되지 않는다.
본 실시예들에서, 스트래핑 플러그(140)은 도 4a 내지 도 4c를 참조하여 설명된 것과 동일하게 도시되지만, 도 22a 내지 도 22c를 참조하여 설명된 것과 유사한 구조를 구질 수 있다.
본 발명의 또 다른 실시예들에 따른 도 23a 내지 도 23c의 반도체 장치를 형성하는 방법의 일 예가 설명된다. 도 24a 내지 도 33a는 도 23b의 I-I' 및 II-II'선에 대응하는 단면도들이고, 도 24b 내지 도 33b는 도 24a 내지 도 33a의 "A"의 확대도들이다.
도 24a 및 도 24b를 참조하여, 기판(110)이 제공된다. 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 가질 수 있다. 기판(110) 상에 버퍼 유전막(121)이 형성될 수 있다. 버퍼 유전막(121)은, 예를 들어 실리콘 산화막일 수 있다. 버퍼 유전막(121)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 제1 몰드막들(122a) 및 제2 몰드막들(122b)이 버퍼 유전막(121) 상에 교대로 적층되어, 제공된다. 제1 몰드막들(122a) 및 제2 몰드막들(122b)의 습식 식각 특성이 서로 다른 동일한 종류의 막들일 수 있다. 이에 따라, 후속의 제1 몰드막들(122a) 및 제2 몰드막들(122b)을 식각하여 수직 홀들을 형성하는 공정이 용이할 수 있다. 이와 달리, 제1 몰드막들(122a) 및 제2 몰드막들(122b)이 다른 종류의 막들이면, 건식 식각 선택비의 차이로 인하여 다층의 제1 몰드막들(122a) 및 제2 몰드막들(122b)을 동시에 식각하는데, 어려움이 많을 수 있다. 제1 및 제2 몰드막들(122a, 122b)은 도핑 농도가 서로 다른 폴리실리콘막들일 수 있다. 예를 들어, 제1 몰드막들(122a) 및 제2 몰드막들(122b)은 각각 언도프드 폴리실리콘막, 및 도프드 폴리실리콘막일 수 있다. 도펀트는, 예를 들어 P, B, 또는 As을 포함할 수 있다. 제1 몰드막들(122a) 및 제2 몰드막들(122b)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다. 본 명세서에서, 제1 및 제2 몰드막들(122a, 122b)로 폴리실리콘막을 예를 들지만, 이에 한정되지 않고 비정질 실리콘막일 수 있다.
도 25a 및 도 25b를 참조하여, 버퍼 유전막(121), 제1 몰드막들(122a) 및 제2 몰드막들(122b)을 관통하여, 기판(110)을 노출하는 수직 홀들(131)이 형성된다. 수직 홀들(131)의 측벽 상에 정보저장요소(135)가 형성된다. 정보저장요소(135)는 순서대로 적층된 블로킬 절연막(135c), 전하 저장막(135b), 및 터널 절연막(135a)을 포함할 수 있다. 블로킹 절연막(135c)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막(135c)은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 전하 저장막(135b)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 터널 절연막(135a)은 실리콘 산화막일 수 있다. 블로킹 절연막(135c), 전하 저장막(135b), 및 터널 절연막(135a)은 CVD 또는 ALD 방법으로 형성될 수 있다.
수직 홀들(131) 내의 터널 절연막(135a) 상에 수직 기둥들(130)이 형성된다. 수직 기둥들(130)은 도 6a 및 도 6b를 참조하여 설명된 것과 유사하고, 이와 유사한 방법으로 형성될 수 있다.
도 26a 및 도 26b를 참조하여, 버퍼 유전막(121), 제1 몰드막들(122a) 및 제2 몰드막들(122b)을 연속적으로 패터닝하여, 서로 이격되고 제1 방향으로 연장되고 기판(110)을 노출하는, 분리 트렌치(141)가 형성된다.
도 27a 및 도 27b를 참조하여, 분리 트렌치(141)에 노출된 제2 몰드막들(122b)을 선택적으로 제거하여 절연 영역(126)을 형성한다. 절연 영역(126)은 제2 몰드막들(122b)이 제거된 영역에 해당된다. 제1 몰드막들(122a)이 언도프드 폴리실리콘막이고, 제2 몰드막들(122b)이 도프드 폴리실리콘막인 경우, 제2 몰드막들(122b)의 제거 공정은 질산, 초산, 불산, 및 순수(DI wafer)를 포함하는 습식식각 용액을 사용하여 수행될 수 있다. 절연 영역(126)에 의하여 수직 기둥들(130)의 측벽의 일부분들이 노출된다.
도 28a 및 도 28b를 참조하여, 분리 트렌치(141)를 통하여, 절연 영역(126) 내에 게이트간 절연패턴들(125)이 형성된다. 게이트간 절연패턴들(125)은 실리콘 산화막일 수 있다. 제1 몰드막들(122a)은 게이트간 절연패턴들(125)의 측벽으로부터 리세스되어, 실리콘막(152)이 된다. 실리콘막(152)은 폴리 실리콘막 또는 비정질 실리콘막일 수 있다.
분리 트렌치(141)에 의해 노출된 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소스 영역들(142)이 형성될 수 있다.
도 29a 및 도 29b를 참조하여, 공통 소스 영역들(142), 게이트간 절연 패턴들(125)의 측벽, 및 실리콘막(152) 상에 제1 금속막(154)이 형성될 수 있다. 제1 금속막(154)은 제1 원소(M), 예를 들면, 니켈, 코발트, 티타늄 또는 텅스텐을 포함할 수 있다. 제1 금속막(155)은 CVD, 원자층 증착 방법 또는 스퍼터링 방법으로 형성될 수 있다.
도 30a 및 도 30b를 참조하여, 제1 열처리 공정이 수행될 수 있다. 제1 열처리 공정은 250 ~ 600℃에서 수행될 수 있다. 제1 열처리 공정은 퍼니스 열처리 공정일 수 있다. 제1 열처리 공정에 의하여, 실리콘막(152)의 일부가 제1 금속막(154)과 반응하여, 제1 실리사이드막(153) 및 제2 실리사이드막(156)으로 변할 수 있다. 제1 실리사이드막(153)은 실리콘막(152)에 인접하고, 제2 실리사이드막(156)은 제1 금속막(154)에 인접할 수 있다. 제1 실리사이드막(152)은 완전 상전이된 모노 금속 실리사이드막(MSi)이고, 제2 실리사이드막(154)은 불완전 상전이된 금속실리사이드막(MxSi, x>1 (예를 들어, M2Si))막일 수 있다. 제1 실리사이드막(153) 및 제2 실리사이드막(156)의 두께는 제1 금속막(154)의 확산에 의하여 조절된다. 제1 금속막(154)의 확산은 제1 열처리 공정의 온도 및 시간에 의하여 적절하게 조절될 수 있다.
도 31a 및 도 31b를 참조하여, 제1 금속막(154)의 일부는 실리콘막과 반응하지 않은 상태로 잔존할 수 있다. 제1 금속막(154)의 잔류물은 제거된다. 제1 금속막(154)의 잔류물의 제거를 위하여, 질산 및 염산을 포함하는 왕수(aqua regia), 또는 황산 용액이 사용될 수 있다.
분리 트렌치(141)의 측벽이 절연 스페이서(143)가 형성될 수 있다. 절연 스페이서(143)는 실리콘 산화막 또는 실리콘 질화막을 증착하고, 이를 이방성 식각하는 공정에 의하여 형성될 수 있다.
도 32a 및 도 32b를 참조하여, 도 13a 및 도 13b를 참조하여 설명된 방법으로, 게이트 패턴(150)이 형성될 수 있다. 게다가, 게이트 패턴(150)과 절연 스페이서(143) 사이에 에어 갭(155a)이 형성될 수 있다. 게이트 패턴(150)은 에어 갭(155a)을 개재하여 절연 스페이서(143)와 이격될 수 있다. 게이트 전극들(G1 ~ G6)의 각각은 게이트 패턴(150)을 포함할 수 있다.
이러한 실리사이드화 공정에 의하여, 분리 트렌치(141)에 의하여 노출된 기판(110) 상에 공통 접촉층들(146)이 형성될 수 있다. 공통 접촉층들(146)은, 예를들어 모노 금속 실리사이드막일 수 있다.
도 33a 및 도 33b를 참조하여, 분리 트렌치(141)를 채우는 소자분리 패턴(145)이 형성된다. 소자분리 패턴(145)은 제1 방향으로 연장한다. 소자분리 패턴(145)은 실리콘 산화막을 포함할 수 있다. 소자분리 패턴(145)은 최상층의 게이트간 절연 패턴들(125)과 동일 레벨의 상부면을 가질 수 있다.
도 23a 및 도 23b를 다시 참조하여, 전술한 방법과 같이 스트래핑 플러그들(140), 스트래핑 라인(160), 및 비트 라인들(BL)이 형성될 수 있다.
일부 실시예에서, 게이트 패턴(150)은, 도 14c와 같이, 제1 서브 게이트 패턴(150a)과 제2 서브 게이트 패턴(150b)을 포함할 수 있다. 즉, 실리사이드화 공정에서 실리콘막(152)의 모두가 제1 금속막(154)과 반응하여 금속 실리사이드막으로 변하는 것이 아니라, 실리콘막(152)의 일부가 잔존할 수 있다.
본 실시예에서, 확산 배리어 구조(150)는 도 15a 내지 도 21b를 참조하여 설명된 다른 방법들로 형성될 수 있음은 자명할 것이다.
나아가, 정보저장 요소(135)의 구조는 도 4a 내지 도 22c를 참조하여 전술한 실시예들에 한정되지 않는다. 이하, 정보저장 요소(135)에 대한 다양한 실시예들이 설명된다. 도 34a 내지 34i는 도 4c 및 도 22c의 "A"의 일 부분들이다.
일 측면에서, 수직 기둥들(130)은 반도체 물질을 포함하는 반도체 기둥들일 수 있다. 수직 기둥들(130)은 활성 채널로 기능할 수 있다.
일 예로, 도 34a를 참조하여, 정보저장 요소(135)는 게이트 패턴(150)에 인접한 블로킹 절연막(135c), 수직 기둥들(130)에 인접한 터널 절연막(135a) 및 이들 사이의 전하 저장막(135b)을 포함할 수 있다. 정보저장 요소(135)는 게이트 패턴(150)과 게이트간 절연 패턴들(125) 사이로 연장할 수 있다. 블로킹 절연막(135c)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막(135c)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막(135c)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함할 수 있으며, 알루미늄 산화막 및 하프늄 산화막의 적층 순서는 다양할 수 있다. 전하 저장막(135b)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 터널 절연막(135a)은 실리콘 산화막을 포함할 수 있다.
다른 예로, 도 34b 내지 도 34d를 참조하여, 이와는 달리 정보저장 요소(135)의 적어도 일부는 게이트간 절연 패턴들(125)과 수직 기둥들(130) 사이로 연장할 수 있다. 도 34b를 참조하여, 터널 절연막(135a)은 게이트간 절연 패턴들(125)과 수직 기둥들(130) 사이로 연장하고, 전하 저장막(135b) 및 블로킹 절연막(135c)은 게이트간 절연 패턴들(125)과 게이트 패턴(150) 사이로 연장할 수 있다. 도 23c를 참조하여, 터널 절연막(135a) 및 전하 저장막(135b)은 게이트간 절연 패턴들(125)과 수직 기둥들(130) 사이로 연장하고, 블로킹 절연막(135c)은 게이트간 절연 패턴들(125)과 게이트 패턴(150) 사이로 연장할 수 있다. 도 34d를 참조하여, 터널 절연막(135a), 전하 저장막(135b) 및 블로킹 절연막(135c)은 게이트간 절연 패턴들(125)과 수직 기둥들(130) 사이로 연장할 수 있다.
전술한 예들과는 달리, 도 34e를 참조하여, 전하 저장막(135b)은 폴리실리콘일 수 있다. 이 경우, 전하 저장막(135b)과 블로킹 절연막(135c)은 게이트 패턴(150)과 수직 기둥들(130)의 사이에 한정될 수 있다.
다른 측면에서, 수직 기둥들(130)은 도전 기둥들일 수 있다. 수직 기둥들(130)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다. 도 34f를 참조하여, 정보저장 요소(135)는 게이트 패턴(150)과 수직 기둥들(130)의 사이에 한정될 수 있다. 도 34g 및 도 34h를 참조하여, 정보저장 요소(135)는 게이트간 절연 패턴들(125)과 수직 기둥들(130)의 사이, 또는 게이트간 절연 패턴들(125)과 게이트 패턴(150)의 사이로 연장할 수 있다. 이 경우, 정보저장 요소(135)는 가변저항 패턴일 수 있다. 가변저항 패턴은 그것의 저항이 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 이하, 정보저장 요소(135)로 사용되는 가변저항 패턴의 예들이 설명된다.
일 예로, 정보저장 요소(135)는 그것에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질(예를 들면, 상변화 물질)을 포함할 수 있다. 상변화 물질은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한 가지를 포함할 수 있다. 예를 들면, 상변화 물질은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상변화 물질은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한 가지를 포함할 수 있다. 또는, 가변저항 패턴은 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지로 형성될 수도 있다.
다른 예로, 정보저장 요소(135)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 정보저장 요소(135)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
또 다른 예로, 정보저장 요소(135)는 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 정보저장 요소(135)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
본 발명의 일부 예들에 따르면, 도 34i를 참조하여, 정보저장 요소(135)와 게이트 패턴(150)의 사이에는 자기정류 특성(self-rectifying property)을 갖는 물질들 중의 적어도 하나(SW, 예를 들면, PN 접합 다이오드)가 제공될 수 있다.
도 34f, 도 34g, 및 도 34i의 예들은 도 23a 내지 도 33b를 참조하여 설명된 본 발명의 또 다른 실시예들에 적용될 수 있을 것이다.
도 35는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 전자 시스템의 일 예를 나타내는 개략 블록도이다.
도 35를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 36은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 36을 참조하면, 상기 메모리 시스템(1200)은 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 상기 컨트롤러(1220)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 시스템(1200)과 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 시스템(1200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 시스템(1200)은 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 시스템(1200)은 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 37은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 37은 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 시스템(1310)이 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (33)

  1. 기판 상에 제1 방향으로 연장되고, 상기 기판 상에 적층된 절연 패턴들 및 상기 절연 패턴들 사이의 게이트 전극을 포함하고, 분리 트렌치를 개재하여 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 게이트 구조체들;
    상기 게이트 구조체들을 관통하여, 상기 기판과 연결되는 수직 기둥들;
    상기 분리 트렌치에 노출된 상기 게이트 구조체들의 측벽 상에 제공된 절연 스페이서; 및
    상기 게이트 전극과 상기 절연 스페이서 사이의 확산 배리어 구조를 포함하고,
    상기 확산 배리어 구조는 상기 게이트 전극과 상기 절연 스페이서 사이의 에어 갭을 포함하는 반도체 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 분리 트렌치에 노출된 상기 기판에 제공된 공통 소스 영역; 및
    상기 분리 트렌치 내에 제공되고, 상기 공통 소스 영역으로부터 상기 게이트 구조체들의 상부로 연장하는 스트래핑 플러그를 더 포함하고,
    상기 절연 스페이서는 상기 게이트 구조체들의 측벽과 상기 스트래핑 플러그 사이에 제공되는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 게이트 전극은 도전막을 포함하는 반도체 장치.
  5. 청구항 4에 있어서,
    상기 도전막은 상기 절연 패턴들의 측벽으로부터 리세스된 반도체 장치.
  6. 청구항 4에 있어서,
    상기 도전막은 배리어막, 상기 배리어막 상의 금속 실리사이드 또는 텅스텐을 포함하는 반도체 장치.
  7. 청구항 6에 있어서,
    상기 확산 배리어 구조의 일 측은 상기 절연 패턴들의 측벽에 인접한 상기 배리어막의 일 측보다 더 리세스된 반도체 장치.
  8. 기판 상에 제1 방향으로 연장되고, 상기 기판 상에 적층된 절연 패턴들 및 상기 절연 패턴들 사이의 게이트 전극을 포함하고, 분리 트렌치를 개재하여 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보는 게이트 구조체들;
    상기 게이트 구조체들을 관통하여, 상기 기판과 연결되는 복수개의 셀 기둥들;
    상기 분리 트렌치에 노출된 상기 기판에 제공된 공통 소오스 영역;
    상기 분리 트렌치 내에 제공되고, 상기 공통 소오스 영역으로부터 상기 게이트 구조체들의 상부로 연장하는 스트래핑 플러그; 및
    상기 분리 트렌치에 노출된 상기 게이트 구조체들의 측벽과 상기 스트래핑 플러그 사이에 제공된 절연 스페이서를 포함하고,
    상기 게이트 전극은 상기 절연 패턴들의 측벽으로부터 리세스된 반도체 장치.
  9. 청구항 8에 있어서,
    상기 게이트 전극과 상기 절연 스페이서 사이의 확산 배리어 구조를 더 포함하는 반도체 장치.
  10. 청구항 9에 있어서,
    상기 확산 배리어 구조는 상기 게이트 전극과 상기 절연 스페이서 사이의 에어 갭을 포함하는 반도체 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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