KR20210028759A - 반도체 장치 - Google Patents

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KR20210028759A
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insulating layers
charge storage
substrate
layer
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임태수
이수형
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들을 포함하고, 각각의 상기 채널 구조물은, 상기 기판에 수직하게 연장되는 채널층, 상기 채널층 상에서 상기 기판에 수직하게 연장되는 터널링 절연층, 상기 터널링 절연층 상에서 상기 게이트 전극들이 상기 채널 구조물들의 외측면으로부터 리세스된 영역들에 각각 배치되는 전하 저장층들, 및 각각의 상기 전하 저장층의 상면, 하면, 및 상기 게이트 전극을 향한 외측면을 둘러싸는 제1 블록킹 절연층들을 포함하고, 상기 기판의 상면에 수직한 방향에서, 각각의 상기 전하 저장층의 높이는 서로 인접하는 상기 층간 절연층들 사이의 거리보다 작다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들을 포함하고, 각각의 상기 채널 구조물은, 상기 기판에 수직하게 연장되는 채널층, 상기 채널층 상에서 상기 기판에 수직하게 연장되는 터널링 절연층, 상기 터널링 절연층 상에서 상기 게이트 전극들이 상기 채널 구조물들의 외측면으로부터 리세스된 영역들에 각각 배치되는 전하 저장층들, 및 각각의 상기 전하 저장층의 상면, 하면, 및 상기 게이트 전극을 향한 외측면을 둘러싸는 제1 블록킹 절연층들을 포함하고, 상기 기판의 상면에 수직한 방향에서, 각각의 상기 전하 저장층의 높이는 서로 인접하는 상기 층간 절연층들 사이의 거리보다 작을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들을 포함하고, 상기 채널 구조물들 각각은, 상기 기판에 수직하게 연장되는 터널링 절연층 및 채널층, 및 상기 게이트 전극들의 측면 상에서 상기 터널링 절연층과의 사이에 배치되며 인접하는 상기 게이트 전극들의 사이에서 서로 분리되어 배치되는 전하 저장층들 및 블록킹 절연층들을 포함하고, 각각의 상기 블록킹 절연층은 상기 터널링 절연층과 함께 각각의 상기 전하 저장층 전체를 둘러싸고, 각각의 상기 블록킹 절연층들의 상면 및 하면은 상기 층간 절연층들과 접촉될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 게이트 전극들을 관통하여 상기 기판의 상면에 수직하게 연장되는 채널층, 상기 층간 절연층들의 측면들과 상기 채널층의 사이에서, 상기 기판에 수직하게 연장되는 터널링 절연층, 상하로 인접하게 배치되는 상기 층간 절연층들의 사이에서, 각각의 상기 게이트 전극들의 측면과 상기 터널링 절연층의 사이에 배치되는 전하 저장층들, 상기 전하 저장층들 상면, 하면, 및 상기 게이트 전극들을 향한 외측면을 둘러싸며, 상하로 인접하게 배치되는 상기 층간 절연층들의 사이에 각각 한정되어 배치되는 제1 블록킹 절연층들, 및 상기 게이트 전극들의 상면, 하면, 및 측면을 둘러싸며, 상기 제1 블록킹 절연층들의 상면과 공면인 상면을 갖는 제2 블록킹 절연층들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조방법은, 기판 상에 수평 희생층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계, 상기 수평 희생층들 및 상기 층간 절연층들을 관통하는 채널홀들을 형성하는 단계, 상기 채널홀들을 통해 노출된 상기 수평 희생층들을 일부 제거하여 리세스 영역들을 형성하는 단계, 상기 채널홀들 내에 상기 리세스 영역들을 채우도록 제1 및 제2 수직 희생층들을 순차적으로 형성하는 단계, 상기 채널홀들로부터 상기 제2 수직 희생층들의 일부를 산화시켜 산화 희생층들을 형성하는 단계, 상기 층간 절연층들의 측면이 노출되도록 상기 산화 희생층들 및 상기 제1 수직 희생층들의 일부를 제거하는 단계, 산화되지 않고 잔존하는 상기 제2 수직 희생층들을 질화시켜 전하 저장층들을 형성하는 단계, 상기 채널홀들 내에 터널링 절연층들 및 채널층들을 순차적으로 형성하는 단계, 상기 수평 희생층들 및 상기 층간 절연층들을 관통하는 개구부를 형성하고, 상기 개구부를 통해 상기 수평 희생층들을 제거하여 측면 개구부들을 형성하는 단계, 상기 측면 개구부들을 통해 노출된 상기 산화 희생층들을 제거하는 단계, 및 상기 측면 개구부들을 통해 노출된 상기 전하 저장층들 상에 블록킹 절연층을 형성하는 단계를 포함할 수 있다.
전하 저장층들을 메모리 셀들 사이에서 분리하여 배치하고, 블록킹 절연층들이 전하 저장층들을 둘러싸도록 배치함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 부분 확대도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 부분 확대도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 11a 내지 도 11l은 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 12a 내지 도 12c는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 13a 내지 도 13c는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2에서는 도 1의 절단선 Ⅰ-Ⅰ'을 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 3에서는 도 1의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상에 서로 이격되어 수직하게 적층되는 게이트 전극들(130), 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 게이트 전극들(130)을 관통하여 기판(101)의 상면에 수직한 방향으로 연장되며 채널층(140)이 내부에 배치되는 채널 구조물들(CH), 및 층간 절연층들(120)과 게이트 전극들(130)의 적층 구조물(GS)을 관통하며 연장되는 분리 영역들(SR)을 포함할 수 있다.
채널 구조물들(CH) 각각은, 채널층(140)으로부터 순차적으로 적층되는 터널링 절연층(142), 전하 저장층들(143), 및 제1 블록킹 절연층들(144)을 포함할 수 있으며, 채널층(140) 사이의 채널 절연층(150), 상단의 채널 패드(155), 및 채널층들(140)의 하부에 배치되는 에피택셜층(107)을 더 포함할 수 있다. 또한, 반도체 장치(100)는 분리 영역들(SR)에 배치되는 소스 도전층들(180)과 분리 절연층들(185), 및 게이트 전극들(130)의 적어도 일부를 둘러싸는 제2 블록킹 절연층(146)을 더 포함할 수 있다.
반도체 장치(100)에서, 각각의 채널층(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링들이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
게이트 전극들(130)은 기판(101) 상에 수직으로 이격되어 적층되어 층간 절연층들(120)과 함께 적층 구조물(GS)을 이룰 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극(130G), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터의 게이트를 이루는 상부 게이트 전극들(130S)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 이루는 상부 및 하부 게이트 전극들(130S, 130G)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들을 이루는 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극(130S, 130G)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 기판(101) 상에 수직하게 서로 이격되어 적층되며, y 방향으로 연장되는 분리 영역들(SR)에 의하여 x 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 분리 영역들(SR) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 게이트 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 외측에 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다. 층간 절연층들(120)은 실질적으로 평탄한 상면 및 하면을 가질 수 있다. 층간 절연층들(120)의 측면은 게이트 전극들(130)의 측면으로부터 분리 영역(SR)을 향하여 돌출된 구조를 가질 수 있다. 다만, 예시적인 실시예에서, 분리 영역(SR)에서 층간 절연층들(120)의 측면은 게이트 전극들(130)의 측면과 공면을 이룰 수도 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널 구조물들(CH) 각각은, 채널층(140), 터널링 절연층(142), 전하 저장층들(143), 제1 블록킹 절연층들(144), 채널 절연층(150), 채널 패드(155), 및 에피택셜층(107)을 포함할 수 있다. 즉, 본 명세서에서, 채널 구조물(CH)은 기둥 형태의 영역뿐 아니라 상기 기둥 형태의 영역의 외측에서 상기 영역을 둘러싸는 구성들인 전하 저장층들(143) 및 제1 블록킹 절연층들(144)을 포함하는 용어로 사용된다. 채널 구조물(CH)의 터널링 절연층(142), 전하 저장층들(143), 및 제1 블록킹 절연층들(144)은, 제2 블록킹 절연층들(146)과 함께 게이트 유전층을 이룰 수 있다.
채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 에피택셜층(107)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 한 쌍의 분리 영역들(SR)의 사이에서 x 방향으로 일직선 상에 배치되는 채널 구조물들(CH)은, 채널 패드(155)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인에 각각 연결될 수 있다.
터널링 절연층(142)은 채널층(140) 상에서 층간 절연층들(120)의 측면들과의 사이에 배치되어, 기판(101)의 상면에 수직하게 연장될 수 있으며, 하나의 채널 구조물(CH) 내에 단일층으로 배치될 수 있다. 터널링 절연층(142)은 전하를 전하 저장층들(143)로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
전하 저장층들(143)은 터널링 절연층(142) 상에 배치되며 게이트 전극들(130)이 채널 구조물(CH)로부터 외측으로 리세스된 영역들에 각각 배치될 수 있다. 전하 저장층들(143)은 상하로 인접하는 층간 절연층들(120)의 사이에 배치되어, 평면도 상에서 또는 z 방향을 따라서, 층간 절연층들(120)과 중첩되도록 배치될 수 있다. 이에 따라, 전하 저장층들(143)은 상하로 인접하는 게이트 전극들(130)의 사이에서 서로 분리되어 배치될 수 있으며, 하나의 채널 구조물(CH)에서 복수의 층들로 분리되어 배치될 수 있다. 도 3에 도시된 것과 같이, 전하 저장층들(143)은 터널링 절연층(142)과 접하지 않는 면이 게이트 전극들(130)을 향해 볼록하게 라운딩된 형태를 가질 수 있다. 다만, 라운딩된 정도는 실시예들에서 다양하게 변경될 수 있을 것이다. 각각의 전하 저장층(143)은 터널링 절연층(142) 및 제1 블록킹 절연층(144)에 의해 완전히 둘러싸인 구조를 가질 수 있다. 전하 저장층들(143)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있으며, 전하 트랩층인 경우 실리콘 질화물로 이루어질 수 있다.
각각의 전하 저장층(143)은, 기판(101)의 상면에 수직한 방향, 즉 z 방향을 따라, 상하로 인접한 층간 절연층들(120) 사이의 거리(D1)보다 작은 높이(D2)를 가질 수 있다. 이는 전하 저장층(143)이 인접한 층간 절연층들(120) 사이에서 제1 블록킹 절연층(144)에 의해 둘러싸이도록 배치되기 때문이다. 또한, 전하 저장층(143)의 높이(D2)는 하나의 게이트 전극(130)의 높이보다도 작을 수 있다. 전하 저장층(143)의 x 방향을 따른 두께(T1)는, 예를 들어, 약 4 nm 내지 약 6 nm의 범위일 수 있다. 전하 저장층(143)의 상기 두께 범위는, 주변의 다른 층들의 두께와의 상대적인 관계 및 게이트 전극(130)에 인가되는 전압의 크기 등을 고려하여 결정될 수 있다.
제1 블록킹 절연층들(144)은 전하 저장층들(143) 상에서 제2 블록킹 절연층들(146)과의 사이에 배치될 수 있다. 각각의 제1 블록킹 절연층(144)은 전하 저장층(143)의 상면, 하면, 및 게이트 전극(130)을 향한 외측면을 둘러싸도록 배치될 수 있다. 즉, 제1 블록킹 절연층(144)은 전하 저장층(143)이 터널링 절연층(142)과 접하는 면 이외의 면들을 모두 둘러싸도록 배치될 수 있다. 제1 블록킹 절연층들(144)도 전하 저장층들(143)과 유사하게 상하로 인접하는 게이트 전극들(130)의 사이에서 서로 분리되어 배치될 수 있으며, 하나의 채널 구조물(CH)에서 복수의 층들로 분리되어 배치될 수 있다. 제1 블록킹 절연층들(144)은 z 방향을 따라 층간 절연층들(120)과 중첩되도록 층간 절연층들(120)의 사이에만 한정되어 배치될 수 있으며, 층간 절연층들(120)이 측면 상으로 연장되지 않을 수 있다.
제1 블록킹 절연층들(144)의 상면 및 하면은 각각 인접하는 층간 절연층들(120)과 접할 수 있다. 제1 블록킹 절연층들(144)의 내측면은 전하 저장층들(143)과 접하고 외측면은 제2 블록킹 절연층들(146)과 접할 수 있다. 상기 내측면 및 외측면은 게이트 전극들(130)을 향하여 볼록하게 라운딩된 형상을 가질 수 있다. 전하 저장층들(143)의 상면 및 하면 상에서, 제1 블록킹 절연층들(144)의 상단 및 하단의 내측면은 터널링 절연층(142)과 접하며 전하 저장층들(143)의 내측면과 실질적으로 공면을 이룰 수 있다. 또한, 제1 블록킹 절연층들(144)의 상면 및 하면은 제2 블록킹 절연층들(146)의 상면 및 하면과 각각 실질적으로 공면을 이룰 수 있다.
제2 블록킹 절연층들(146)은, 제1 블록킹 절연층들(144)의 외측, 즉 채널 구조물(CH)이 아닌 게이트 전극들(130)을 향하는 일 측에 배치되며, 게이트 전극들(130)을 둘러싸도록 게이트 전극들(130)을 따라 수평하게 연장될 수 있다. 각각의 제2 블록킹 절연층(146)은 게이트 전극(130)의 상면, 하면, 및 측면을 둘러쌀 수 있다. 제2 블록킹 절연층들(146)의 제1 블록킹 절연층들(144)과 접하는 외측면은 채널층(140)을 향하여 오목하게 라운딩된 형상을 가질 수 있다.
제1 블록킹 절연층들(144) 및 제2 블록킹 절연층들(146)은, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 여기서, 고유전율 물질은 실리콘 산화물(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3) 또는 이들의 조합을 포함할 수 있다. 제1 블록킹 절연층들(144) 및 제2 블록킹 절연층들(146)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 블록킹 절연층들(144)은 실리콘 산화물(SiO2)을 포함하고, 제2 블록킹 절연층들(146)은 알루미늄 산화물(Al2O3)을 포함할 수 있다. 예시적인 실시예에서, 층간 절연층들(120), 터널링 절연층(142), 및 제1 블록킹 절연층들(144)은 동일한 물질을 포함할 수 있다.
반도체 장치에서, 상기 게이트 유전층을 이루는 전하 저장층들(143)은 상하로 인접한 게이트 전극들(130)의 사이에서 서로 분리되어 배치됨으로써, 전하 스프레딩(charge spreading)에 의한 리텐션(retention) 특성의 저하와 같은 전기적 특성의 저하를 방지할 수 있다. 또한, 최적화된 제조 공정을 이용하여 전하 저장층들(143)을 형성함에 따라, 제1 블록킹 절연층들(144)이 전하 저장층들(143)을 둘러싸도록 배치될 수 있다.
채널 패드(155)는 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(155)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
에피택셜층(107)은 채널 구조물(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(107)과 게이트 전극(130)의 사이에는 측면 절연층(106)이 더 배치될 수 있다. 에피택셜층(107)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 상부면의 높이는 최하부의 게이트 전극(130)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 에피택셜층(107)은 생략될 수도 있으며, 이 경우, 채널층(140)은 기판(101)과 직접 연결되거나 기판(101) 상의 다른 도전층과 연결될 수 있다.
분리 영역들(SR)은 채널층들(140)의 사이에서 게이트 전극들(130) 및 층간 절연층들(120)을 관통하여 y 방향으로 연장되며, 기판(101)과 연결될 수 있다. 분리 영역들(SR)에는 소스 도전층(180) 및 분리 절연층(185)이 배치될 수 있다. 소스 도전층(180)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 기판(101)의 상면에 수직한 측면을 가질 수도 있다.
소스 도전층(180)은 분리 절연층(185)에 의해 게이트 전극들(130)과 전기적으로 절연될 수 있다. 따라서, 게이트 전극들(130)의 적층 구조물(GS)은 소스 도전층(180)을 사이에 두고 x 방향에서 서로 분리될 수 있다. 소스 도전층(180)은 y 방향으로 연장되는 라인 형상으로 배치될 수 있으며, 반도체 장치(100)의 공통 소스 라인에 해당할 수 있다. 소스 도전층(180)은, x 방향을 따라, 예를 들어, 채널층(140)의 4 열 내지 8 열마다 하나씩 배열될 수 있으나, 이에 한정되지는 않는다. 분리 절연층(185)은 게이트 전극들(130)의 측면과 접하도록 층간 절연층들(120)의 사이로 일부 확장 및 돌출되어 배치될 수 있다. 소스 도전층(180)은 다결정실리콘, 금속 등의 도전성 물질을 포함하고, 분리 절연층(185)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다. 다만, 실시예들에 따라, 분리 영역들(SR)은 소스 도전층(180)이 생략되고 절연 물질로만 채워질 수도 있으며, 이 경우, 상기 공통 소스 라인에 해당하는 영역은 기판(101) 내 또는 기판(101) 상에 위치할 수 있다.
셀 영역 절연층(190)은 게이트 전극들(130)의 적층 구조물(GS) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 4a 내지 도 4c는 도 2의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 4a를 참조하면, 반도체 장치(100a)에서, 제1 블로킹 절연층(144a)은 전하 저장층(143)의 상면 및 하면과 외측면 상에서 서로 다른 두께를 가질 수 있다. 제1 블로킹 절연층(144a)은 전하 저장층(143)의 외측면 상에서의 두께(T2)는 상면 및 하면 상에서의 두께(T3)보다 두꺼울 수 있다. 이러한 구조는, 제1 블로킹 절연층(144a)의 형성 공정 시의 전하 저장층(143) 및 층간 절연층들(120) 사이의 공간에 따라 형성될 수 있다.
도 4b를 참조하면, 반도체 장치(100b)에서, 전하 저장층(143a)은 터널링 절연층(142)과 접하는 내측면에 함몰부(CR)를 가질 수 있다. 함몰부(CR)는 전하 저장층(143a)의 수직 방향에서의 중앙 영역에 형성될 수 있으며, 전하 저장층(143a)의 안쪽으로 오목한 형태를 가질 수 있다. 실시예들에 따라, 터널링 절연층(142)도 전하 저장층(143a)의 함몰부(CR)에 대응되는 영역에 함몰부를 가질 수 있다. 이 경우, 터널링 절연층(142)의 함몰부는 전하 저장층(143a)의 함몰부(CR)보다 완화된 형상을 가질 수 있을 것이다. 이러한 구조는, 하기에 도 11c를 참조하여 설명하는 수평 희생층(110)의 리세스 공정 시에, 리세스 깊이에 따라 이와 같이 형성될 수 있다.
도 4c를 참조하면, 반도체 장치(100c)에서, 제1 블록킹 절연층(144b)은 상단 및 하단의 내측면이 전하 저장층(143)의 내측면과 공면을 이루지 않고, 터널링 절연층(142) 내로 일부 연장된 형태를 가질 수 있다. 즉, 제1 블록킹 절연층(144b)은 전하 저장층(143)의 상면 및 하면 상에서, 내측 단부가 터널링 절연층(142) 내로 파고 들어간 형태를 가질 수 있다. 이러한 구조는, 제1 블록킹 절연층(144b)의 형성 공정 전에, 하기에 도 11j를 참조하여 설명하는 제1 수직 희생층(115)의 제거 공정 시에, 터널링 절연층(142)의 해당 영역이 일부 제거되는 경우 이와 같은 구조로 형성될 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 부분 확대도이다. 도 5b는 도 5a의 'B' 영역을 확대하여 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 장치(100d)에서, 전하 저장층들(143b)의 내측면은 층간 절연층들(1200의 측면과 공면을 이루지 않고, 전하 저장층들(143b)이 채널 구조물들(CH)의 중앙을 향하여 돌출된 구조를 가질 수 있다. 전하 저장층들(143b)이 층간 절연층들(120)의 측면들로부터 돌출된 길이(D3)는, 예를 들어, 전하 저장층들(143b)의 x 방향을 따른 두께의 절반 이하일 수 있으나, 실시예들에서 다양하게 변경될 수 있다. 터널링 절연층(142)은 전하 저장층들(143b)의 돌출된 영역을 둘러싸면서 기판(101)의 상면에 수직하게 연장될 수 있다. 따라서, 터널링 절연층(142)은 전하 저장층들(143b)의 배치에 대응되는 굴곡을 가질 수 있다. 또한, 채널층(140)도 이에 따라 전하 저장층들(143b)의 배치에 대응되는 굴곡을 가질 수 있다.
이러한 구조는, 하기에 도 11f를 참조하여 설명하는 산화 희생층들(118)의 제거 공정 시에, 전하 저장층들(143b)의 상하에서 층간 절연층들(120) 및 제1 수직 희생층(115)이 일부 함께 제거되는 경우 이와 같은 구조로 형성될 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 부분 확대도이다. 도 6b는 도 6a의 'C' 영역을 확대하여 도시한다.
도 6a 및 도 6b를 참조하면, 반도체 장치(100e)에서, 제1 블록킹 절연층들(144c)은 게이트 전극들(130)과 전하 저장층들(143)의 사이에 한정되어 배치되지 않고, 게이트 전극들(130)을 따라 수평하게 연장되도록 배치될 수 있다. 따라서, 제1 블록킹 절연층들(144c)은 채널층들(140)에 인접한 영역에서는 전하 저장층들(143)을 둘러싸면서, 게이트 전극들(130) 및 제2 블록킹 절연층들(146)을 둘러싸도록 배치될 수 있다. 이 경우에도, 제1 블록킹 절연층들(144c)의 상면 및 하면은 층간 절연층들(120)과 접할 수 있다. 특히, 제1 블록킹 절연층들(144c)의 내측면, 즉 전하 저장층들(143)과 접하는 측면은 게이트 전극들(130)을 향하여 볼록하게 라운딩된 형상을 갖고, 제1 블록킹 절연층들(144c)의 외측면, 즉 제2 블록킹 절연층들(146)과 접하는 측면은 채널층(140)을 향하여 볼록하게 라운딩된 형상을 가질 수 있다. 또한, 제2 블록킹 절연층들(146)의 채널층(140)을 향한 측면, 즉 제1 블록킹 절연층들(144c)과 접하는 측면은 채널층(140)을 향하여 볼록하게 라운딩된 형상을 가질 수 있다.
이러한 제1 블록킹 절연층들(144c)의 구조는, 하기에 도 11k를 참조하여 설명하는 제1 블록킹 절연층들(144c)의 형성 공정 시에, 산화 공정이 아니라 증착 공정으로 제1 블록킹 절연층들(144c)을 형성하는 경우에 형성될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 7은 도 6a의 'C' 영역에 대응되는 영역을 확대하여 도시한다.
도 7을 참조하면, 반도체 장치(100f)에서, 제1 블록킹 절연층(144c)은 도 6a 및 도 6b를 참조하여 상술한 것과 같이 게이트 전극들(130)을 따라 수평하게 연장되는 구조를 가질 수 있다. 특히, 반도체 장치(100f)는 전하 저장층(143)과 제1 블록킹 절연층(144c)의 사이에 배치되는 제3 블록킹 절연층(148)을 더 포함할 수 있다.
제3 블록킹 절연층(148)은 제1 블록킹 절연층(144c) 및 제2 블록킹 절연층(146)과 다른 물질을 포함할 수 있다. 제3 블록킹 절연층(148)의 두께는 제1 블록킹 절연층(144c)의 두께보다 작은 것으로 도시되었으나, 이에 한정되지 않으며, 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 제3 블록킹 절연층(148)의 두께는 제1 블록킹 절연층(144c)의 두께보다 두꺼운 수도 있을 것이다. 또한, 이와 같이 제3 블록킹 절연층(148)이 포함되는 경우, 실시예들에 따라, 제2 블록킹 절연층(146)은 생략되는 것도 가능할 것이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8을 참조하면, 반도체 장치(100g)에서는, 도 2의 반도체 장치(100)에서와 달리, 채널 구조물들(CHa)이 에피택셜층(107)을 포함하지 않고, 반도체 장치(100g)는 기판(101)과 층간 절연층(120)의 사이에 배치되는 제1 및 제2 도전층들(104, 105)을 더 포함할 수 있다. 또한, 분리 영역(SR)은 분리 절연층(185)으로만 채워질 수 있다.
제1 및 제2 도전층들(104, 105)은 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 도전층들(104, 105)은 적어도 일부가 반도체 장치(100g)의 공통 소스 라인으로 기능하거나 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 제1 도전층(104)은 채널 구조물들(CHa)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 도전층들(104, 105)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 도전층(104)은 도핑된 층일 수 있으며, 제2 도전층(105)은 도핑된 층이거나 제1 도전층(104)으로부터 확산된 불순물을 포함하는 층일 수 있다.
채널 구조물들(CHa) 내에서 채널층(140) 및 터널링 절연층(142)은 기판(101) 내로 연장되도록 배치될 수 있다. 터널링 절연층(142)은 하단에서 일부가 제거될 수 있으며, 터널링 절연층(142)이 제거된 영역에서 제1 도전층(104)이 채널층(140)과 연결될 수 있다. 이와 같이 제1 및 제2 도전층들(104, 105)로 이루어진 공통 소스 라인의 형태는, 도 4a 내지 도 7의 실시예들에도 적용될 수 있을 것이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 9를 참조하면, 반도체 장치(100h)에서는, 게이트 전극들(130)의 적층 구조물이 수직하게 적층된 제1 및 제2 적층 구조물들(GS1, GS2)을 포함하고, 채널 구조물들(CHb)이 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CHb)의 구조는, 상대적으로 적층된 게이트 전극들(130)의 개수가 많은 경우에 채널 구조물들(CHb)을 안정적으로 형성하기 위하여 도입될 수 있다.
채널 구조물들(CHb)은 제1 적층 구조물(GS1)의 제1 채널 구조물들(CH1)과 제2 적층 구조물(GS2)의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 터널링 절연층(142), 및 채널 절연층(150)이 서로 연결된 상태일 수 있다. 채널 패드(155)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 각각 채널 패드(155)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(155)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다. 반도체 장치(100h)는 도 8의 실시예에서와 같이, 제1 및 제2 도전층들(104, 105)을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 반도체 장치(100h)는 제1 및 제2 도전층들(104, 105) 대신, 도 2의 실시예에서와 같이, 채널 구조물들(CHb)의 하단에 배치되는 에피택셜층(107)을 더 포함할 수도 있을 것이다.
제1 적층 구조물(GS1)의 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 형태는 실시예들에서 다양하게 변경될 수 있다. 그 외의 구성들에 대해서는 도 1 내지 도 3을 참조하여 상술한 설명이 동일하게 적용될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10을 참조하면, 반도체 장치(100i)는, 상하로 적층된 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예를 들어, 도 2의 반도체 장치(100)의 경우, 도시되지 않은 영역에서 기판(101) 상에 주변 회로 영역(PERI)이 배치되는 것과 달리, 본 실시예의 반도체 장치(100i)에서는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)이 상하로 적층될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다. 메모리 셀 영역(CELL)에 대한 설명은 도 1 내지 도 3을 참조한 설명이 동일하게 적용될 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
반도체 장치(200)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 베이스 기판(201)과 동일한 크기를 갖거나, 베이스 기판(201)보다 작게 형성될 수 있다. 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자들(220)과 전기적으로 연결될 수 있다. 이와 같이 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)이 수직하게 적층된 형태는, 도 4a 내지 도 9의 실시예들에도 적용될 수 있을 것이다.
도 11a 내지 도 11l은 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 11a 내지 도 11l에서는 도 2에 대응되는 단면들을 도시한다.
도 11a를 참조하면, 기판(101) 상에 수평 희생층들(110) 및 층간 절연층들(120)을 교대로 적층하여 적층 구조물을 형성할 수 있다.
수평 희생층들(110)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 수평 희생층들(110)은 층간 절연층들(120)과 다른 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 수평 희생층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(120)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(120)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 수평 희생층들(110)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 최상부에는 셀 영역 절연층(190)이 형성될 수 있다.
도 11b를 참조하면, 수평 희생층들(110) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널홀들(CHH)을 형성하고, 하단에 에피택셜층들(107)을 형성할 수 있다.
채널홀들(CHH)은 수평 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널홀들(CHH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널홀들(CHH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다.
에피택셜층들(107)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층들(107)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층들(107)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 다만, 실시예들에 따라, 에피택셜층들(107)은 생략될 수 있다.
도 11c를 참조하면, 채널홀들(CHH)을 통해 노출된 수평 희생층들(110)을 일부 제거할 수 있다.
수평 희생층들(110)은 채널홀들(CHH)로부터 선택적으로 일부 제거될 수 있으며, 이에 의해 채널홀들(CHH)의 외측에 수평 희생층들(110)이 제거된 리세스 영역들이 형성될 수 있다. 상기 제거 공정은 예를 들어, 습식 식각 공정에 의해 수행될 수 있다. 이에 이해 채널홀들(CHH)을 향해 노출된 수평 희생층들(110)의 측면은 층간 절연층들(120)의 측면보다 채널홀들(CHH)의 중심으로부터 외측에 위치할 수 있다.
도 11d를 참조하면, 채널홀들(CHH)의 외측벽 상에 제1 및 제2 수직 희생층들(115, 117)을 형성할 수 있다.
제1 및 제2 수직 희생층들(115, 117)은 채널홀들(CHH)을 통해 노출된 수평 희생층들(110)의 측면 및 층간 절연층들(120)의 측면을 따라 형성될 수 있다. 제1 수직 희생층(115)은 상대적으로 얇은 두께로 형성될 수 있으며, 수평 희생층들(110)의 리세스 영역들은 제1 및 제2 수직 희생층들(115, 117)에 의해 완전히 채워질 수 있다. 제1 및 제2 수직 희생층들(115, 117)은 서로 다른 물질을 포함할 수 있다. 또한, 제1 수직 희생층(115)은 수평 희생층들(110)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 수직 희생층(115)은 실리콘 산화물을 포함하고, 제2 수직 희생층(117)은 다결정 실리콘을 포함할 수 있다.
도 11e를 참조하면, 제2 수직 희생층들(117)의 일부를 산화(oxidation)시켜 산화 희생층들(118)을 형성할 수 있다.
산화 희생층들(118)은 제2 수직 희생층들(117)이 채널홀들(CHH)을 통해 노출된 영역으로부터 소정 두께로 산화되어 형성될 수 있다. 상기 산화 공정은, 적어도 층간 절연층들(120)의 측면 상에서 제1 수직 희생층들(115) 상에 형성된 제2 수직 희생층들(117)이 모두 산화되는 조건으로 수행될 수 있다. 이에 따라, 수평 희생층들(110)이 리세스된 영역들에 형성된 제2 수직 희생층들(117)은 산화되지 않고 잔존할 수 있다. 잔존하는 제2 수직 희생층들(117)은 수평 희생층들(110)의 측면 상에서 상하로 분리된 형태를 가질 수 있다.
도 11f를 참조하면, 산화 희생층들(118)을 제거할 수 있다.
채널홀들(CHH)을 통해 노출된 산화 희생층들(118)을, 예를 들어, 습식 식각 공정에 의해 선택적으로 제거할 수 있다. 예를 들어, 산화 희생층들(118)이 제1 수직 희생층들(115)과 동일한 물질로 이루어진 경우, 본 단계에서 층간 절연층들(120)의 측면 상의 제1 수직 희생층들(115)도 함께 제거될 수 있다. 이에 따라, 제1 및 제2 수직 희생층들(115, 117)은 수평 희생층들(110)의 리세스된 영역에 한정되어 잔존할 수 있으며, 수평 희생층들(110)을 따라 z 방향에서 서로 분리된 형태를 가질 수 있다.
도 11g를 참조하면, 제2 수직 희생층들(117)을 질화(mitridation)시켜 전하 저장층들(143)을 형성할 수 있다.
채널홀들(CHH)을 통해 노출된 제2 수직 희생층들(117)을 선택적으로 질화시킬 수 있다. 상기 질화 공정은, 채널홀들(CHH)을 통해 질화 가스를 주입함으로써 수행될 수 있다. 예를 들어, 제2 수직 희생층들(117)이 다결정 실리콘으로 이루어진 경우, 상기 질화 공정에 의해 실리콘 질화물의 전하 저장층들(143)이 형성될 수 있다.
이와 같이, 분리된 제2 수직 희생층들(117)을 질화시켜 전하 저장층들(143)을 형성함으로써, 공정 편차없이 전하 저장층들(143)을 수평 희생층들(110)의 측면 상에 각각 형성할 수 있으며, 일정한 두께로 형성할 수 있다.
도 11h를 참조하면, 전하 저장층들(143) 상에 터널링 절연층들(142), 채널층들(140), 및 채널 절연층들(150)을 순차적으로 형성하고, 채널홀들(CHH)의 상단에 채널 패드들(155)을 형성할 수 있다.
터널링 절연층들(142) 및 채널층들(140)은 원자층 증착법(Atomic Layer Deposition, ALD) 또는 화학 기상 증착법(Chemical Vapor Deposition, CVD) 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 터널링 절연층들(142) 및 채널층들(140)은 기판(101)에 수직하게 연장되도록 형성될 수 있다. 터널링 절연층들(142)은 전하 저장층들(143)의 노출된 면을 덮도록 형성되고, 채널층들(140)은 하단에서 에피택셜층들(107)과 연결되도록 형성될 수 있다. 채널 절연층(150)은 채널층들(140)의 내부 공간을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 11i를 참조하면, 수평 희생층들(110)과 층간 절연층들(120)의 적층 구조물을 관통하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 수평 희생층들(110)을 제거하여 측면 개구부들(LT)을 형성할 수 있다.
먼저, 개구부(OP)의 형성 전에, 채널 패드들(155) 상에 셀 영역 절연층(190)을 더 형성할 수 있다. 개구부(OP)는 도 1 및 도 2의 분리 영역(SR)의 위치에 형성될 수 있다. 개구부(OP)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 상기 적층 구조물을 이방성 식각함으로써 형성될 수 있다. 개구부(OP)는 y 방향으로 연장되는 트렌치 형태로 형성될 수 있으며, 개구부(OP)의 하부에서 기판(101)이 노출될 수 있다.
수평 희생층들(110)은, 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120) 및 제1 수직 희생층들(115)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들(LT)이 형성될 수 있으며, 측면 개구부들(LT)을 통해 제1 수직 희생층들(115)의 일부가 노출될 수 있다.
도 11j를 참조하면, 측면 개구부들(LT)을 통해 노출된 제1 수직 희생층들(115)을 제거할 수 있다.
제1 수직 희생층들(115)은 예를 들어, 습식 식각 공정에 의해 선택적으로 제거되어 전하 저장층들(143)의 외측면이 노출될 수 있다. 다만, 예를 들어, 제1 수직 희생층들(115)이 층간 절연층들(120)과 동일한 물질로 이루어진 경우, 본 단계에서 측면 개구부들(LT)을 통해 노출된 층간 절연층들(120)도 일부 제거될 수 있을 것이다. 이 경우, 측면 개구부들(LT)의 높이가 증가할 수 있다.
도 11k를 참조하면, 측면 개구부들(LT) 내에, 전하 저장층들(143)의 상면, 하면, 및 외측면을 덮는 제1 블록킹 절연층들(144)을 형성할 수 있다.
제1 블록킹 절연층들(144)은, 측면 개구부들(LT)을 통해 산화 가스를 주입하는 산화 공정에 의해 형성될 수 있다. 제1 블록킹 절연층들(144)의 형성 시, 전하 저장층들(143)이 일부 소모될 수 있다. 제1 블록킹 절연층들(144)은 전하 저장층들(143)이 터널링 절연층(142)과 접하지 않는 외면을 모두 둘러싸도록 형성될 수 있으며, 층간 절연층들(120)과 접하도록 형성될 수 있다. 본 단계에서, 에피택셜층들(107)의 측면 상에도 측면 절연층들(106)이 형성될 수 있다. 이에 의해, 에피택셜층(107), 채널층(140), 터널링 절연층(142), 채널 절연층(150), 채널 패드(155), 전하 저장층들(143), 제1 블록킹 절연층들(144), 및 측면 절연층들(106)을 포함하는 채널 구조물(CH)이 형성될 수 있다.
도 6a 내지 도 7의 실시예들이 경우, 본 단계에서 산화 공정이 아니라 증착 공정을 이용하여 제1 블록킹 절연층들(144c)을 형성함으로써 제조될 수 있다. 이 경우, 증착이 전하 저장층들(143)의 둘레뿐 아니라, 층간 절연층들(120)의 상면 및 하면 상에도 이루어지므로 도 6a 내지 도 7의 제1 블록킹 절연층들(144c)이 형성될 수 있다. 또한, 도 7의 실시예의 경우, 제1 수직 희생층(115) 상에 미리 제3 블록킹 절연층(148)을 형성한 후, 본 단계에서 증착 공정을 통해 제1 블록킹 절연층들(144c)을 형성함으로써 제조될 수 있다.
도 11l을 참조하면, 측면 개구부들(LT) 내에 제2 블록킹 절연층들(146)을 형성할 수 있다.
제2 블록킹 절연층들(146)은 측면 개구부들(LT)을 통해 노출된 층간 절연층들(120)의 상면 및 하면과, 제1 블록킹 절연층들(144)의 외측면 상에 형성될 수 있다.
다음으로, 도 2를 함께 참조하면, 측면 개구부들(LT)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 개구부(OP) 내에 분리 절연층들(185) 및 소스 도전층(180)을 형성할 수 있다.
상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)을 형성한 후, 개구부(OP) 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거할 수 있다. 분리 절연층들(185)은 개구부(OP) 내에 스페이서(spacer)의 형태로 형성될 수 있다. 즉, 절연 물질을 증착한 후, 개구부(OP)의 하부에서 기판(101) 상에 형성된 절연 물질을 제거하여 분리 절연층들(185)을 형성할 수 있다. 다음으로, 분리 절연층들(185) 상에 도전 물질을 증착하여 소스 도전층(180)을 형성함으로써 도 2의 반도체 장치(100)가 제조될 수 있다.
도 12a 내지 도 12c는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 12a 내지 도 12c에서는 도 2에 대응되는 단면들을 도시한다.
도 12a를 참조하면, 먼저, 도 11a 내지 도 11f를 참조하여 상술한 공정이 동일하게 수행되어, 채널홀들(CHH)을 통해 제1 및 제2 수직 희생층들(115, 117) 및 산화 희생층들(118)을 형성한 후, 산화 희생층들(118)을 제거할 수 있다.
다음으로, 도 12a에 도시된 것과 같이, 제2 수직 희생층들(117) 상에 터널링 절연층들(142), 채널층들(140), 및 채널 절연층들(150)을 순차적으로 형성하고, 채널홀들(CHH)의 상단에 채널 패드들(155)을 형성할 수 있다. 터널링 절연층들(142), 채널층들(140), 채널 절연층들(150), 및 채널 패드들(155)의 형성 공정에 대해서는 도 11h를 참조하여 상술한 설명이 동일하게 적용될 수 있다.
도 12b를 참조하면, 수평 희생층들(110)과 층간 절연층들(120)의 적층 구조물을 관통하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 수평 희생층들(110)을 제거하여 측면 개구부들(LT)을 형성하고, 제1 수직 희생층들(115)을 제거할 수 있다.
먼저, 개구부(OP)는 도 1의 분리 영역들(SR)의 위치에 형성될 수 있다. 수평 희생층들(110)은, 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120) 및 제1 수직 희생층들(115)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들(LT)이 형성될 수 있으며, 측면 개구부들(LT)을 통해 제1 수직 희생층들(115)의 일부가 노출될 수 있다.
다음으로, 제1 수직 희생층들(115)은 예를 들어, 습식 식각 공정에 의해 선택적으로 제거될 수 있으며, 이에 의해 제2 수직 희생층들(117)이 노출될 수 있다. 다만, 예를 들어, 제1 수직 희생층들(115)이 층간 절연층들(120)과 동일한 물질로 이루어진 경우, 본 단계에서 측면 개구부들(LT)을 통해 노출된 층간 절연층들(120)도 일부 제거될 수 있을 것이다. 이 경우, 측면 개구부들(LT)의 높이가 증가할 수 있다.
도 12c를 참조하면, 측면 개구부들(LT)을 통해 노출된 제2 수직 희생층들(117)을 질화시켜 전하 저장층들(143)을 형성할 수 있다.
측면 개구부들(LT)을 통해 질화 가스를 주입함으로써, 노출된 제2 수직 희생층들(117)을 선택적으로 질화시킬 수 있다. 예를 들어, 제2 수직 희생층들(117)이 다결정 실리콘으로 이루어진 경우, 상기 질화 공정에 의해 실리콘 질화물의 전하 저장층들(143)이 형성될 수 있다. 이와 같이, 본 실시예의 제조방법에 따르면, 질화 공정을 수행하여 전하 저장층들(143)을 형성하는 공정이 수행되는 순서가 도 11a 내지 도 11l을 참조하여 상술한 제조방법에서와 다를 수 있다.
다음으로, 도 11k 및 도 11l을 참조하여 상술한 제1 블록킹 절연층들(144) 및 제2 블록킹 절연층들(146)의 형성 공정이 동일하게 수행되어 도 2의 반도체 장치(100)가 제조될 수 있다.
도 13a 내지 도 13c는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 13a 내지 도 13c에서는 도 8에 대응되는 단면들을 도시한다.
도 13a를 참조하면, 기판(101) 상에 제1 및 제2 소스 희생층들(111, 112) 및 제2 도전층(105)을 형성하고, 수평 희생층들(110) 및 층간 절연층들(120)을 교대로 적층하여 적층 구조물을 형성할 수 있다.
먼저, 제1 및 제2 소스 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있으며, 제2 소스 희생층(112)의 상하에 제1 소스 희생층들(111)이 배치되도록 기판(101) 상에 적층될 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 후속 공정을 통해 도 8의 제1 도전층(104)으로 교체되는 층들일 수 있다. 예를 들어, 제1 소스 희생층(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 소스 희생층(112)은 수평 희생층들(110)과 동일한 물질로 이루어질 수 있다. 제2 도전층(105)은 제1 및 제2 소스 희생층들(111, 112) 상에 증착될 수 있다.
다음으로, 도 11a를 참조하여 상술한 것과 유사하게, 제2 도전층(105) 상에 수평 희생층들(110), 층간 절연층들(120), 및 셀 영역 절연층(190)을 형성할 수 있다.
도 13b를 참조하면, 먼저, 도 11b 내지 도 11g를 참조하여 상술한 공정이 동일하게 수행되어, 전하 저장층들(143)이 형성될 수 있다. 특히, 본 실시예에서는, 전하 저장층(143)이 제1 수직 희생층(115)과 함께, 제2 소스 희생층(112)의 측면 상에도 형성될 수 있다.
다음으로, 도 13b에 도시된 것과 같이, 채널층(140), 터널링 절연층(142), 채널 절연층(150), 및 채널 패드(155)가 형성될 수 있다. 터널링 절연층들(142), 채널층들(140), 채널 절연층들(150), 및 채널 패드들(155)의 형성 공정에 대해서는 도 11h를 참조하여 상술한 설명이 동일하게 적용될 수 있다. 다만, 본 실시예의 경우, 채널홀들(CHH)의 하단에서, 채널층들(140) 및 터널링 절연층들(142)은 기판(101) 내로 연장되도록 배치될 수 있다.
도 13c를 참조하면, 수평 희생층들(110), 제1 및 제2 소스 희생층들(111, 112), 및 층간 절연층들(120)의 적층 구조물을 관통하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 제1 및 제2 소스 희생층들(111, 112)을 제거한 후, 제1 도전층(104)을 형성할 수 있다.
예시적인 실시예들에서, 제1 및 제2 소스 희생층들(111, 112)의 제거 전에, 개구부(OP)의 측벽에 스페이서층을 형성하여 수평 희생층들(110)을 보호할 수 있다. 개구부(OP)를 통해 제2 소스 희생층(112)을 먼저 제거한 후, 제1 소스 희생층들(111)을 제거할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 소스 희생층들(111)의 제거 공정 시에, 제2 소스 희생층(112)이 제거된 영역에서 노출된 터널링 절연층(142)도 일부가 함께 제거될 수 있다. 제1 및 제2 소스 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 도전층(104)을 형성한 후, 상기 스페이서층을 제거할 수 있다. 제1 도전층(104)은 터널링 절연층(142)이 제거된 영역에서 채널층(140)과 직접 접촉될 수 있다.
다음으로, 도 11i를 참조하여 상술한 것과 같이 개구부(OP)를 통해 수평 희생층들(110)을 제거하고, 도 11j 내지 도 11l을 참조하여 상술한 공정이 동일하게 수행되어, 도 8의 반도체 장치(100g)가 제조될 수 있다. 또한, 반도체 장치(100g)의 제조방법에서도, 전하 저장층들(143)을 형성하는 공정이 수행되는 순서는, 도 12a 내지 도 12c를 참조하여 상술한 것과 같이 변경될 수 있을 것이다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 GS: 적층 구조물
SR: 분리 영역 101: 기판
104: 제1 도전층 105: 제2 도전층
107: 에피택셜층 110: 수평 희생층
120: 층간 절연층 130: 게이트 전극
140: 채널층 142: 터널링 절연층
143: 전하 저장층 144: 제1 블록킹 절연층
146: 제2 블록킹 절연층 150: 채널 절연층
155: 채널 패드 180: 소스 도전층
185: 분리 절연층 190: 셀 영역 절연층

Claims (20)

  1. 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들;
    상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들; 및
    상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들을 포함하고,
    각각의 상기 채널 구조물은, 상기 기판에 수직하게 연장되는 채널층, 상기 채널층 상에서 상기 기판에 수직하게 연장되는 터널링 절연층, 상기 터널링 절연층 상에서 상기 게이트 전극들이 상기 채널 구조물들의 외측면으로부터 리세스된 영역들에 각각 배치되는 전하 저장층들, 및 각각의 상기 전하 저장층의 상면, 하면, 및 상기 게이트 전극을 향한 외측면을 둘러싸는 제1 블록킹 절연층들을 포함하고,
    상기 기판의 상면에 수직한 방향에서, 각각의 상기 전하 저장층의 높이는 서로 인접하는 상기 층간 절연층들 사이의 거리보다 작은 반도체 장치.
  2. 제1 항에 있어서,
    각각의 상기 전하 저장층은 상기 터널링 절연층 및 각각의 상기 제1 블록킹 절연층에 의해 둘러싸이는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 블록킹 절연층들은 상기 터널링 절연층과 접하며, 상기 층간 절연층들의 측면들 상으로 연장되지 않는 반도체 장치.
  4. 제1 항에 있어서,
    각각의 상기 게이트 전극의 상면, 하면, 및 측면을 둘러싸며, 각각의 상기 제1 블록킹 절연층의 상면 및 하면과 공면을 이루는 상면 및 하면을 갖는 제2 블록킹 절연층들을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제2 블록킹 절연층들의 측면은 상기 제1 블록킹 절연층들의 측면과 접촉되는 반도체 장치.
  6. 제4 항에 있어서,
    상기 제1 블록킹 절연층들은 실리콘 산화물을 포함하고, 상기 제2 블록킹 절연층들은 알루미늄 산화물을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 기판의 상면에 평행한 방향을 따른 각각의 상기 전하 저장층의 두께는 4 nm 내지 6 nm의 범위인 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 블록킹 절연층들은 상기 전하 저장층들의 상면 및 하면 상에서 제1 두께를 갖고, 상기 전하 저장층들의 외측면 상에서 상기 제1 두께보다 큰 제2 두께를 갖는 반도체 장치.
  9. 제1 항에 있어서,
    상기 전하 저장층들은 상기 터널링 절연층과 접하는 내측면에 함몰부를 갖는 반도체 장치.
  10. 제1 항에 있어서,
    상기 전하 저장층들은 상기 층간 절연층들의 측면으로부터 상기 채널 구조물들의 내측을 향하여 돌출되도록 배치되는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 블록킹 절연층들은 상기 층간 절연층들과 상기 게이트 전극들의 사이로 연장되는 반도체 장치.
  12. 제1 항에 있어서,
    상기 기판 상에서, 상기 게이트 전극들 및 층간 절연층들의 하부에 배치되며, 상기 채널층과 직접 접촉하는 적어도 하나의 도전층을 더 포함하는 반도체 장치.
  13. 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들;
    상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들; 및
    상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되는 채널 구조물들을 포함하고,
    상기 채널 구조물들 각각은, 상기 기판에 수직하게 연장되는 터널링 절연층 및 채널층, 및 상기 게이트 전극들의 측면 상에서 상기 터널링 절연층과의 사이에 배치되며 인접하는 상기 게이트 전극들의 사이에서 서로 분리되어 배치되는 전하 저장층들 및 블록킹 절연층들을 포함하고,
    각각의 상기 블록킹 절연층은 상기 터널링 절연층과 함께 각각의 상기 전하 저장층 전체를 둘러싸고, 각각의 상기 블록킹 절연층들의 상면 및 하면은 상기 층간 절연층들과 접촉되는 반도체 장치.
  14. 제13 항에 있어서,
    상기 층간 절연층들은 평탄한 상면 및 하면을 갖는 반도체 장치.
  15. 제13 항에 있어서,
    상기 기판의 상면에 수직한 방향에서, 각각의 상기 전하 저장층의 높이는 서로 인접하는 상기 층간 절연층들 사이의 거리보다 작은 반도체 장치.
  16. 제13 항에 있어서,
    상기 기판의 상면에 수직한 방향에서, 상기 전하 저장층들은 상기 층간 절연층들과 중첩되도록 상기 층간 절연층들의 사이에 배치되는 반도체 장치.
  17. 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들;
    상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들;
    상기 게이트 전극들을 관통하여 상기 기판의 상면에 수직하게 연장되는 채널층;
    상기 층간 절연층들의 측면들과 상기 채널층의 사이에서, 상기 기판에 수직하게 연장되는 터널링 절연층;
    상하로 인접하게 배치되는 상기 층간 절연층들의 사이에서, 각각의 상기 게이트 전극들의 측면과 상기 터널링 절연층의 사이에 배치되는 전하 저장층들;
    상기 전하 저장층들의 상면, 하면, 및 상기 게이트 전극들을 향한 외측면을 둘러싸며, 상하로 인접하게 배치되는 상기 층간 절연층들의 사이에 각각 한정되어 배치되는 제1 블록킹 절연층들; 및
    상기 게이트 전극들의 상면, 하면, 및 측면을 둘러싸며, 상기 제1 블록킹 절연층들의 상면과 공면인 상면을 갖는 제2 블록킹 절연층들을 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 전하 저장층들의 외측면은 상기 게이트 전극들을 향하여 볼록한 형상을 갖는 반도체 장치.
  19. 기판 상에 수평 희생층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계;
    상기 수평 희생층들 및 상기 층간 절연층들을 관통하는 채널홀들을 형성하는 단계;
    상기 채널홀들을 통해 노출된 상기 수평 희생층들을 일부 제거하여 리세스 영역들을 형성하는 단계;
    상기 채널홀들 내에 상기 리세스 영역들을 채우도록 제1 및 제2 수직 희생층들을 순차적으로 형성하는 단계;
    상기 채널홀들로부터 상기 제2 수직 희생층들의 일부를 산화시켜 산화 희생층들을 형성하는 단계;
    상기 층간 절연층들의 측면이 노출되도록 상기 산화 희생층들 및 상기 제1 수직 희생층들의 일부를 제거하는 단계;
    산화되지 않고 잔존하는 상기 제2 수직 희생층들을 질화시켜 전하 저장층들을 형성하는 단계;
    상기 채널홀들 내에 터널링 절연층들 및 채널층들을 순차적으로 형성하는 단계;
    상기 수평 희생층들 및 상기 층간 절연층들을 관통하는 개구부를 형성하고, 상기 개구부를 통해 상기 수평 희생층들을 제거하여 측면 개구부들을 형성하는 단계;
    상기 측면 개구부들을 통해 노출된 상기 산화 희생층들을 제거하는 단계; 및
    상기 측면 개구부들을 통해 노출된 상기 전하 저장층들 상에 블록킹 절연층을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  20. 제19 항에 있어서,
    상기 전하 저장층들을 형성하는 단계는,
    상기 터널링 절연층들을 형성하기 전에, 상기 채널홀들을 통해 질화 가스를 주입하여 수행하거나, 상기 산화 희생층들을 제거한 후에, 상기 측면 개구부들을 통해 질화 가스를 주입하여 수행하는 반도체 장치의 제조방법.
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CN202010897781.4A CN112447751A (zh) 2019-09-03 2020-08-31 包括分离的电荷存储层的半导体装置
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102316293B1 (ko) 2017-09-18 2021-10-22 삼성전자주식회사 반도체 장치
JP2022050179A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体装置およびその製造方法
CN113394228B (zh) * 2021-06-07 2022-05-20 长江存储科技有限责任公司 三维存储器及其制备方法
JP2023032792A (ja) * 2021-08-27 2023-03-09 キオクシア株式会社 半導体記憶装置、および半導体記憶装置の製造方法
CN116114395A (zh) * 2021-09-06 2023-05-12 长江存储科技有限责任公司 三维存储器及其制造方法
TW202337014A (zh) * 2021-11-22 2023-09-16 美商應用材料股份有限公司 電荷捕捉削減之nand單元結構
KR20230088561A (ko) * 2021-12-10 2023-06-20 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101585616B1 (ko) 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101623546B1 (ko) 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9397093B2 (en) 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
US8349681B2 (en) * 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
US8878279B2 (en) * 2012-12-12 2014-11-04 Intel Corporation Self-aligned floating gate in a vertical memory structure
KR102035279B1 (ko) 2013-02-04 2019-10-22 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
KR20150001999A (ko) 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR20150062768A (ko) 2013-11-29 2015-06-08 삼성전자주식회사 이중 블로킹 절연막들을 갖는 반도체 메모리 소자를 제조하는 방법
KR102170770B1 (ko) 2014-03-03 2020-10-28 삼성전자주식회사 반도체 장치
US9166032B1 (en) * 2014-06-24 2015-10-20 Kabushiki Kaisha Toshiba Non-volatile memory device
US9768270B2 (en) 2014-06-25 2017-09-19 Sandisk Technologies Llc Method of selectively depositing floating gate material in a memory device
US9356031B2 (en) 2014-08-11 2016-05-31 Sandisk Technologies Inc. Three dimensional NAND string memory devices with voids enclosed between control gate electrodes
US9620514B2 (en) 2014-09-05 2017-04-11 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US9230979B1 (en) * 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
US9754956B2 (en) 2014-12-04 2017-09-05 Sandisk Technologies Llc Uniform thickness blocking dielectric portions in a three-dimensional memory structure
WO2016139725A1 (ja) * 2015-03-02 2016-09-09 株式会社 東芝 半導体記憶装置及びその製造方法
US9484353B1 (en) 2015-07-20 2016-11-01 Macronix International Co., Ltd. Memory device and method for fabricating the same
CN106571368B (zh) * 2015-10-08 2022-01-25 三星电子株式会社 半导体装置
US9659955B1 (en) 2015-10-28 2017-05-23 Sandisk Technologies Llc Crystalinity-dependent aluminum oxide etching for self-aligned blocking dielectric in a memory structure
US9972635B2 (en) * 2016-02-29 2018-05-15 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9978768B2 (en) 2016-06-29 2018-05-22 Sandisk Technologies Llc Method of making three-dimensional semiconductor memory device having laterally undulating memory films
US9991277B1 (en) * 2016-11-28 2018-06-05 Sandisk Technologies Llc Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
KR102505240B1 (ko) 2017-11-09 2023-03-06 삼성전자주식회사 3차원 반도체 메모리 장치
US10622450B2 (en) * 2018-06-28 2020-04-14 Intel Corporation Modified floating gate and dielectric layer geometry in 3D memory arrays
US11164882B2 (en) * 2019-02-14 2021-11-02 Applied Materials, Inc. 3-D NAND control gate enhancement
JP2020150227A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
CN109920793B (zh) * 2019-03-29 2021-07-23 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20210025244A (ko) * 2019-08-27 2021-03-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US11177280B1 (en) * 2020-05-18 2021-11-16 Sandisk Technologies Llc Three-dimensional memory device including wrap around word lines and methods of forming the same

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Publication number Publication date
US20210066346A1 (en) 2021-03-04
US11937425B2 (en) 2024-03-19
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