KR20230077033A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

기판, 상기 기판을 관통하는 콘택 구조체, 상기 기판 상에 배치되고, 상기 콘택 구조체와 연결되는 하부 전극, 상기 하부 전극을 덮는 유전막, 및 상기 하부 전극 상에 배치되고, 상기 유전막에 의해 상기 하부 전극과 이격되는 상부 전극을 포함하는 반도체 장치를 제공하되, 상기 콘택 구조체는 하부 도전 패턴, 및 상기 하부 도전 패턴 상에 배치되는 상부 도전 패턴을 포함하고, 상기 상부 도전 패턴은 제 1 금속의 질화물을 포함하되, 상기 제 1 금속의 질화물에 도펀트가 도핑될 수 있다.

Description

반도체 장치 및 이의 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF FABRICATING OF THE SAME}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 상세하게는 커패시터를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 구동 안정성이 향상된 반도체 장치 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판, 상기 기판을 관통하는 콘택 구조체, 상기 기판 상에 배치되고, 상기 콘택 구조체와 연결되는 하부 전극, 상기 하부 전극을 덮는 유전막, 및 상기 하부 전극 상에 배치되고, 상기 유전막에 의해 상기 하부 전극과 이격되는 상부 전극을 포함할 수 있다. 상기 콘택 구조체는 하부 도전 패턴, 및 상기 하부 도전 패턴 상에 배치되는 상부 도전 패턴을 포함할 수 있다. 상기 상부 도전 패턴은 제 1 금속의 질화물을 포함하되, 상기 제 1 금속의 질화물에 도펀트가 도핑될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 내의 활성 영역을 정의하는 소자 분리 패턴, 상기 반도체 기판 내에 배치되며, 상기 활성 영역을 가로지르는 워드 라인, 상기 워드 라인의 일 측에서 상기 활성 영역 내에 배치되는 제 1 불순물 영역, 상기 워드 라인의 타 측에서 상기 활성 영역 내에 배치되는 제 2 불순물 영역, 상기 제 1 불순물 영역과 연결되며, 상기 반도체 기판을 가로지르는 비트 라인들, 상기 제 2 불순물 영역 상에 배치된 랜딩 패드, 상기 랜딩 패드 및 상기 제 2 불순물 영역을 연결하는 스토리지 노드 콘택, 상기 랜딩 패드 상의 하부 전극, 및 상기 하부 전극을 덮는 유전막을 포함할 수 있다. 상기 랜딩 패드는 제 1 금속으로 이루어진 제 1 도전 패턴, 상기 제 1 도전 패턴 상에 배치되고, 제 2 금속의 질화물을 포함하는 제 2 도전 패턴, 및 상기 제 2 도전 패턴의 상부면에 제공되고, 상기 제 2 금속의 산화질화물을 포함하는 계면막을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 금속막을 형성하는 것, 상기 금속막 상에 금속 질화막을 형성하는 것, 상기 금속 질화막의 상부에 도펀트를 주입하여 계면막을 형성하는 것, 상기 계면막, 상기 금속 질화막 및 상기 금속막을 패터닝하여 콘택 구조체를 형성하는 것, 상기 기판 상에 몰드막을 형성하는 것, 상기 몰드막을 관통하여 상기 계면막의 상부면을 노출하는 홀을 형성하는 것, 및 상기 홀 내에 상기 계면막의 상기 상부면과 접하는 하부 전극을 형성하는 것을 포함할 수 있다. 상기 하부 전극은 산화물 전극을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 상부 도전 패턴 내에 전하량이 증가될 수 있으며, 상부 도전 패턴의 전기 전도도가 향상될 수 있다. 즉, 반도체 장치의 전기적 특성이 향상될 수 있다.
본 발명의 실시예들에 따르면, 상부 도전 패턴 내에 전하량이 증가됨에 따라, 산소로 이루어진 하부 전극으로부터의 산소의 확산에 의한 상부 도전 패턴의 저항 감소를 완화시킬 수 있다. 또한, 상부 도전 패턴이 하부 전극으로부터 확산되는 산소를 함유함에 따라, 제 1 금속만으로 이루어진 하부 도전 패턴에 산소가 확산되는 것을 방지할 수 있다. 즉, 제 1 금속의 산화물 형성으로 인한 하부 도전 패턴의 저항의 증가 및 전기적 단락을 방지할 수 있다. 즉, 반도체 장치의 전기적 특성 및 구동 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 6은 도 1의 A 영역을 확대 도시한 도면들이다.
도 7은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8 내지 도 18은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 20 및 도 21은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 22 내지 도 33은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2 및 도 3은 도 1의 A 영역을 확대 도시한 도면들이다.
도 1을 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 베이스층(110) 및 베이스층(110) 상의 층간 절연막(120)을 포함할 수 있다.
베이스층(110)은 반도체 기판, 반도체 웨이퍼 또는 반도체층일 수 있다. 예를 들어, 베이스층(110)은 단결정 실리콘(poly Si) 기판일 수 있다. 이와는 다르게, 베이스층(110)은 실리콘 게르마늄(Si-Ge) 기판 등의 반도체 물질로 구성된 기판을 포함할 수 있다.
도시하지는 않았으나, 베이스층(110)에 반도체 소자가 제공될 수 있다. 일 예로, 베이스층(110)에 소자 분리막이 배치될 수 있다. 상기 소자 분리막은 베이스층(110) 내에 활성 영역들(active region)을 정의할 수 있다. 베이스층(110) 내에는 워드 라인들(word line)이 매립될 수 있다. 상기 워드 라인들은 게이트 절연막과 캡핑 패턴으로 인해 베이스층(110)으로부터 절연될 수 있다. 상기 워드 라인들 양측의 베이스층(110)에는 불순물 주입 영역들이 배치되어 소오스/드레인 영역들을 구성할 수 있다. 상기 워드 라인들의 일 측의 상기 불순물 주입 영역들에는 각각 비트 라인들(bit line)이 전기적으로 연결될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 베이스층(110)은 다양한 반도체 소자, 전자 소자, 배선 또는 회로 등이 제공될 수 있다.
베이스층(110) 상에 층간 절연막(120)이 배치될 수 있다. 층간 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 베이스층(110)이 실리콘(Si) 기판으로 구성되는 경우, 층간 절연막(120)은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 산화질화물(SiON)을 포함할 수 있다.
층간 절연막(120) 내에 콘택 구조체들(130)이 배치될 수 있다. 콘택 구조체들(130)은 층간 절연막(120)을 수직으로 관통하는 홀들 내에 제공될 수 있다. 콘택 구조체들(130) 각각은 층간 절연막(120)을 관통하여 베이스층(110)과 연결될 수 있다. 일 예로, 콘택 구조체들(130)은 베이스층(110)의 반도체 소자와 전기적으로 연결될 수 있다. 보다 상세하게는, 콘택 구조체들(130)은 베이스층(110)에 제공되는 상기 워드 라인들(word line)과 연결되지 않은 상기 불순물 주입 영역들에 각각 전기적으로 연결될 수 있다. 콘택 구조체들(130)의 구체적인 구성에 대해서는 뒤에서 상세히 설명하도록 한다.
층간 절연막(120) 상에 식각 저지막(140)이 배치될 수 있다. 식각 저지막(140)은 절연막을 포함할 수 있다. 예를 들어, 식각 저지막(140)은 실리콘 질화막(SiN), 실리콘 붕소 질화막(SiBN), 실리콘 탄질화막(SiCN), 또는 이들의 다중막을 포함할 수 있다.
식각 저지막(140) 상에 하부 전극들(210)이 배치될 수 있다. 하부 전극들(210)은 식각 저지막(140)을 관통하여 콘택 구조체들(130)과 각각 접할 수 있다. 하부 전극들(210)은 기둥 형태을 가질 수 있다. 예를 들어, 하부 전극들(210)은 원형 단면의 플러그 형태를 가질 수 있다. 하부 전극들(210)은 평면적 관점에서 허니콤(honey comb) 모양을 이루도록 배치될 수 있다. 즉, 하나의 하부 전극(210)을 중심으로 6개의 하부 전극들(210)이 육각형을 이루도록 배치될 수 있다. 또는, 하부 전극들(210)은 평면적 관점에서 격자 모양을 이루도록 배치될 수 있다. 그 외에 하부 전극들(210)의 평면 배치는 필요에 따라 다양하게 제공될 수 있다. 하부 전극들(210)은 산화물 전극을 포함할 수 있다. 여기서 산화물 전극이란, 금속 산화물로 이루어지되, 전도도가 높아 전극으로 이용될 수 있는 물질로 형성된 전극을 의미한다. 예를 들어, 하부 전극들(210)은 탄탈럼(Ta)이 도핑된 주석 산화물(SnO2) 또는 스트론튬 루테네이트(SrRuO3)을 포함할 수 있다. 이와는 다르게, 하부 전극들(210)은 금속, 금속 산화물 또는 도핑된 폴리 실리콘(doped poly silicon)을 포함할 수 있다.
도시하지는 않았으나, 서로 인접한 하부 전극들(210) 사이에 지지 패턴들(미도시)이 제공될 수 있다. 상기 지지 패턴들은 서로 인접한 하부 전극들(210)을 연결할 수 있으며, 이에 따라 서로 인접한 하부 전극들(210)이 상기 지지 패턴들에 의해 지지될 수 있다. 상기 지지 패턴은, 일 예로, 실리콘 질화막(SiN), 실리콘 붕소 질화막(SiBN), 실리콘 탄질화막(SiCN) 또는 이들의 다중막을 포함할 수 있다. 상기 지지 패턴들은 필요에 따라 제공되지 않을 수 있다.
하부 전극들(210) 상에 유전막(220)이 배치될 수 있다. 유전막(220)은 하부 전극들(210)의 표면을 균일한 두께로 덮을 수 있다. 하부 전극들(210) 사이에 지지 패턴이 제공되는 경우, 유전막(220)은 지지 패턴의 표면을 균일한 두께로 덮을 수 있다. 유전막(220)은 절연 물질을 포함할 수 있다. 유전막(220)은 고유전(high-k) 물질을 포함할 수 있다. 일 예로, 유전막(220)은 알루미늄 산화막(Al2O3)과 같은 금속 산화막 또는 이들을 포함하는 다중막을 포함할 수 있다.
유전막(220) 상에 상부 전극(230)이 배치될 수 있다. 상부 전극(230)은 타이타늄 질화물(TiN), 텅스텐(W)과 같은 금속, 불순물이 도핑된 폴리 실리콘(doped poly silicon) 또는 이들의 다중막을 포함할 수 있다. 하부 전극들(210), 유전막(220) 및 상부 전극(230)은 커패시터들(CAP)을 구성할 수 있다.
하부 전극들(210)은 콘택 구조체들(130)을 통해 베이스층(110)의 반도체 소자와 연결될 수 있다. 즉, 콘택 구조체들(130)은 상기 반도체 소자와 커패시터들(CAP)을 연결하는 연결 구조체일 수 있다. 이하, 하나의 콘택 구조체(130)를 기준으로 콘택 구조체들(130)의 구성에 대해 상세히 설명하도록 한다.
도 1 및 도 2를 함께 참조하여, 각각의 콘택 구조체(130)는 하부 도전 패턴(132) 및 상부 도전 패턴(134)을 가질 수 있다.
하부 도전 패턴(132)은 층간 절연막(120)에 형성된 홀의 하부를 채울 수 있다. 하부 도전 패턴(132)은 베이스층(110)의 반도체 소자와 연결될 수 있다. 하부 도전 패턴(132)은 제 1 금속을 포함할 수 있다. 일 예로, 제 1 금속은 텅스텐(W)을 포함할 수 있다. 이와는 다르게, 하부 도전 패턴(132)은 불순물이 도핑된 폴리 실리콘(doped poly Si), 타이타늄 질화막(TiN) 또는 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
하부 도전 패턴(132) 상에 상부 도전 패턴(134)이 배치될 수 있다. 상부 도전 패턴(134)은 층간 절연막(120)의 상기 홀의 상부를 채울 수 있다. 상부 도전 패턴(134)은 평탄한 평판 형상을 가질 수 있다. 상부 도전 패턴(134)은 하부 도전 패턴(132)과 접할 수 있다. 예를 들어, 상부 도전 패턴(134)의 하부면은 하부 도전 패턴(132)의 상부면 전체와 접할 수 있다. 상부 도전 패턴(134)은 하나의 하부 전극(210)과 접할 수 있다. 예를 들어, 상부 도전 패턴(134)의 상부면은 상기 하나의 하부 전극(210)의 하부면 전체와 접할 수 있다. 하부 전극(210)은 상부 도전 패턴(134)에 의해 하부 도전 패턴(132)과 이격될 수 있다. 상부 도전 패턴(134)의 두께는 10 Å보다 클 수 있다. 보다 바람직하게는, 상부 도전 패턴(134)의 상기 두께는 10 Å 내지 30 Å일 수 있다.
상부 도전 패턴(134)은 도전성 금속 질화물을 포함할 수 있다. 보다 상세하게는, 상부 도전 패턴(134)은 제 2 금속의 질화물을 포함할 수 있다. 상기 제 2 금속은 상기 제 1 금속과는 다른 금속일 수 있다. 예를 들어, 상기 제 2 금속은 타이타늄(Ti)을 포함할 수 있다. 상부 도전 패턴(134)은 타이타늄 질화물(TiN)을 포함할 수 있다. 상부 도전 패턴(134)은 도펀트(dopant)를 더 함유할 수 있다. 즉, 상부 도전 패턴(134)은 상기 도펀트가 도핑된 상기 제 2 금속의 질화물로 이루어질 수 있다. 상기 도펀트는 상기 제 2 금속과는 다른 원자가 전자수를 갖는 물질일 수 있다. 예를 들어, 상기 도펀트는 니오븀(Nb), 탄탈럼(Ta) 또는 바나듐(V)을 포함할 수 있다.
다른 실시예들에 따르면, 도 3에 도시된 바와 같이, 상부 도전 패턴(134)은 산소(O)를 더 함유할 수 있다. 상기 산소는 산화물 전극으로 이루어지는 하부 전극(210)으로부터 상부 도전 패턴(134)으로 확산된 것일 수 있다. 이에 따라, 상부 도전 패턴(134)과 하부 전극(210)의 계면으로부터 멀어질수록 상기 산소의 농도는 작을 수 있다. 예를 들어, 상기 산소의 농도는 상부 도전 패턴(134)의 상부면으로부터 상부 도전 패턴(134)의 내부를 향할수록 작아질 수 있다. 하부 전극(210)으로부터 상부 도전 패턴(134) 내로 상기 산소가 확산되는 깊이(dd)는 상부 도전 패턴(134)의 두께보다 작을 수 있다. 상부 도전 패턴(134)의 두께는 상기 산소의 확산 깊이(dd)보다 두껍도록 설정될 수 있다. 이에 따라, 하부 도전 패턴(132)에는 상기 산소가 확산되지 않을 수 있다. 즉, 상부 도전 패턴(134)은 하부 전극(210)으로부터 하부 도전 패턴(132)으로 산소가 확산되는 것을 차단하고, 전기 저항의 감소를 방지하기 위한 계면막일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 하부 전극(210)을 형성하는 공정에 따라, 산소 농도는 상부 도전 패턴(134) 내의 일부 영역에서 균일할 수 있다. 또는, 하부 전극(210)을 형성하는 공정 또는 물질에 따라, 도 2에 도시된 바와 같이 상부 도전 패턴(134)에 산소가 확산되지 않을 수 있으며, 상부 도전 패턴(134)은 실질적으로 산소 원자를 함유하지 않을 수 있다. 도 3에서는 산소(O)가 확산되는 상부 도전 패턴(134)의 일부를 별도로 표시하였으나, 상기 표시는 상부 도전 패턴(134)에서 상시 산소가 확산되는 영역을 시각적으로 나타내기 위하여 도시한 것일 뿐, 상기 일부가 상부 도전 패턴(134)과 별개의 구성 요소인 것은 아니다. 즉, 상기 산소가 확산되는 상부 도전 패턴(134)의 상기 일부는 상부 도전 패턴(134) 내에서 상기 산소의 농도가 다른 영역일 뿐, 상부 도전 패턴(134)의 상기 일부와 상부 도전 패턴(134)의 나머지 사이에서 계면이 시각적으로 보이지 않을 수 있다.
본 발명의 실시예들에 따르면, 상부 도전 패턴(134)은 상부 도전 패턴(134)을 구성하는 제 2 금속과는 다른 원자가 전자수를 갖는 도펀트로 도핑될 수 있다. 따라서, 상부 도전 패턴(134) 내에 전하량이 증가될 수 있으며, 상부 도전 패턴(134)의 전기 전도도가 향상될 수 있다. 즉, 반도체 장치의 전기적 특성이 향상될 수 있다.
하부 전극(210)이 산화물 전극으로 형성됨에 따라, 산소 원자가 상부 도전 패턴(134) 내로 확산될 수 있다. 상기 산소의 확산은 상부 도전 패턴(134)의 저항을 증가시킬 수 있다. 그러나, 본 발명의 실시예들에 따르면, 상부 도전 패턴(134)은 도펀트로 도핑될 수 있으며 상부 도전 패턴(134) 내에 전하량이 증가될 수 있다. 따라서, 상기 산소의 확산에 의한 상부 도전 패턴(134)의 저항 감소를 완화시킬 수 있다. 또한, 상부 도전 패턴(134)이 하부 전극(210)으로부터 확산되는 산소를 함유함에 따라, 제 1 금속만으로 이루어진 하부 도전 패턴(132)에 산소가 확산되는 것을 방지할 수 있다. 즉, 제 1 금속의 산화물 형성으로 인한 하부 도전 패턴(132)의 저항의 증가 및 전기적 단락을 방지할 수 있다. 즉, 반도체 장치의 전기적 특성 및 구동 신뢰성이 향상될 수 있다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 도면들로, 도 1의 A 영역을 확대 도시한 도면들에 해당한다. 이하의 실시예들에서, 도 1 내지 도 3을 참조하여 설명된 구성 요소들은 동일한 참조 부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 3의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 1 및 도 4를 참조하여, 각각의 콘택 구조체(130)는 하부 도전 패턴(132), 중간 도전 패턴(136) 및 상부 도전 패턴(134)을 가질 수 있다.
하부 도전 패턴(132)과 상부 도전 패턴(134) 사이에 중간 도전 패턴(136)이 제공될 수 있다. 중간 도전 패턴(136)은 평탄한 평판 형상을 가질 수 있다. 중간 도전 패턴(136)은 하부 도전 패턴(132)과 접할 수 있다. 예를 들어, 중간 도전 패턴(136)의 하부면은 하부 도전 패턴(132)의 상부면 전체와 접할 수 있다. 중간 도전 패턴(136)은 상부 도전 패턴(134)과 접할 수 있다. 예를 들어, 중간 도전 패턴(136)의 상부면은 상부 도전 패턴(134)의 하부면 전체와 접할 수 있다. 상부 도전 패턴(134)은 중간 도전 패턴(136)에 의해 하부 도전 패턴(132)과 이격될 수 있다. 상부 도전 패턴(134)의 두께는 30 Å보다 클 수 있다.
중간 도전 패턴(136)은 상부 도전 패턴(134)과 유사한 물질로 이루어질 수 있다. 예를 들어, 중간 도전 패턴(136)은 제 2 금속의 질화물을 포함할 수 있다. 상기 제 2 금속은 상기 제 1 금속과는 다른 금속일 수 있다. 예를 들어, 상기 제 2 금속은 타이타늄(Ti)을 포함할 수 있다. 중간 도전 패턴(136)은 타이타늄 질화물(TiN)을 포함할 수 있다. 상부 도전 패턴(134)은 도펀트(dopant)를 더 함유할 수 있으며, 중간 도전 패턴(136)은 도펀트(dopant)를 함유하지 않을 수 있다. 즉, 중간 도전 패턴(136)은 상기 도펀트가 도핑되지 않은 상기 제 2 금속의 질화물로 이루어지고, 상부 도전 패턴(134)은 상기 도펀트가 도핑된 상기 제 2 금속의 질화물로 이루어질 수 있다. 다르게 설명하자면, 중간 도전 패턴(136)은 제 2 금속의 질화물로 이루어지고, 상부 도전 패턴(134)은 중간 도전 패턴(136)의 상부에 상기 도펀트가 도핑되어 형성된 계면층에 해당할 수 있다.
중간 도전 패턴(136)은 산소(O)를 함유하지 않을 수 있다. 상기 산소는 산화물 전극으로 이루어지는 하부 전극(210)으로부터 상부 도전 패턴(134)으로 확산된 것일 수 있다. 이때, 상기 산소는 상부 도전 패턴(134)에 의해 차단될 수 있으며, 중간 도전 패턴(136)으로는 확산되지 않을 수 있다.
다른 실시예들에 따르면, 도 5에 도시된 바와 같이, 상부 도전 패턴(134)은 산소(O)를 더 함유할 수 있다. 상부 도전 패턴(134)과 하부 전극(210)의 계면으로부터 멀어질수록 상기 산소의 농도는 작을 수 있다. 예를 들어, 상기 산소의 농도는 상부 도전 패턴(134)의 상부면으로부터 상부 도전 패턴(134)의 내부를 향할수록 작아질 수 있다. 하부 전극(210)으로부터 상부 도전 패턴(134) 내로 상기 산소가 확산되는 깊이(dd)는 상부 도전 패턴(134)의 두께보다 작을 수 있다. 즉, 상부 도전 패턴(134)의 두께는 상기 산소의 확산 깊이(dd)보다 두껍도록 설정될 수 있다. 이에 따라, 중간 도전 패턴(136)에는 상기 산소가 확산되지 않을 수 있다. 즉, 상부 도전 패턴(134)은 하부 전극(210)으로부터 중간 도전 패턴(136)으로 산소가 확산되는 것을 차단하고, 전기 저항의 감소를 방지하기 위한 계면막일 수 있다.
이와는 또 다르게, 도 6에 도시된 바와 같이, 하부 전극(210)으로부터 상부 도전 패턴(134) 내로 상기 산소가 확산되는 깊이(dd)는 상부 도전 패턴(134)의 두께와 동일할 수 있다. 즉, 상부 도전 패턴(134) 전체에 상기 산소가 확산될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7을 참조하여, 하부 전극들(210')은 각각 속이 빈 컵 형태 또는 실린더 형태를 가질 수 있다. 예를 들어, 하부 전극들(210')은 평판 형태의 바닥부, 상기 바닥부의 가장자리를 따라 상기 바닥부로부터 수직 상방으로 연장되는 측벽부를 가질 수 있다. 하부 전극들(210')의 상기 바닥부는 콘택 구조체(130)의 상부 도전 패턴(134)과 접할 수 있다.
도시하지는 않았으나, 서로 인접한 하부 전극들(210') 사이에 지지 패턴들(미도시)이 제공될 수 있다. 상기 지지 패턴들은 하부 전극들(210')의 외부 측벽들 사이에 개재될 수 있다.
유전막(220)은 하부 전극들(210')을 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 유전막(220)은 하부 전극들(210)의 상기 외부 측벽들뿐만 아니라 내부 측벽도 덮을 수 있다. 유전막(220)은 하부 전극들(210)의 상기 내부 측벽과 접할 수 있다.
상부 전극(230)은 하부 전극들(210')을 덮을 수 있다. 이때, 상부 전극(230)은 하부 전극들(210')의 내측 공간으로 연장될 수 있다. 즉, 상부 전극(230)의 일부는 유전막(220) 상에서 하부 전극들(210')의 상기 내측 공간을 채울 수 있다.
그 외의 구성은 도 1 내지 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
도 8 내지 도 18은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로, 도 8 내지 도 16은 반도체 장치의 제조 방법을 설명하기 위한 단면도들이고, 도 17은 도 16의 B 영역을 확대 도시한 도면이며, 도 18은 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 8을 참조하여, 베이스층(110)이 형성될 수 있다. 예를 들어, 반도체 기판 상에 반도체 소자를 형성하고, 상기 반도체 소자를 덮는 절연층을 형성하여 베이스층(110)이 형성될 수 있다.
베이스층(110) 상에 제 1 도전막(131)이 형성될 수 있다. 제 1 도전막(131)은 베이스층(110) 상에 제 1 금속을 증착하여 형성될 수 있다. 일 예로, 제 1 금속은 텅스텐(W)을 포함할 수 있다. 이와는 다르게, 제 1 도전막(131)은 불순물이 도핑된 폴리 실리콘(doped poly Si), 타이타늄 질화막(TiN) 또는 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제 1 도전막(131) 상에 제 2 도전막(133)이 형성될 수 있다. 제 2 도전막(133)은 제 1 도전막(131) 상에 제 2 금속의 질화물을 증착하여 형성될 수 있다. 상기 제 2 금속은 상기 제 1 금속과는 다른 금속일 수 있다. 예를 들어, 상기 제 2 금속은 타이타늄(Ti)을 포함할 수 있다. 제 2 도전막(133)은 타이타늄 질화물(TiN)을 포함할 수 있다.
도 9를 참조하여, 제 2 도전막(133) 상에 소스막(135)이 형성될 수 있다. 소스막(135)은 제 2 도전막(133)에 도핑하고자 하는 도펀트(dopant)의 화합물을 포함할 수 있다. 상기 도펀트는 상기 제 2 금속과는 다른 원자가 전자수를 갖는 물질일 수 있다. 예를 들어, 상기 도펀트는 니오븀(Nb), 탄탈럼(Ta) 또는 바나듐(V)을 포함할 수 있다. 일 예로, 소스막(135)은 니오븀 산화물(Nb2O5)을 포함할 수 있다.
도 10을 참조하여, 소스막(135) 상에 열처리 공정이 수행될 수 있다. 상기 열처리 공정에 의해, 소스막(135)의 도펀트 물질(일 예로, 니오븀(Nb) 원소)이 제 2 도전막(133)으로 확산될 수 있다. 상기 도펀트 물질은 소스막(135)과 제 2 도전막(133)의 계면(즉, 제 2 도전막(133)의 상부면과 동일)으로부터 제 2 도전막(133) 내로 확산될 수 있다. 제 2 도전막(133)의 상부에 도펀트 물질이 확산됨에 따라, 제 2 도전막(133)의 상기 상부는 제 3 도전막(137)으로 변형되고, 제 2 도전막(133)의 하부는 잔여할 수 있다. 즉, 제 3 도전막(137)은 제 2 도전막(133)에 표면 처리 공정이 수행되어 형성된 계면막에 해당할 수 있다. 제 3 도전막(137)은 상기 도펀트가 도핑된 제 2 금속의 질화물을 포함할 수 있다.
다른 실시예들에 따르면, 도 11에 도시된 바와 같이, 열처리 공정은 상기 도펀트 물질이 제 2 도전막(133) 내의 전체로 확산될 때까지 수행될 수 있다. 즉, 제 2 도전막(133) 전체가 제 3 도전막(137)으로 변형될 수 있으며, 상기 열처리 공정 후 제 2 도전막(133)은 잔여하지 않을 수 있다. 이하, 도 11의 실시예를 기준으로 설명하나, 도 10의 실시예에서와 같이 상기 열처리 공정 후 제 2 도전막(133)의 하부가 잔여하도록, 상기 제 2 도전막(133)의 상부만을 이용하여 제 3 도전막(137)이 형성될 수 있다.
이후, 소스막(135)은 제거될 수 있다.
도 12를 참조하여, 제 3 도전막(137) 및 제 1 도전막(131)을 패터닝하여, 콘택 구조체들(130)이 형성될 수 있다. 예를 들어, 제 3 도전막(137) 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 제 3 도전막(137) 및 제 1 도전막(131)이 차례로 식각될 수 있다. 제 3 도전막(137)이 패터닝되어 상부 도전 패턴들(134)이 형성될 수 있으며, 제 1 도전막(131)이 패터닝되어 하부 도전 패턴들(132)이 형성될 수 있다. 도 10의 실시예에서와 같이 제 2 도전막(133)의 하부가 잔여하는 경우, 제 2 도전막(133)이 패터닝되어 중간 도전 패턴들(136, 도 4 참조)이 형성될 수 있다.
도 13을 참조하여, 베이스층(110) 상에 층간 절연막(120)이 형성될 수 있다. 층간 절연막(120)은 베이스층(110) 상에 절연 물질을 도포 또는 증착하여 형성될 수 있다. 층간 절연막(120)은 베이스층(110) 상에서 콘택 구조체들(130)을 둘러쌀 수 있다.
층간 절연막(120)과 콘택 구조체들(130) 상에 식각 저지막(140)이 형성될 수 있다.
도 9 내지 도 13에서는 제 2 도전막(133) 상에 상기 도펀트(dopant) 물질을 확산시켜 제 3 도전막(137)을 형성한 후, 이를 패터닝하여 콘택 구조체들(130)을 형성하는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 도 8의 결과물 상에서 제 1 도전막(131) 및 제 2 도전막(133)을 패터닝하여 하부 도전 패턴들(132) 및 하부 도전 패턴들(132) 상의 예비 상부 도전 패턴들을 형성하고, 베이스층(110) 상에 하부 도전 패턴들(132) 및 상기 예비 상부 도전 패턴들을 둘러싸는 층간 절연막(120)을 형성하고, 층간 절연막(120) 상에 소스막(135)을 형성하고, 소스막(135) 상에 수행되는 열처리 공정을 통해 도펀트 물질을 상기 예비 상부 도전 패턴들에 확신시켜 상부 도전 패턴들(134)을 형성하고, 이후 소스막(135)을 제거하여 콘택 구조체들(130)이 형성될 수 있다. 이때, 상기 예비 상부 도전 패턴들의 상부에만 도펀트 물질을 확산시켜 상부 도전 패턴들(134)을 형성하는 경우, 잔여하는 상기 예비 상부 도전 패턴들의 하부는 중간 도전 패턴(136)을 구성할 수 있다.
도 14를 계속 참조하여, 식각 저지막(140) 상에 희생막(150)이 형성될 수 있다. 희생막(150)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 붕소 질화물(SiBN) 또는 실리콘 탄화질화물(SiCN)로 형성될 수 있다.
희생막(150) 및 식각 저지막(140)을 차례로 식각하여 콘택 구조체들(130)을 노출시키는 하부 전극 홀들(EH)이 형성될 수 있다. 예를 들어, 희생막(150) 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 하여 식각 공정이 수행될 수 있다. 하부 전극 홀들(EH)은 상부 도전 패턴들(134)의 상부면을 노출시킬 수 있다.
도 15를 참조하여, 하부 전극 홀들(EH) 내에 하부 전극들(210)이 형성될 수 있다. 예를 들어, 기판(100)의 전면 상에 물질막(212)을 적층하여 하부 전극 홀들(EH)을 채울 수 있다. 물질막(212)은 산화물 도전 물질을 포함할 수 있다. 예를 들어, 물질막(212)은 탄탈럼(Ta)이 도핑된 주석 산화물(SnO2) 또는 스트론튬 루테네이트(SrRuO3)를 포함할 수 있다.
도 16 및 도 17을 참조하여, 물질막(212)이 산화물을 포함함에 따라, 하부 전극들(210)의 형성 공정 시 물질막(212) 또는 물질막(212)을 이용하여 형성되는 하부 전극(210) 내의 산소가 콘택 구조체들(130)로 확산될 수 있다. 보다 상세하게는, 물질막(212) 또는 하부 전극(210) 내의 상기 산소는 콘택 구조체들(130)의 상부 도전 패턴들(134) 내로 확산될 수 있다. 상기 산소의 농도는 상부 도전 패턴들(134)과 물질막(212) 간의 계면, 즉 상부 도전 패턴들(134)의 상부면으로부터 멀어질수록 작아질 수 있다.
본 발명의 실시예들에 따르면, 상부 도전 패턴(134)은 도펀트로 도핑될 수 있으며 상부 도전 패턴(134) 내에 전하량이 증가될 수 있다. 따라서, 하부 전극들(210)의 형성 시 발생될 수 있는 산소의 확산에 의한 상부 도전 패턴(134)의 저항 감소를 완화시킬 수 있다. 또한, 상부 도전 패턴(134)이 제 1 금속만으로 이루어진 하부 도전 패턴(132)에 산소가 확산되는 것을 방지할 수 있으며, 제 1 금속의 산화물 형성으로 인한 하부 도전 패턴(132)의 저항의 증가 및 전기적 단락을 방지할 수 있다.
도 1을 다시 참조하여, 물질막(212) 상에 에치 백(etch back) 공정을 수행하여 하부 전극 홀들(EH) 안에 각각 하부 전극들(210)이 형성될 수 있다. 상기 에치 백 공정 시 희생막(150)의 상부면 상에 위치하는 물질막(212)의 일부는 제거될 수 있으며, 희생막(150)의 상기 상부면이 노출될 수 있다. 상기 에치 백 공정 시 물질막(212)이 분리되어 하부 전극 홀들(EH) 각각 내에 기둥 형태의 하부 전극들(210)이 형성될 수 있다.
다른 실시예들에 따르면, 도 18에 도시된 바와 같이, 도 14의 결과물 상에 물질막(212')이 증착될 수 있다. 물질막(212')은 하부 전극 홀들(EH)의 내측면들 및 바닥면은 컨포멀(conformal)하게 덮을 수 있다. 이후, 하부 전극 홀들(EH) 내부를 채우고 물질막(212')을 덮는 절연막을 형성한 후, 상기 절연막 상에 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 희생막(150)의 상부면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정 시 물질막(212')이 분리되어 하부 전극 홀들(EH) 각각 내에 속이 빈 컵 형태 또는 실린더 형태의 하부 전극들(210', 도 7 참조)이 형성될 수 있다. 이후, 상기 절연막 및 희생막(150)은 제거될 수 있다. 이 경우, 도 7을 참조하여 설명한 하부 전극들(210')이 형성될 수 있다.
도 1을 다시 참조하여, 상기 물질막 상에 에치 백(etch back) 공정을 수행하여 하부 전극 홀들(EH) 안에 각각 하부 전극들(210)이 형성될 수 있다. 상기 에치 백 공정 시 희생막(150)의 상부면 상에 위치하는 상기 물질막은 제거될 수 있으며, 희생막(150)의 상기 상부면이 노출될 수 있다.
기판(100)의 전면 상에 유전막(220)이 형성될 수 있다. 유전막(220)은 식각 저지막(140)의 상부면 및 노출된 하부 전극(210)의 표면 상에서 균일한 두께로 형성될 수 있다.
유전막(220) 상에 상부 전극(230)이 형성될 수 있다. 예를 들어, 상부 전극(230)은 기판(100)의 전면 상에 도전 물질을 증착 또는 도포하여 형성될 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 20은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로, 도 20은 도 19를 A-A'선 및 B-B'선으로 자른 단면에 해당한다.
도 19 및 도 20을 참조하여, 기판(501)에 소자 분리 패턴들(502)이 배치되어 활성 영역들(ACT)을 정의할 수 있다. 활성 영역들(ACT)의 각각은 고립된 형상을 가질 수 있다. 활성 영역들(ACT)은 각각 평면적으로 제 1 방향(X1)으로 연장되는 바(bar) 형태일 수 있다. 평면적 관점에서, 활성 영역들(ACT)은 소자 분리 패턴들(502)에 의해 둘러싸인 기판(501)의 일부분들에 각각 해당할 수 있다. 기판(501)은 반도체 물질을 포함할 수 있다. 활성 영역들(ACT)은 제 1 방향(X1)에서 서로 평행하도록 배열되되, 하나의 활성 영역들(ACT)의 단부는 이에 이웃하는 다른 활성 영역들(ACT)의 중심에 인접하도록 배열될 수 있다.
워드 라인들(WL)이 활성 영역들(ACT)을 가로지를 수 있다. 워드 라인들(WL)은 소자 분리 패턴들(502) 및 활성 영역들(ACT)에 형성된 그루브들 내에 배치될 수 있다. 워드 라인들(WL)은 제 1 방향(X1)과 교차하는 제 2 방향(X2)과 평행할 수 있다. 워드 라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(507)이 각 워드 라인들(WL)과 상기 각 그루브들의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 그루브들의 바닥은 소자 분리 패턴들(502) 내에서 상대적으로 깊고 활성 영역들(ACT) 내에서 상대적으로 얕을 수 있다. 게이트 유전막(507)은 열 산화물, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 및 고유전(high-k) 물질 중에서 적어도 하나를 포함할 수 있다. 워드 라인들(WL)의 하부면은 굴곡질 수 있다.
한 쌍의 워드 라인들(WL) 사이의 각 활성 영역들(ACT) 내에 제 1 불순물 영역(512a)이 배치될 수 있으며, 각 활성 영역들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 불순물 영역들(512b)이 각각 배치될 수 있다. 제 1 및 제 2 불순물 영역들(512a, 512b)에는, 일 예로, N형의 불순물이 도핑될 수 있다. 제 1 불순물 영역(512a)은 공통 드레인 영역에 해당될 수 있고 제 2 불순물 영역들(512b)은 소오스 영역에 해당될 수 있다. 각 워드 라인들(WL) 및 이에 인접한 제 1 및 제 2 불순물 영역들(512a, 512b)은 트랜지스터를 구성할 수 있다. 워드 라인들(WL)은 상기 그루브들 내에 배치됨으로써, 워드 라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
워드 라인들(WL)의 상부면은 활성 영역들(ACT)의 상부면보다 낮을 수 있다. 워드 라인 캐핑 패턴(510)이 각 워드 라인들(WL) 상에 배치될 수 있다. 워드 라인 캐핑 패턴들(510)은 워드 라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 워드 라인들(WL)의 상부면 전체를 덮을 수 있다. 워드 라인 캐핑 패턴들(510)은 워드 라인들(WL) 위의 상기 그루브들을 채울 수 있다. 워드 라인 캐핑 패턴(510)은, 일 예로, 실리콘 질화막(SiN)으로 형성될 수 있다.
기판(501) 상에는 층간 절연 패턴(505)이 배치될 수 있다. 층간 절연 패턴(505)은 실리콘 산화막(SiO), 실리콘 질화막(SiN), 실리콘 산화질화막(SiON) 또는 이들의 다중막을 포함할 수 있다. 층간 절연 패턴(505)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 층간 절연 패턴(505)은 인접하는 두 개의 활성 영역들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다.
기판(501), 소자 분리 패턴(502) 및 워드 라인 캐핑 패턴(510)의 상부는 일부 리세스되어 리세스 영역(R)이 형성될 수 있다. 리세스 영역(R)은 평면도상 그물망 형태를 구성할 수 있다. 리세스 영역(R)의 측벽은 층간 절연 패턴(505)의 측벽과 정렬될 수 있다.
비트 라인들(BL)이 층간 절연 패턴(505) 상에 배치될 수 있다. 비트 라인들(BL)은 워드 라인 캐핑 패턴들(510) 및 워드 라인들(WL)을 가로지를 수 있다. 도 19에 개시된 바와 같이, 비트 라인들(BL)은 제 1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)과 평행할 수 있다. 비트 라인들(BL)은 차례로 적층된 비트 라인 폴리실리콘 패턴(530), 비트 라인 오믹 패턴(531) 및 비트 라인 금속 함유 패턴(532)을 포함할 수 있다. 비트 라인 폴리실리콘 패턴(530)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘(poly Si)을 포함할 수 있다. 비트 라인 오믹 패턴(531)은 금속 실리사이드 (metal silicide)막을 포함할 수 있다. 비트 라인 금속 함유 패턴(532)은 금속(일 예로, 텅스텐(W), 타이타늄(Ti), 탄탈럼(Ta) 등) 및 도전성 금속 질화물(일 예로, 타이타늄 질화물(TiN), 탄탈럼 질화물(TaN), 텅스텐 질화물(WN) 등) 중에서 적어도 하나를 포함할 수 있다. 비트 라인들(BL) 상에는 각각 비트 라인 캐핑 패턴(537)이 배치될 수 있다. 비트 라인 캐핑 패턴들(537)은 실리콘 질화막(SiN)과 같은 절연 물질로 형성될 수 있다.
비트 라인들(BL)과 교차하는 리세스 영역(R) 안에는 비트 라인 콘택들(DC)이 배치될 수 있다. 비트 라인 콘택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 도 20의 B-B' 단면에서 비트 라인 콘택(DC)의 일 측벽은 층간 절연 패턴(505)의 측면과 접할 수 있다. 도 19의 평면도를 보면, 층간 절연 패턴(505)과 접하는 비트 라인 콘택(DC)의 측면은 오목할 수 있다. 비트 라인 콘택(DC)은 제 1 불순물 영역(512a)과 비트 라인(BL)을 전기적으로 연결시킬 수 있다.
하부 매립 절연 패턴(541)은 비트 라인 콘택(DC)가 배치되지 않는 리세스 영역(R) 안에 배치될 수 있다. 하부 매립 절연 패턴(541)는 실리콘 산화막(SiO), 실리콘 질화막(SiN), 실리콘 산화질화막(SiON) 또는 이들의 다중막으로 형성될 수 있다.
인접한 한 쌍의 비트 라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리 실리콘을 포함할 수 있다. 스토리지 노드 콘택들(BC)의 상부면은 오목할 수 있다. 비트 라인들(BL) 사이에서 스토리지 노드 콘택들(BC) 사이에는 절연 패턴(미도시)이 배치될 수 있다.
비트 라인(BL)과 스토리지 노드 콘택(BC) 사이에는 비트 라인 스페이서(SP)가 개재될 수 있다. 비트 라인 스페이서(SP)는 갭 영역(GP)에 의해 서로 이격된 제 1 스페이서(521)과 제 2 스페이서(525)를 포함할 수 있다. 갭 영역(GP)은 에어 갭 영역으로도 명명될 수 있다. 제 1 스페이서(521)는 비트 라인(BL)의 측벽과 비트 라인 캐핑 패턴(537)의 측벽을 덮을 수 있다. 제 2 스페이서(525)는 상기 스토리지 노드 콘택(BC)에 인접할 수 있다. 제 1 스페이서(521)과 제 2 스페이서(525)는 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 스페이서(521)과 제 2 스페이서(525)는 실리콘 질화막(SiN)을 포함할 수 있다.
제 2 스페이서(525)의 하부면은 제 1 스페이서(521)의 하부면 보다 낮을 수 있다. 제 2 스페이서(525)의 상단의 높이는 제 1 스페이서(521)의 상단의 높이보다 낮을 수 있다. 이로써 후술되는 랜딩 패드(LP)의 형성 마진이 늘어날 수 있다. 이로써 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결이 안 되는 것을 방지할 수 있다. 제 1 스페이서(521)는 연장되어 비트 라인 콘택(DC)의 측벽, 및 리세스 영역(R)의 측벽과 바닥을 덮을 수 있다. 즉, 제 1 스페이서(521)는 비트 라인 콘택(DC)과 하부 매립 절연 패턴(541) 사이, 워드 라인 캐핑 패턴(510)과 하부 매립 절연 패턴(541) 사이, 기판(501)과 하부 매립 절연 패턴(541) 사이, 및 소자 분리 패턴(502)과 하부 매립 절연 패턴(541) 사이에 개재될 수 있다.
스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(509)이 배치된다. 스토리지 노드 오믹층(509)은 금속 실리사이드(metal silicide)를 포함할 수 있다. 스토리지 노드 오믹층(509), 제 1 및 제 2 스페이서들(521, 525), 비트 라인 캐핑 패턴(537)은 확산 방지 패턴(511a)에 의해 균일한 두께로 덮일 수 있다. 확산 방지 패턴(511a)은 타이타늄 질화막(TiN), 탄탈럼 질화막(TaN)과 같은 금속 질화물을 포함할 수 있다.
확산 방지 패턴(511a) 상에는 랜딩 패드(LP)가 배치된다. 랜딩 패드(LP)의 상부는 비트 라인 캐핑 패턴(537)의 상부면을 덮으며 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 랜딩 패드(LP)의 중심은 스토리지 노드 콘택(BC)의 중심으로부터 제 2 방향(X2)으로 쉬프트(shift)될 수 있다. 비트 라인(BL)의 일부는 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 비트 라인 캐핑 패턴(537)의 일 상부 측벽은 랜딩 패드(LP)와 중첩될 수 있다.
랜딩 패드들(LP)은 도 1의 콘택 구조체(130)에 대응될 수 있다. 예를 들어, 랜딩 패드들(LP)은 하부 도전 패턴(LPa, 도 1 및 도 2의 132에 해당) 및 상부 도전 패턴(LPb, 도 1 및 도 2의 134에 해당)을 가질 수 있다.
하부 도전 패턴(LPa)은 랜딩 패드들(LP)의 하부일 수 있다. 하부 도전 패턴(LPa)은 비트 라인(BL)과 연결될 수 있다. 하부 도전 패턴(LPa)은 텅스텐(W)과 같은 제 1 금속을 포함할 수 있다.
하부 도전 패턴(LPa) 상에 상부 도전 패턴(LPb)이 배치될 수 있다. 상부 도전 패턴(LPb)은 랜딩 패드들(LP)의 상부일 수 있다. 일 예로, 상부 도전 패턴(LPb)은 확산 방지 패턴(511a)보다 높은 레벨에 위치할 수 있다. 상부 도전 패턴(LPb)은 평탄한 평판 형상을 가질 수 있다. 상부 도전 패턴(LPb)은 하부 도전 패턴(LPa)과 접할 수 있다. 상부 도전 패턴(LPb)은 후술되는 하나의 하부 전극(210)과 접할 수 있다. 하부 전극(210)은 상부 도전 패턴(LPb)에 의해 하부 도전 패턴(LPa)과 이격될 수 있다. 상부 도전 패턴(LPb)의 두께는 10 Å보다 클 수 있다.
상부 도전 패턴(LPb)은 제 2 금속의 질화물을 포함할 수 있다. 상기 제 2 금속은 상기 제 1 금속과는 다른 금속일 수 있다. 예를 들어, 상기 제 2 금속은 타이타늄(Ti)을 포함할 수 있다. 상부 도전 패턴(LPb)은 타이타늄 질화물(TiN)을 포함할 수 있다. 상부 도전 패턴(LPb)은 도펀트(dopant)를 더 함유할 수 있다. 즉, 상부 도전 패턴(LPb)은 상기 도펀트가 도핑된 상기 제 2 금속의 질화물로 이루어질 수 있다. 상기 도펀트는 상기 제 2 금속과는 다른 원자가 전자수를 갖는 물질일 수 있다. 예를 들어, 상기 도펀트는 니오븀(Nb), 탄탈럼(Ta) 또는 바나듐(V)을 포함할 수 있다.
다른 실시예들에 따르면, 상부 도전 패턴(LPb)은 산소(O)를 더 함유할 수 있다. 상기 산소는 산화물 전극으로 이루어지는 하부 전극(210)으로부터 상부 도전 패턴(LPb)으로 확산된 것일 수 있다. 이에 따라, 상부 도전 패턴(LPb)과 하부 전극(210)의 계면으로부터 멀어질수록 상기 산소의 농도는 작을 수 있다. 하부 전극(210)으로부터 상부 도전 패턴(LPb) 내로 상기 산소가 확산되는 깊이는 상부 도전 패턴(LPb)의 두께보다 작을 수 있다. 이에 따라, 하부 도전 패턴(LPa)에는 상기 산소가 확산되지 않을 수 있다. 즉, 상부 도전 패턴(LPb)은 하부 전극(210)으로부터 하부 도전 패턴(LPa)으로 산소가 확산되는 것을 차단하고, 전기 저항의 감소를 방지하기 위한 계면막일 수 있다.
본 발명의 실시예들에 따르면, 상부 도전 패턴(LPb)은 상부 도전 패턴(LPb)을 구성하는 제 2 금속과는 다른 원자가 전자수를 갖는 도펀트로 도핑되는 바, 상부 도전 패턴(LPb) 내에 전하량이 증가될 수 있다 따라서, 상부 도전 패턴(LPb)의 전기 전도도가 향상될 수 있으며, 상기 산소의 확산에 의한 상부 도전 패턴(LPb)의 저항 감소를 완화시킬 수 있다. 즉, 반도체 장치의 전기적 특성이 향상될 수 있다.
다른 실시예들에 따르면, 도 21에 도시된 바와 같이, 하부 도전 패턴(LPa)과 상부 도전 패턴(LPb) 사이에 중간 도전 패턴(LPc)이 제공될 수 있다. 중간 도전 패턴(LPc)은 평탄한 평판 형상을 가질 수 있다. 중간 도전 패턴(LPc)은 하부 도전 패턴(LPa)과 접할 수 있다. 중간 도전 패턴(LPc)은 상부 도전 패턴(LPb)과 접할 수 있다. 상부 도전 패턴(LPb)은 중간 도전 패턴(LPc)에 의해 하부 도전 패턴(LPa)과 이격될 수 있다. 상부 도전 패턴(LPb)의 두께는 30 Å보다 클 수 있다.
중간 도전 패턴(LPc)은 상부 도전 패턴(LPb)과 유사한 물질로 이루어질 수 있다. 예를 들어, 중간 도전 패턴(LPc)은 제 2 금속의 질화물을 포함할 수 있다. 상기 제 2 금속은 상기 제 1 금속과는 다른 금속일 수 있다. 예를 들어, 상기 제 2 금속은 타이타늄(Ti)을 포함할 수 있다. 중간 도전 패턴(LPc)은 타이타늄 질화물(TiN)을 포함할 수 있다. 중간 도전 패턴(LPc)은 도펀트(dopant)를 함유하지 않을 수 있다. 즉, 중간 도전 패턴(LPc)은 상기 도펀트가 도핑되지 않은 상기 제 2 금속의 질화물로 이루어질 수 있다. 다르게 설명하자면, 중간 도전 패턴(LPc)은 제 2 금속의 질화물로 이루어지고, 상부 도전 패턴(LPb)은 중간 도전 패턴(LPc)의 상부에 상기 도펀트가 도핑되어 형성된 계면층에 해당할 수 있다.
중간 도전 패턴(LPc)은 산소(O)를 함유하지 않을 수 있다. 상기 산소는 산화물 전극으로 이루어지는 하부 전극(210)으로부터 상부 도전 패턴(LPb)으로 확산된 것일 수 있다. 이때, 상기 산소는 상부 도전 패턴(LPb)에 의해 차단될 수 있으며, 중간 도전 패턴(LPc)으로는 확산되지 않을 수 있다.
랜딩 패드들(LP) 사이에는 패드 분리 패턴(557)이 개재될 수 있다. 패드 분리 패턴(557)은 도 1의 층간 절연막(120)에 대응될 수 있다. 패드 분리 패턴(557)은 실리콘 질화막(SiN), 실리콘 산화막(SiO), 실리콘 산화질화막(SiON) 또는 다공성 막을 포함할 수 있다. 패드 분리 패턴(557)은 상기 갭 영역(GP)의 상단을 정의할 수 있다.
패드 분리 패턴(557) 상에서, 제 1 캐핑 패턴(559)이 이웃하는 랜딩 패드들(LP) 사이에 제공될 수 있다. 제 1 캐핑 패턴(559)은 라이너 형태를 가질 수 있고, 그 내부는 제 2 캐핑 패턴(560)으로 채워질 수 있다. 제 1 및 제 2 캐핑 패턴들(559, 560)은 각각 독립적으로 실리콘 질화막(SiN), 실리콘 산화막(SiO), 실리콘 산화질화막(SiON) 또는 다공성 막을 포함할 수 있다. 제 1 캐핑 패턴(559)의 다공성은 제 2 캐핑 패턴(560)의 다공성 보다 클 수 있다.
랜딩 패드들(LP) 상에는 각각 하부 전극들(210)이 배치될 수 있다. 하부 전극들(210)은 각각 도 1 내지 도 7을 참조하여 설명한 하부 전극들(210)에 해당할 수 있다. 즉, 하부 전극(210)은 기둥 형태 또는 실린더 형태의 전극일 수 있다. 하부 전극들(210)은 산화물 전극을 포함할 수 있다. 예를 들어, 하부 전극들(210)은 탄탈럼(Ta)이 도핑된 주석 산화물(SnO2) 또는 스트론튬 루테네이트(SrRuO3)을 포함할 수 있다. 이와는 다르게, 하부 전극들(210)은 금속, 금속 산화물 또는 도핑된 폴리 실리콘(doped poly silicon)을 포함할 수 있다.
하부 전극들(210) 사이에서 패드 분리 패턴(557)의 상부면들, 또는 제 1 및 제 2 캐핑 패턴(559, 560)의 상부면들은 식각 저지막(140)으로 덮일 수 있다. 식각 저지막(140)은, 일 예로, 실리콘 질화막(SiN), 실리콘 산화막(SiO), 실리콘 산화질화막(SiON)과 같은 절연 물질을 포함할 수 있다. 하부 전극들(210)의 표면은 유전막(220)으로 덮일 수 있다. 유전막(220)은 상부 전극(230)으로 덮일 수 있다.
도 22 내지 도 33은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 22를 참조하여, 기판(501)에 소자 분리 패턴(502)을 형성하여, 활성 영역들(ACT)을 정의할 수 있다. 가령, 기판(501)에 트렌치를 형성할 수 있으며, 상기 트렌치를 절연물로 채워 소자 분리 패턴(502)을 형성할 수 있다. 활성 영역들(ACT) 및 소자 분리 패턴(502)을 식각하여, 그루브들(GR)을 형성할 수 있다. 그루브들(GR)의 각각의 바닥면은 굴곡질 수 있다.
그루브들(GR) 안에 각각 워드 라인들(WL)을 형성할 수 있다. 한 쌍의 워드 라인들(WL)이 활성 영역들(ACT)를 가로지를 수 있다. 워드 라인들(WL)을 형성하기 이전에, 게이트 유전막(507)을 그루브들(GR) 각각의 내면 상에 형성할 수 있다. 게이트 유전막(507)은 열산화 공정, 화학기상 증착(CVD) 공정 및/또는 원자층 증착(ALD) 공정으로 형성될 수 있다. 기판(501) 상에 도전막을 적층하여 그루브들(GR)을 채우고 에치 백(etch back) 혹은 화학기계적 연마(chemical mechanical polishing; CMP) 공정을 진행하여 그루브들(GR) 내에 워드 라인들(WL)을 형성할 수 있다. 워드 라인들(WL)의 상부면들은 활성 영역들(ACT)의 상부면들보다 낮도록 리세스될 수 있다. 예를 들어, 기판(501) 상에 실리콘 질화막(SiN)과 같은 절연막을 형성하여 그루브들(GR)을 채우고 평탄화하여 워드 라인들(WL) 상에 각각 워드 라인 캐핑 패턴들(510)을 형성할 수 있다.
워드 라인 캐핑 패턴들(510)과 소자 분리 패턴(502)을 마스크로 사용하여 활성 영역들(ACT)에 불순물들을 주입할 수 있다. 이에 따라, 활성 영역들(ACT) 내에 제 1 및 제 2 불순물 영역들(512a, 512b)이 형성될 수 있다. 제 1 및 제 2 불순물 영역들(512a, 512b)은 기판(501)과 다른 도전형을 가질 수 있다. 예를 들어, 기판(501)이 P형 도전형을 갖는 경우, 제 1 및 제 2 불순물 영역들(512a, 512b) 각각은 N형 도전형을 가질 수 있다.
도 23을 참조하여, 기판(501) 상에 층간 절연 패턴(505)과 폴리 실리콘 마스크 패턴(530a)을 형성할 수 있다. 예를 들어, 기판(501) 상에 절연막과 제 1 폴리 실리콘막을 차례대로 형성할 수 있다. 상기 제 1 폴리 실리콘막을 패터닝하여 폴리 실리콘 마스크 패턴(530a)을 형성할 수 있다. 폴리 실리콘 마스크 패턴(530a)을 식각 마스크로 이용하여 상기 절연막, 소자 분리 패턴(502), 기판(501) 및 워드 라인 캐핑 패턴들(510)을 식각하여 제 1 리세스 영역(R1)과 층간 절연 패턴(505)을 형성할 수 있다. 층간 절연 패턴(505)은 복수개의 서로 이격된 섬 형태를 가질 수 있다. 제 1 리세스 영역들(R1)은 평면적으로 그물망 형태를 가질 수 있다. 제 1 리세스 영역들(R1)은 제 1 불순물 영역들(512a)을 노출할 수 있다.
도 24를 참조하여, 기판(501) 상에 제 2 폴리 실리콘막(529)을 형성하여 제 1 리세스 영역(R1)을 채울 수 있다. 이후, 제 2 폴리 실리콘막(529) 상에 평탄화 공정을 수행하여, 폴리 실리콘 마스크 패턴(530a) 상에 위치하는 제 2 폴리 실리콘막(529)의 일부가 제거될 수 있다. 상기 평탄화 공정 후, 폴리 실리콘 마스크 패턴(530a)이 노출될 수 있다.
폴리 실리콘 마스크 패턴(530a)과 제 2 폴리 실리콘막(529) 상에 오믹층(531a), 금속 함유막(532a) 및 캐핑막(537a)이 차례로 형성될 수 있다. 오믹층(531a)은 코발트 실리사이드(CoSi2)와 같은 금속 실리사이드(metal silicide)로 형성될 수 있다. 오믹층(531a)은 폴리 실리콘 마스크 패턴(530a)과 제 2 폴리 실리콘막(529) 상에 금속막을 증착한 후, 열처리 공정을 진행하여 형성될 수 있다. 상기 열처리 공정 시, 상기 금속막이 폴리 실리콘 마스크 패턴(530a) 및 제 2 폴리 실리콘막(529)과 반응하여 금속 실리사이드(metal silicide)가 형성될 수 있다. 상기 금속막 중 열처리 공정 시 미반응된 금속막은 제거될 수 있다.
캐핑막(537a) 상에 제 1 마스크 패턴들(MP1)을 형성할 수 있다. 제 1 마스크 패턴들(MP1)은 후술되는 공정에서 비트 라인(BL)의 평면 형태를 한정하기 위하여 제공되는 식각 마스크일 수 있다. 제 1 마스크 패턴들(MP1)은 제 3 방향(X3)으로 연장될 수 있다.
도 25를 참조하여, 캐핑막(537a), 금속 함유막(532a), 오믹층(531a), 폴리 실리콘 마스크 패턴(530a), 및 제 2 폴리 실리콘막(529)을 차례대로 식각하여 비트 라인 캐핑 패턴(537), 비트 라인(BL) 및 비트 라인 콘택(DC)이 형성될 수 있다. 상기 식각 공정은 제 1 마스크 패턴들(MP1)을 식각 마스크로 이용하여 수행될 수 있다. 비트 라인(BL)은 폴리 실리콘 패턴(530), 오믹 패턴(531) 및 금속 함유 패턴(532)을 포함할 수 있다. 상기 식각 공정은 층간 절연 패턴(505)의 상부면과 제 1 리세스 영역(R1)의 내측벽 및 바닥면을 일부 노출시킬 수 있다. 비트 라인(BL) 및 비트 라인 콘택(DC)의 형성 이후에 제 1 마스크 패턴들(MP1)을 제거할 수 있다.
도 26을 참조하여, 기판(501) 상에 제 1 스페이서막이 컨포멀(conformal)하게 형성될 수 있다. 상기 제 1 스페이서막은 제 1 리세스 영역(R1)의 바닥면과 내측벽을 컨포멀(conformal)하게 덮을 수 있다. 상기 제 1 스페이서막은 실리콘 질화막(SiN)일 수 있다. 이후, 기판(501) 상에 실리콘 질화막과 같은 절연막을 적층하여 제 1 리세스 영역(R1)을 채우고, 상기 절연막 상에 이방성 식각 공정을 수행하여 제 1 리세스 영역(R1) 안에 매립 절연 패턴(541)을 남길 수 있다. 이때, 상기 이방성 식각 공정에 의해 상기 제 1 스페이서막도 함께 식각되어 제 1 스페이서(521)가 형성될 수 있다.
기판(501) 상에 희생 스페이서막을 컨포멀(conformal)하게 형성한 후, 이방성 식각 공정을 진행하여 제 1 스페이서(521)의 측벽을 덮는 희생 스페이서(523)가 형성될 수 있다. 희생 스페이서(523)는 제 1 스페이서(521)와 식각 선택비를 갖는 물질을 가질 수 있다. 예를 들어, 희생 스페이서(523)는 실리콘 산화막(SiO)으로 형성될 수 있다.
희생 스페이서(523)의 측벽을 덮는 제 2 스페이서(525)가 형성될 수 있다. 예를 들어, 기판(501) 상에 제 2 스페이서막이 컨포멀(conformal)하게 형성한 후, 이방성 식각 공정을 진행하여 제 2 스페이서(525)가 형성될 수 있다. 제 2 스페이서(525)는 실리콘 질화막(SiN)으로 형성될 수 있다.
제 2 불순물 영역(512b)이 노출될 수 있다. 예를 들어, 제 2 스페이서(525)의 형성 이후에, 비트 라인(BL) 사이에서 층간 절연 패턴(505)이 식각되어 콘택 홀(CH)이 형성될 수 있다. 이때, 제 2 불순물 영역(512b) 및 소자 분리 패턴(502)의 일부가 함께 식각될 수 있다. 층간 절연 패턴(505)의 식각 공정은 제 2 스페이서(525)가 형성된 후, 별도의 식각 공정을 통해 수행될 수 있다. 또는 층간 절연 패턴(505)은 제 2 스페이서(525)를 형성하기 위한 상기 이방성 식각 공정 시 함께 식각될 수 있다.
이와는 다르게, 희생 스페이서(523)의 형성 이후에, 제 2 불순물 영역(512b)이 노출될 수 있다. 예를 들어, 희생 스페이서(523)의 형성 이후에, 비트 라인(BL) 사이에서 층간 절연 패턴(505)이 식각되어 콘택 홀(CH)이 형성될 수 있다. 이때, 제 2 불순물 영역(512b) 및 소자 분리 패턴(502)의 일부가 함께 식각될 수 있다. 이후, 제 2 스페이서(525)가 형성될 수 있다. 이 경우, 제 2 스페이서(525)는 콘택 홀(CH) 내측으로 노출되는 층간 절연 패턴(505)의 측면을 덮을 수 있다. 이하, 도 26의 실시예를 기준으로 계속 설명하도록 한다.
도 27을 참조하여, 콘택 홀들(CH) 내에 스토리지 노드 콘택(BC)이 형성될 수 있다. 구체적으로는, 스토리지 노드 콘택(BC)은 콘택 홀들(CH)에 의해 노출되는 제 2 불순물 영역(512b)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여, 제 2 불순물 영역(512b)으로부터 성장하여 형성될 수 있다. 스토리지 노드 콘택(BC)은 단결정 실리콘(single crystal Si)을 포함할 수 있다.
이후, 식각 공정을 진행하여 스토리지 노드 콘택(BC)에 의해 측면이 덮이지 않은 상기 제 2 스페이서(525)와 희생 스페이서(523)를 제거하고 상기 제 1 스페이서(521)의 상부 측벽을 노출시킬 수 있다. 이에 의해 제 1 스페이서(521)의 상부가 노출될 수 있다. 이러한 공정으로 후술하는 랜딩 패드(LP)를 형성할 때 공정 마진을 증가시킬 수 있다. 희생 스페이서(523)와 제 2 스페이서(525)의 상부를 제거할 때, 제 1 스페이서(521)의 상부도 일부 제거되어 제 1 스페이서(521)의 폭이 얇아질 수 있다.
도 28을 참조하여, 스토리지 노드 콘택(BC) 상에 오믹층(509)을 형성할 수 있고, 기판(501) 상에 확산 방지막(511)을 컨포멀(conformal)하게 형성할 수 있다. 기판(501) 상에 제 1 랜딩 패드막(552)을 형성하여 비트 라인 캐핑 패턴들(537) 사이의 공간을 채울 수 있다. 제 1 랜딩 패드막(552)은 텅스텐(W)을 포함할 수 있다.
제 1 랜딩 패드막(552) 상에 제 2 랜딩 패드막(554)이 형성될 수 있다. 제 2 랜딩 패드막(554)은 제 1 랜딩 패드막(552) 상에 제 2 금속의 질화물을 증착하여 형성될 수 있다. 상기 제 2 금속은 상기 제 1 금속과는 다른 금속일 수 있다. 예를 들어, 상기 제 2 금속은 타이타늄(Ti)을 포함할 수 있다. 제 2 랜딩 패드막(554)은 타이타늄 질화물(TiN)을 포함할 수 있다.
제 2 랜딩 패드막(554) 상에 소스막(556)이 형성될 수 있다. 소스막(556)은 제 2 랜딩 패드막(554)에 도핑하고자 하는 도펀트(dopant)의 화합물을 포함할 수 있다. 상기 도펀트는 상기 제 2 금속과는 다른 원자가 전자수를 갖는 물질일 수 있다. 예를 들어, 상기 도펀트는 니오븀(Nb), 탄탈럼(Ta) 또는 바나듐(V)을 포함할 수 있다. 일 예로, 소스막(556)은 니오븀 산화물(Nb2O5)을 포함할 수 있다.
도 29를 참조하여, 소스막(556) 상에 열처리 공정이 수행될 수 있다. 상기 열처리 공정에 의해, 소스막(556)의 도펀트 물질(일 예로, 니오븀(Nb) 원소)이 제 2 랜딩 패드막(554)으로 확산될 수 있다. 상기 도펀트 물질은 소스막(556)과 제 2 랜딩 패드막(554)의 계면으로부터 제 2 랜딩 패드막(554) 내로 확산될 수 있다. 제 2 랜딩 패드막(554)의 상부에 도펀트 물질이 확산됨에 따라, 제 2 랜딩 패드막(554)의 상기 상부는 제 3 랜딩 패드막(558)으로 변형되고, 제 2 랜딩 패드막(554)의 하부는 잔여할 수 있다. 즉, 제 3 랜딩 패드막(558)은 제 2 랜딩 패드막(554)에 표면 처리 공정이 수행되어 형성된 계면막에 해당할 수 있다. 제 3 랜딩 패드막(558)은 상기 도펀트가 도핑된 제 2 금속의 질화물을 포함할 수 있다.
다른 실시예들에 따르면, 열처리 공정은 상기 도펀트 물질이 제 2 랜딩 패드막(554) 내의 전체로 확산될 때까지 수행될 수 있다. 즉, 제 2 랜딩 패드막(554) 전체가 제 3 랜딩 패드막(558)으로 변형될 수 있으며, 상기 열처리 공정 후 제 2 랜딩 패드막(554)은 잔여하지 않을 수 있다.
이후, 소스막(556)은 제거될 수 있다.
도 30을 참조하여, 제 3 랜딩 패드막(558) 상에 제 2 마스크 패턴들(MP2)을 형성할 수 있다. 제 2 마스크 패턴들(MP2)은 비정질 탄소막(ACL)으로 형성될 수 있다. 제 2 마스크 패턴들(MP2)은 후술하는 랜딩 패드(LP)의 위치를 한정하기 위한 마스크 패턴일 수 있다. 제 2 마스크 패턴들(MP2)은 스토리지 노드 콘택들(BC)와 수직적으로 중첩되도록 형성될 수 있다.
제 2 마스크 패턴들(MP2)을 식각 마스크로 이용하는 이방성 식각 공정을 진행하여, 제 3 랜딩 패드막(558), 제 2 랜딩 패드막(554) 및 제 1 랜딩 패드막(552)의 일부를 제거할 수 있다. 이에 따라, 제 3 랜딩 패드막(558), 제 2 랜딩 패드막(554) 및 제 1 랜딩 패드막(552)이 각각 분리되어 상부 도전 패턴(LPb), 중간 도전 패턴(LPc) 및 하부 도전 패턴(LPa)이 형성될 수 있고, 상부 도전 패턴(LPb), 중간 도전 패턴(LPc) 및 하부 도전 패턴(LPa)은 랜딩 패드(LP)를 구성할 수 있다. 상기 식각 공정에 의해 확산 방지막(511)을 노출시키는 개구부들(553)이 형성될 수 있다.
등방성 식각 공정을 진행하여, 개구부들(553)에 노출된 확산 방지막(511)을 패터닝할 수 있다. 확산 방지막(511)이 패터닝되어 서로 분리된 확산 방지 패턴들(511a)이 형성될 수 있다. 상기 등방성 식각 공정 후, 비트 라인 캐핑 패턴들(537)의 상부면들의 일부들과 제 1 스페이서들(521)이 노출될 수 있다. 등방성 식각 공정의 진행 정도에 따라 확산 방지 패턴들(511a)이 과식각됨에 따라 랜딩 패드(LP)의 하부면이 일부 노출될 수 있다.
이방성 식각 공정을 수행하여 개구부들(553)에 노출된 비트 라인 캐핑 패턴들(537)의 일부들과 제 1 스페이서들(521)의 일부를 제거하여 희생 스페이서들(523)을 노출시킬 수 있다.
등방성 식각 공정을 수행하여 희생 스페이서(523)를 제거될 수 있다. 희생 스페이서(523)가 제거되어 제 1 스페이서(521)와 제 2 스페이서(525) 사이에 갭 영역(GP)을 형성할 수 있다.
이후, 제 2 마스크 패턴들(MP2)이 제거될 수 있다.
도 31을 참조하여, 개구부들(553)을 채우는 패드 분리막을 형성할 수 있다. 상기 패드 분리막은 랜딩 패드들(LP) 상에도 형성될 수 있다. 상기 패드 분리막은 갭 영역(GP)의 상부를 폐쇄할 수 있다.
상기 패드 분리막의 상부를 제거할 수 있다. 예를 들어, 상기 패드 분리막에 이방성 식각 공정 또는 에치 백(etch back) 공정이 수행될 수 있다. 상기 패드 분리막의 일부가 제거되어, 랜딩 패드들(LP)의 상부면들과 상부 측벽들이 노출될 수 있고, 서로 이격된 패드 분리 패턴들(557)이 형성될 수 있다.
도시하지는 않았으나 분리 패턴들(557)과 랜딩 패드들(LP) 상에 제 1 캐핑막(559a)을 컨포멀(conformal)하게 형성할 수 있다. 제 1 캐핑막(559a) 상에 제 2 캐핑막(560a)을 형성할 수 있다. 제 2 캐핑막(560a)은, 일 예로, 실리콘 질화막(SiN)으로 형성될 수 있다. 제 2 캐핑막(560a)은 패드 분리 패턴들(557) 상에서 제 1 캐핑막(559a)의 내측을 채울 수 있다.
도 32를 참조하여, 에치 백(etch back) 공정이나 화학기계적 연마(chemical mechanical polishing; CMP) 공정을 수행하여, 제 1 캐핑막(559a)과 제 2 캐핑막(560a)을 평탄화될 수 있다. 상기 평탄화 공정에 의해 랜딩 패드들(LP) 사이에 한정된 제 1 캐핑 패턴(559)과 제 2 캐핑 패턴(560)이 형성될 수 있다. 상기 평탄화에 의해 랜딩 패드들(LP) 상의 제 1 캐핑막(559a) 및 제 2 캐핑막(560a)이 제거되어 랜딩 패드들(LP)이 노출될 수 있다.
도 33을 참조하여, 랜딩 패드들(LP) 상에 커패시터(CAP)가 형성될 수 있다. 구체적으로는, 랜딩 패드들(LP), 제 1 캐핑 패턴(559) 및 제 2 캐핑 패턴(560) 상에 식각 저지막(140)이 형성될 수 있다. 식각 저지막(140) 상에 희생막(150)을 형성할 수 있다. 식각 저지막(140)은 실리콘 질화막(SiN)으로 형성될 수 있다. 희생막(150)은 식각 저지막(140)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들어, 희생막(150)은 실리콘 산화막(SiO)으로 형성될 수 있다.
희생막(150) 및 식각 저지막(140)을 차례로 식각하여 랜딩 패드(LP)를 노출시키는 전극 홀들을 형성할 수 있다. 도전막을 적층하여 상기 전극 홀들을 채우고, 상기 도전막 상에 에치 백(etch back) 공정 또는 화학기계적 연마(CMP) 공정을 통해 희생막(150) 상의 도전막을 제거하여 상기 전극 홀들 내에 하부 전극(210)이 형성될 수 있다.
등방성 식각 공정을 진행하여 인접하는 하부 전극들(210) 사이의 희생막(150)을 제거하여 하부 전극(210) 및 식각 저지막(140)의 표면들을 노출시킬 수 있다.
기판(501) 상에 유전막(220)을 형성할 수 있다. 유전막(220)은 하부 전극들(210) 및 식각 저지막(140)을 덮을 수 있다. 예를 들어, 유전막(220)은 지르코늄 산화물(ZrO) 혹은 하프늄 산화물(HfO)을 증착하여 형성할 수 있다.
유전막(220) 상에 하부 전극들(210)을 덮는 상부 전극(230)을 형성할 수 있다. 이로써, 하부 전극(210)과 상부 전극(230), 하부 및 상부 전극들(210, 230) 사이의 유전막(220)은 커패시터(CAP)를 구성할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 베이스층
120: 층간 절연막 130: 콘택 구조체
132: 하부 도전 패턴 134: 상부 도전 패턴
136: 중간 도전 패턴 140: 식각 저지막
210: 하부 전극 220: 유전막
230: 상부 전극
LP: 랜딩 패드 LPa: 하부 도전 패턴
LPb: 상부 도전 패턴 LPc: 중간 도전 패턴

Claims (20)

  1. 기판;
    상기 기판을 관통하는 콘택 구조체;
    상기 기판 상에 배치되고, 상기 콘택 구조체와 연결되는 하부 전극;
    상기 하부 전극을 덮는 유전막; 및
    상기 하부 전극 상에 배치되고, 상기 유전막에 의해 상기 하부 전극과 이격되는 상부 전극;
    을 포함하되,
    상기 콘택 구조체는:
    하부 도전 패턴; 및
    상기 하부 도전 패턴 상에 배치되는 상부 도전 패턴;
    을 포함하고,
    상기 상부 도전 패턴은 제 1 금속의 질화물을 포함하되, 상기 제 1 금속의 질화물에 도펀트가 도핑된 반도체 장치.
  2. 제 1 항에 있어서,
    상기 도펀트는 상기 제 1 금속과는 다른 원자가 전자수를 갖는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 금속은 타이타늄(Ti)을 포함하고,
    상기 도펀트는 니오븀(Nb), 탄탈럼(Ta) 또는 바나듐(V)을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 하부 도전 패턴은 제 2 금속을 포함하되,
    상기 제 1 금속 및 도펀트는 상기 제 2 금속과는 다른 물질을 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 하부 전극은 상기 상부 도전 패턴의 상부면에 접속되고,
    상기 하부 전극은 상기 상부 도전 패턴에 의해 상기 하부 도전 패턴과 이격되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 상부 도전 패턴과 상기 하부 도전 패턴 사이에 개재되는 중간 도전 패턴을 더 포함하고,
    상기 중간 도전 패턴은 상기 제 1 금속의 질화물을 포함하되, 상기 도펀트로 도핑되지 않는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 중간 도전 패턴은 상기 상부 도전 패턴에 의해 상기 하부 전극과 이격되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 상부 도전 패턴은 산소를 더 함유하되,
    상기 산소의 농도는 상기 상부 도전 패턴의 상부면으로부터 상기 상부 도전 패턴의 내부를 향할수록 감소하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 하부 전극들의 기둥부는 속이 빈 컵 형태를 가지며,
    상기 유전막은 연장되어 상기 기둥부의 내부 측면과 접하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 하부 전극은 산화물 전극을 포함하는 반도체 장치.
  11. 반도체 기판 내의 활성 영역을 정의하는 소자 분리 패턴;
    상기 반도체 기판 내에 배치되며, 상기 활성 영역을 가로지르는 워드 라인;
    상기 워드 라인의 일 측에서 상기 활성 영역 내에 배치되는 제 1 불순물 영역;
    상기 워드 라인의 타 측에서 상기 활성 영역 내에 배치되는 제 2 불순물 영역;
    상기 제 1 불순물 영역과 연결되며, 상기 반도체 기판을 가로지르는 비트 라인들;
    상기 제 2 불순물 영역 상에 배치된 랜딩 패드;
    상기 랜딩 패드 및 상기 제 2 불순물 영역을 연결하는 스토리지 노드 콘택;
    상기 랜딩 패드 상의 하부 전극; 및
    상기 하부 전극을 덮는 유전막;
    을 포함하되,
    상기 랜딩 패드는:
    제 1 금속으로 이루어진 제 1 도전 패턴;
    상기 제 1 도전 패턴 상에 배치되고, 제 2 금속의 질화물을 포함하는 제 2 도전 패턴; 및
    상기 제 2 도전 패턴의 상부면에 제공되고, 상기 제 2 금속의 산화질화물을 포함하는 계면막;
    을 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 하부 전극의 하부면 전체는 상기 계면막과 접하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 계면막은 도펀트가 도핑된 상기 제 2 금속의 상기 산화질화물로 이루어지고,
    상기 도펀트는 상기 제 2 금속과는 다른 원자가 전자수 수를 갖는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 2 도전 패턴은 도펀트가 도핑된 상기 제 2 금속의 상기 질화물로 이루어지는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 계면막의 산소의 농도는 상기 계면막의 상부면으로부터 상기 제 2 도전 패턴을 향할수록 감소하는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 하부 전극은 상기 계면막에 접속되고,
    상기 하부 전극은 상기 계면막에 의해 상기 제 2 도전 패턴과 이격되는 반도체 장치.
  17. 제 11 항에 있어서,
    상기 하부 전극은 산화물 전극을 포함하는 반도체 장치.
  18. 기판 상에 금속막을 형성하는 것;
    상기 금속막 상에 금속 질화막을 형성하는 것;
    상기 금속 질화막의 상부에 도펀트를 주입하여 계면막을 형성하는 것;
    상기 계면막, 상기 금속 질화막 및 상기 금속막을 패터닝하여 콘택 구조체를 형성하는 것;
    상기 기판 상에 몰드막을 형성하는 것;
    상기 몰드막을 관통하여 상기 계면막의 상부면을 노출하는 홀을 형성하는 것; 및
    상기 홀 내에 상기 계면막의 상기 상부면과 접하는 하부 전극을 형성하는 것을 포함하되,
    상기 하부 전극은 산화물 전극을 포함하는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 계면막을 형성하는 것은:
    상기 금속 질화막 상에 상기 도펀트의 화합물을 포함하는 소스막을 형성하는 것;
    상기 소스막 및 상기 금속 질화막 상에 열처리 공정을 수행하여 상기 도펀트를 상기 금속 질화막의 상기 상부 내로 확산시키는 것; 및
    상기 소스막을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제 18 항에 있어서,
    상기 하부 전극을 형성하는 공정 시,
    상기 하부 전극으로부터 상기 계면막으로 산소가 확산되는 반도체 장치의 제조 방법.
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