KR20220077263A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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문대영
구자민
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박기수
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Abstract

기판 내의 활성 영역을 정의하는 소자 분리 패턴, 상기 기판 내에 배치되며, 상기 활성 영역을 가로지르는 워드 라인, 상기 워드 라인의 일 측에서 상기 활성 영역 내에 배치되는 제 1 불순물 영역, 상기 워드 라인의 타 측에서 상기 활성 영역 내에 배치되는 제 2 불순물 영역, 상기 제 1 불순물 영역과 연결되며, 상기 기판을 가로지르는 비트 라인, 상기 비트 라인 및 상기 제 1 불순물 영역을 연결하는 비트 라인 콘택, 상기 제 2 불순물 영역 상에 배치된 랜딩 패드, 및 상기 랜딩 패드 및 상기 제 2 불순물 영역을 연결하는 스토리지 노드 콘택을 포함하는 반도체 메모리 장치를 제공하되, 상기 스토리지 노드 콘택은 상기 제 1 불순물 영역과 접하는 제 1 부분, 및 사이 제 1 부분 상에 위치하는 제 2 부분을 포함하고, 상기 제 1 부분은 단결정 실리콘을 포함하고, 상기 제 2 부분은 폴리 실리콘을 포함할 수 있다.

Description

반도체 메모리 장치 및 그 제조 방법{A SEMICONADUCTOR MEMORY DEVICE AND A METHOD OF FABRICATING OF THE SAME}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 불량의 발생이 적은 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 메모리 소자는 기판 내의 활성 영역을 정의하는 소자 분리 패턴, 상기 기판 내에 배치되며, 상기 활성 영역을 가로지르는 워드 라인, 상기 워드 라인의 일 측에서 상기 활성 영역 내에 배치되는 제 1 불순물 영역, 상기 워드 라인의 타 측에서 상기 활성 영역 내에 배치되는 제 2 불순물 영역, 상기 제 1 불순물 영역과 연결되며, 상기 기판을 가로지르는 비트 라인, 상기 비트 라인 및 상기 제 1 불순물 영역을 연결하는 비트 라인 콘택, 상기 제 2 불순물 영역 상에 배치된 랜딩 패드, 및 상기 랜딩 패드 및 상기 제 2 불순물 영역을 연결하는 스토리지 노드 콘택을 포함할 수 있다. 상기 스토리지 노드 콘택은 상기 제 1 불순물 영역과 접하는 제 1 부분, 및 사이 제 1 부분 상에 위치하는 제 2 부분을 포함할 수 있다. 상기 제 1 부분은 단결정 실리콘(single crystal Si)을 포함할 수 있다. 상기 제 2 부분은 폴리 실리콘(poly Si)을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 메모리 소자는 활성 영역을 포함하는 기판, 상기 기판을 덮는 층간 절연 패턴, 상기 활성 영역을 일 방향으로 가로지르는 비트 라인, 상기 층간 절연 패턴을 관통하고, 상기 활성 영역과 상기 비트 라인 사이에 배치되는 비트 라인 콘택을 포함하는 비트 라인 구조체, 상기 활성 영역의 각 단부들 상에 배치된 랜딩 패드, 상기 층간 절연 패턴을 관통하고, 상기 활성 영역의 상기 각 단부들과 상기 랜딩 패드 사이에 배치된 스토리지 노드 콘택, 및 상기 랜딩 패드의 측벽과 상기 비트 라인 구조체의 측벽 사이에 개재된 캐핑 패턴을 포함할 수 있다. 상기 스토리지 노드 콘택은 상기 활성 영역의 상기 각 단부들과 연결되는 제 1 스토리지 노드 콘택, 및 랜딩 패드와 연결되는 제 2 스토리지 노드 콘택을 포함할 수 있다. 상기 제 1 스토리지 노드 콘택과 상기 제 2 스토리지 노드 콘택은 서로 동일한 물질을 포함하되, 상기 제 1 스토리지 노드 콘택의 결정성과 상기 제 2 스토리지 노드 콘택의 결정성은 서로 다를 수 있다. 상기 제 1 스토리지 노드 콘택과 상기 제 2 스토리지 노드 콘택의 계면은 상기 비트 라인 콘택의 하부면과 상부면 사이의 레벨에 위치할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 소자 분리 패턴에 의해 활성 영역이 정의되고 워드 라인이 매립된 기판 상에,　상기 활성 영역을 일 방향으로 가로지르는 비트 라인 및 상기 활성 영역에 접속되는 비트 라인 콘택을 포함하는 비트 라인 구조체를 형성하는 것, 상기 비트 라인 구조체의 양측벽들을 상에 스페이서를 형성하는 것, 상기 스페이서를 마스크로 이용하여 상기 활성 영역의 상부면 일부를 노출시키는 것, 및 상기 스페이서의 측벽과 접하는 스토리지 노드 콘택을 형성하는 것을 포함할 수 있다. 상기 스토리지 노드 콘택을 형성하는 것은 상기 노출되는 활성 영역으로부터 SEG(Selective Epitaxial Growth) 공정을 통해 단결정(single crystal)의 제 1 부분을 형성하는 것, 상기 제 1 부분 상에 비정질(amorphous)의 제 2 부분을 형성하는 것, 상기 제 2 부분은 보이드를 포함하고, 및 상기 제 2 부분에 열처리 공정을 수행하여, 상기 제 2 부분의 상기 보이드를 제거하는 것을 포함할 수 있다. 상기 열처리 공정 후, 상기 제 2 부분은 다결정(poly crystal) 또는 단결정(single crystal)으로 변화할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법은 스토리지 노드 콘택의 상부에만 열처리 공정을 수행하며, 스토리지 노드 콘택에서 비트 라인 콘택으로 전달되는 열의 양이 적을 수 있다. 더하여, 스토리지 노드 콘택의 하부가 열전도도가 높은 단결정 실리콘을 포함하며, 이에 따라 스토리지 노드 콘택의 상부에서 발생되는 열이 스토리지 노드 콘택의 하부을 통해 빠져나갈 수 있고, 스토리지 노드 콘택에서 비트 라인 콘택으로 전달되는 열의 양이 더욱 적을 수 있다. 즉, 스토리지 노드 콘택의 상부의 열처리 공정 시 비트 라인 콘택이 손상되는 것을 방지할 수 있다.
스토리지 노드 콘택의 상부가 수평으로 비트 라인 콘택과 중첩되는 영역이 작거나 또는 없을 수 있으며, 스토리지 노드 콘택의 상부로부터 비트 라인 콘택으로 전달되는 열의 양이 적을 수 있다. 따라서, 비트 라인 콘택의 실리콘 원소를 확산시키기에 상기 열의 양이 적을 수 있다. 이에 따라, 비트 라인 콘택 내에 심이나 보이드가 발생하지 않을 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 3 및 도 4는 도 2의 AR영역을 확대 도시한 도면들이다.
도 5 내지 도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 소자를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도로, 도 1의 A-A'선 및 B-B'선을 따라 자른 단면들에 해당한다. 도 3 및 도 4는 도 2의 AR영역을 확대 도시한 도면들이다.
도 1 및 도 2를 참조하여, 기판(101)이 제공될 수 있다. 기판(101)은 반도체 기판을 포함할 수 있다. 예를 들어, 기판(101)은 실리콘(Si) 기판, 게르마늄(GE) 기판, 또는 실리콘-게르마늄(SI-GE) 기판일 수 있다.
기판(101)에 소자 분리 패턴(102)이 배치되어 활성 영역들(ACT)이 정의될 수 있다. 활성 영역들(ACT) 각각은 고립된 형상, 일 예로 아일랜드 형상을 가질 수 있다. 활성 영역들(ACT)은 각각 평면적으로 제 1 방향(X1)으로 연장되는 바(bar) 형상을 가질 수 있다. 평면적 관점에서, 활성 영역들(ACT)은 소자 분리 패턴(102)에 의해 둘러싸인 기판(101)의 일부분들에 해당할 수 있다. 활성 영역들(ACT)은 제 1 방향(X1)으로 서로 평행하도록 배열될 수 있고, 하나의 활성 영역(ACT)의 단부는 이에 이웃하는 다른 활성 영역(ACT)의 중심에 인접하도록 배열될 수 있다.
기판(101) 내에 워드 라인들(WL)이 제공될 수 있다. 워드 라인들(WL)은 활성 영역들(ACT)을 가로지를 수 있다. 워드 라인들(WL)은 소자 분리 패턴(102) 및 활성 영역들(ACT)에 형성된 그루브들(GR) 내에 각각 배치될 수 있다. 워드 라인들(WL)은 제 1 방향(X1)과 교차하는 제 2 방향(X2)에 평행할 수 있다. 워드 라인들(WL)은 도전 물질을 포함할 수 있다. 워드 라인들(WL)의 하부면은 굴곡질 수 있다.
게이트 유전막(107)이 워드 라인들(WL)과 그루브(GR)의 내면 사이에 배치될 수 있다. 게이트 유전막(107)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON) 및 고유전 물질 중 적어도 하나를 포함할 수 있다.
한 쌍의 워드 라인들(WL) 사이의 각각의 활성 영역(ACT) 내에 제 1 불순물 영역(112a)이 배치될 수 있다. 각각의 활성 영역(ACT)의 양 가장자리 영역들에 한쌍의 제 2 불순물 영역들(112b)이 배치될 수 있다. 제 1 및 제 2 불순물 영역들(112a, 112b)에는 불순물이 도핑될 수 있다. 예를 들어, 상기 불순물은 N형 도펀트를 포함할 수 있다. 제 1 불순물 영역(112a)은 공통 드레인 영역에 해당될 수 있고, 제 2 불순물 영역들(112b)은 소오스 영역에 해당될 수 있다. 각각의 워드 라인(WL) 및 이에 인접한 제 1 및 제 2 불순물 영역들(112a, 112b)은 트랜지스터(transistor)를 구성할 수 있다.
워드 라인들(WL)의 상부면은 활성 영역들(ACT)의 상부면 보다 낮을 수 있다. 워드 라인 캐핑 패턴(110)이 각각의 워드 라인(WL) 상에 배치될 수 있다. 워드 라인 캐핑 패턴들(110)은 워드 라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있다 워드 라인 캐핑 패턴들(110)은 워드 라인들(WL)의 상부면을 덮을 수 있다. 워드 라인 캐핑 패턴들(110)의 상부면은 소자 분리 패턴(102)의 상면과 동일한 레벨에 위치할 수 있다. 워드 라인 캐핑 패턴들(110)은 실리콘 질화막을 포함할 수 있다.
기판(101) 상에는 층간 절연 패턴(105)이 배치될 수 있다. 층간 절연 패턴(105)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 층간 절연 패턴(105)은 인접하는 두 개의 활성 영역들(ACT)의 단부들을 동시에 덮을 수 있다. 층간 절연 패턴(105)은 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연 패턴(105)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
기판(101), 소자 분리 패턴(102) 및 워드 라인 캐핑 패턴(110)의 상부들이 일부 리세스되어 형성된 제 1 리세스 영역(R1)이 제공될 수 있다. 제 1 리세스 영역(R1)은 평면상 그물망 형태를 가질 수 있다. 비트 라인들(BL)이 층간 절연 패턴(105) 상에 배치될 수 있다. 비트 라인들(BL)은 워드 라인 캐핑 패턴들(110) 및 워드 라인들(WL)을 가로지를 수 있다. 도 1에 도시된 바와 같이, 비트 라인들(BL)은 제 1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)으로 연장할 수 있다. 비트 라인들(BL)은 차례로 적층된 폴리 실리콘 패턴(130), 오믹 패턴(131), 및 금속 함유 패턴(132)을 포함할 수 있다. 폴리 실리콘 패턴(130)은 불순물이 도핑되거나 도핑되지 않은 폴리 실리콘(poly silicon)을 포함할 수 있다. 오믹 패턴(131)은 금속 실리사이드를 포함할 수 있다. 금속 함유 패턴(132)은 금속 및 도전성 금속 질화물 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 상기 금속은 텅스텐(W), 타이타늄(Ti) 또는 탄탈럼(Ta)을 포함할 수 있다. 예를 들어, 상기 도전성 금속 질화물은 타이타늄 질화물(TiN), 탄탈럼 질화물(TaN) 또는 텅스텐 질화물(WN)을 포함할 수 있다. 비트 라인들(BL) 상에는 각각 비트 라인 캐핑 패턴들(137)이 배치될 수 있다. 비트 라인 캐핑 패턴들(137)은 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
비트 라인(BL)과 교차하는 제 1 리세스 영역(R1) 내에 비트 라인 콘택(DC)이 배치될 수 있다. 비트 라인 콘택(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리 실리콘(poly silicon)을 포함할 수 있다. 비트 라인 콘택(DC)은 층간 절연 패턴(105)을 관통하여 제 1 불순물 영역(112a)과 전기적으로 접속될 수 있고, 제 1 불순물 영역(112a)과 비트 라인(BL)을 전기적으로 연결할 수 있다. 비트 라인(BL)과 비트 라인 콘택(DC)은 비트 라인 구조체를 구성할 수 있다.
매립 절연 패턴(141)은 비트 라인 콘택(DC)이 배치되지 않는 제 1 리세스 영역(R1) 내에 배치될 수 있다. 매립 절연 패턴(141)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다.
도 1에 도시된 바와 같이, 인접한 한 쌍의 비트 라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 스토리지 노드 콘택들(BC) 각각은 활성 영역들(ACT)의 각 단부들 내에 배치될 수 있다. 구체적으로는, 스토리지 노드 콘택들(BC)은 활성 영역들(ACT)의 제 2 불순물 영역(112b)과 연결될 수 있다. 스토리지 노드 콘택들(BC)의 하부는 층간 절연 패턴(105)을 관통하여 각각의 활성 영역들(ACT) 내에 배치될 수 있다. 스토리지 노드 콘택들(BC)의 상부면은 층간 절연 패턴(105)의 상부면보다 높은 레벨에 위치할 수 있다. 도 2에서는 스토리지 노드 콘택들(BC)의 상부면이 평탄한 것으로 도시하였으나, 다른 실시예들에서 스토리지 노드 콘택(BC)의 상부면은 오목할 수 있다. 스토리지 노드 콘택들(BC)은 스토리지 노드 콘택들(BC)의 하부에 해당하는 제 1 부분(BC1) 및 스토리지 노드 콘택들(BC)의 상부에 해당하는 제 2 부분(BC2)을 포함할 수 있다. 이하, 스토리지 노드 콘택들(BC)의 제 1 부분(BC1)을 제 1 스토리지 노드 콘택(BC1), 스토리지 노드 콘택들(BC)의 제 2 부분(BC2)을 제 2 스토리지 노드 콘택(BC2)으로 지칭하도록 한다. 이에 대해서는 도 3 및 도 4를 참조하여 상세히 설명하도록 한다.
도 3을 참조하여, 제 1 스토리지 노드 콘택(BC1)은 층간 절연 패턴(105)을 관통하여 각각의 활성 영역들(ACT) 내에 배치될 수 있다. 제 1 스토리지 노드 콘택(BC1)의 일부는 제 1 스토리지 노드 콘택(BC1)의 하부로부터 제 2 불순물 영역(112b)의 내측으로 돌출될 수 있다. 제 2 불순물 영역(112b)의 내측으로 돌출되는 제 1 스토리지 노드 콘택(BC1)의 일부는 비트 라인 콘택(DC)으로부터 멀어지는 방향으로 층간 절연 패턴(105)의 아래로 연장될 수 있다. 제 1 스토리지 노드 콘택(BC1)의 하부면은 굴곡질 수 있다. 제 1 스토리지 노드 콘택(BC1)은 실리콘(Si)을 포함할 수 있다. 예를 들어, 제 1 스토리지 노드 콘택(BC1)은 단결정 실리콘(single crystal Si)을 포함할 수 있다. 본 명세서에서, 단결정이란 해당 구성 내에 결정입계가 존재하지 않고 결정의 배향(orientation)이 동일한 것을 의미한다. 실질적으로 단결정은 비록 국소적으로(locally) 결정 입계가 존재하거나 배향이 다른 부분이 존재함에도 불구하고 가상적으로(virtually) 해당 층 또는 부분이 단결정인 것을 의미한다. 일 예로, 실질적으로 단결정인 구성은 다수의 소각입계(low angle grain boundary)를 포함할 수 있다. 본 발명의 실시예들에 따르면, 스토리지 노드 콘택(BC)이 단결정의 제 1 스토리지 노드 콘택(BC1)을 포함함에 따라, 스토리지 노드 콘택(BC)의 제조 공정 시 비트 라인(BL) 및 비트 라인 콘택(DC)이 손상되는 것을 방지할 수 있다. 이에 대해서는 반도체 메모리 장치의 제조 방법과 함께 상세히 설명하도록 한다.
제 1 스토리지 노드 콘택(BC1) 상에 제 2 스토리지 노드 콘택(BC2)이 배치될 수 있다. 제 2 스토리지 노드 콘택(BC2)은 제 1 스토리지 노드 콘택(BC1)의 상부면과 접할 수 있다. 제 2 스토리지 노드 콘택(BC2)은 균일한 폭을 가질 수 있다. 제 1 스토리지 노드 콘택(BC1)과 제 2 스토리지 노드 콘택(BC2) 사이의 계면(IF)은 비트 라인 콘택(DC)의 하부면과 상부면 사이의 레벨에 위치할 수 있다. 더하여, 제 1 스토리지 노드 콘택(BC1)과 제 2 스토리지 노드 콘택(BC2) 사이의 계면(IF)은 비트 라인(BL)의 폴리 실리콘 패턴(130)의 하부면보다 높은 레벨에 위치할 수 있다. 제 2 스토리지 노드 콘택(BC2)의 상부면은 상기 비트 라인(BL)의 상부면보다 낮은 레벨에 위치할 수 있다. 제 2 스토리지 노드 콘택(BC2)은 제 1 스토리지 노드 콘택(BC1)과 동일한 물질로 구성될 수 있다. 예를 들어, 제 2 스토리지 노드 콘택(BC2)은 실리콘(Si)을 포함할 수 있다. 이때, 제 2 스토리지 노드 콘택(BC2)의 결정성은 제 1 스토리지 노드 콘택(BC1)의 결정성과 서로 다를 수 있다. 여기서, 입자의 결정성이란, 결정성이란, 결정화되어 있는지 아닌지를 나타내는 것으로, 결정 격자에서의 결함의 적음의 정도이다. 제 1 스토리지 노드 콘택(BC1)의 결정성이 제 2 스토리지 노드 콘택(BC2)의 결정성보다 좋을 수 있다. 예를 들어, 제 2 스토리지 노드 콘택(BC2)은 다결정인 폴리 실리콘(poly Si)을 포함할 수 있다. 본 명세서에서, 다결정이란 덩어리형, 입자형, 분말형 등의 여러가지 외관으로 얻어지는 고체에 있어서, 다수의 미소한 단결정, 즉 미결정이 서로 상이한 방위를 향해 분리 불가능한 형태로 존재하고 있는 상태를 의미한다. 미결정의 사이즈, 및 미결정의 방위의 균일한 상태, 즉 배향성의 정도는 특별히 한정되지 않는다. 이와는 다르게, 제 2 스토리지 노드 콘택(BC2)의 결정성은 제 1 스토리지 노드 콘택(BC1)의 결정성과 동일 또는 유사할 수 있다. 예를 들어, 제 2 스토리지 노드 콘택(BC2)은 단결정 실리콘(single crystal Si)을 포함할 수 있다.
제 1 스토리지 노드 콘택(BC1)과 제 2 스토리지 노드 콘택(BC2)의 계면(IF) 상에서 제 1 스토리지 노드 콘택(BC1)의 폭은 제 2 스토리지 노드 콘택(BC2)의 폭과 동일할 수 있다. 제 1 스토리지 노드 콘택(BC1)의 최대 폭은 제 2 스토리지 노드 콘택(BC2)의 최대 폭과 갖거나 클 수 있다. 제 1 스토리지 노드 콘택(BC1)은, 구체적으로 제 2 불순물 영역(112b)의 내측으로 돌출되는 제 1 스토리지 노드 콘택(BC1)의 일부분은 비트 라인 콘택(DC)과 대향하는 제 1 측면을 가질 수 있다. 제 2 스토리지 노드 콘택(BC2)은 비트 라인 콘택(DC)과 대향하는 제 2 측면을 가질 수 있다. 제 2 스토리지 노드 콘택(BC2)의 상기 제 2 측면은 제 1 스토리지 노드 콘택(BC1)의 상기 제 1 측면보다 비트 라인 콘택(DC)으로부터 더 멀리 위치할 수 있다.
도 3에서는 제 1 스토리지 노드 콘택(BC1)과 제 2 스토리지 노드 콘택(BC2) 사이의 계면(IF)이 비트 라인 콘택(DC)의 하부면과 상부면 사이의 레벨에 위치한 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 4에 도시된 바와 같이, 제 1 스토리지 노드 콘택(BC1)과 제 2 스토리지 노드 콘택(BC2) 사이의 계면(IF)은 비트 라인 콘택(DC)의 상부면과 동일한 레벨에 위치할 수 있다. 또는, 도시하지는 않았으나, 제 1 스토리지 노드 콘택(BC1)과 제 2 스토리지 노드 콘택(BC2) 사이의 계면(IF)은 비트 라인 콘택(DC)의 상부면보다 높고 비트 라인(BL)의 상부면보다 낮은 레벨에 위치할 수 있다.
도 1 및 도 2를 다시 참조하여, 비트 라인(BL)과 스토리지 노드 콘택(BC) 사이에는 에어 갭에 의해 서로 이격된 제 1 스페이서(121)와 제 2 스페이서(125)를 포함하는 비트 라인 스페이서가 배치될 수 있다. 제 1 스페이서(121)는 비트 라인(BL)의 측벽과 비트 라인 캐핑 패턴(137)의 측벽을 덮을 수 있다. 제 2 스페이서(125)는 스토리지 노드 콘택(BC)에 인접할 수 있다. 제 1 스페이서(121)와 제 2 스페이서(125)는 동일 물질을 포함할 수 있다. 예를 들면 제 1 스페이서(121)와 제 2 스페이서(125)는 실리콘 질화물을 포함할 수 있다. 제 2 스페이서(125)의 상단의 높이는 제 1 스페이서(121)의 상단의 높이보다 낮을 수 있다. 이로써 후술하는 랜딩 패드(LP)의 형성 마진이 늘어날 수 있고, 이에 따라 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결 불량을 방지할 수 있다. 제 1 스페이서(121)는 연장되어 비트 라인 콘택(DC)의 측벽, 그리고 제 1 리세스 영역(R1)의 측벽과 바닥을 덮을 수 있다.
스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(109)이 배치될 수 있다. 스토리지 노드 오믹층(109)은 금속 실리사이드(metal silicide)를 포함할 수 있다. 스토리지 노드 오믹층(109), 제 1 및 제 2 스페이서들(121, 125), 비트 라인 캐핑 패턴(137)은 확산 방지 패턴(111a)으로 덮일 수 있다. 확산 방지 패턴(111a)은 타이타늄 질화물(TiN), 탄탈럼 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.
확산 방지 패턴(111a) 상에는 랜딩 패드들(LP)이 배치될 수 있다. 랜딩 패드들(LP) 각각의 상부는 비트 라인 캐핑 패턴(137)의 상면을 덮을 수 있다. 랜딩 패드들(LP) 각각의 일부는 비트 라인들(BL) 사이로 연장되어 스토리지 노드 콘택들(BC)에 접속될 수 있다. 스토리지 노드 콘택들(BC) 상에서, 랜딩 패드들(LP)은 스토리지 노드 콘택들(BC)보다 넓은 폭을 가질 수 있다. 랜딩 패드들(LP)의 중심은, 도 1에 도시된 바와 같이, 스토리지 노드 콘택들(BC)의 중심으로부터 제 2 방향(X2)으로 쉬프트(shift)될 수 있다. 비트 라인(BL)의 일부는 랜딩 패드들(LP)과 수직적으로 중첩될 수 있다. 비트 라인 캐핑 패턴(137)의 일 상부 측벽은 랜딩 패드(LP)와 중첩될 수 있다. 비트 라인 캐핑 패턴(137)의 다른 상부 측벽에는 제 2 리세스 영역(R2)이 형성될 수 있다. 랜딩 패드(LP)는 텅스텐(W)과 같은 금속 함유 물질을 포함할 수 있다.
제 1 캐핑 패턴(158a)이 이웃하는 랜딩 패드들(LP) 사이에 제공될 수 있다. 제 1 캐핑 패턴(158a)은 라이너 형태를 가질 수 있고, 그 내부는 제 2 캐핑 패턴(160a)으로 채워질 수 있다. 제 1 및 제 2 캐핑 패턴들(158a, 160a)은 각각 독립적으로 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 또는 다공성 막을 포함할 수 있다. 제 1 캐핑 패턴(158a)의 다공성은 제 2 캐핑 패턴(160a)의 다공성 보다 클 수 있다.
랜딩 패드들(LP) 사이에는 패드 분리 패턴(156a)이 개재될 수 있다패드 분리 패턴(156a)은 실리콘 질화막, 실리콘 산화막, 실리콘 산질화막 또는 다공성 막을 포함할 수 있다. 패드 분리 패턴(156a)은 제 1 스페이서(121)와 제 2 스페이서(125) 사이에 제공되는 상기 에어 갭의 상단을 정의할 수 있다.
랜딩 패드들(LP) 상에는 각각 하부 전극들(BE)이 배치될 수 있다. 하부 전극들(BE)은 불순물이 도핑된 폴리 실리콘막, 금속 질화막, 및 금속막 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 금속 질화막은 티타늄 질화막 등을 포함할 수 있다. 예를 들어, 상기 금속막은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등을 포함할 수 있다. 하부 전극들(BE)은 원기둥 형태이거나 또는 속이 빈 실린더나 컵 형태를 가질 수 있다. 이웃하는 하부 전극들(BE) 사이에 하부 전극들(BE)을 지지하는 지지 패턴(174a)이 제공될 수 있다. 지지 패턴(174a)은 실리콘 질화물(SiN), 실리콘 산화물(SiO), 실리콘 산화질화물(SiON)과 같은 절연 물질을 포함할 수 있다.
하부 전극들(BE) 사이에서, 제 1 및 제 2 캐핑 패턴들(158a, 160a)들을 덮는 식각 저지막(170)이 제공될 수 있다. 예를 들어, 식각 저지막(170)은 실리콘 질화물(SiN), 실리콘 산화물(SiO), 실리콘 산화질화물(SiON)과 같은 절연 물질을 포함할 수 있다.
하부 전극(BE), 지지 패턴(174a), 및 식각 저지막(170) 각각의 표면은 유전막(DL)으로 덮일 수 있다. 유전막(DL)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON) 및 고유전 물질 중 적어도 하나를 포함할 수 있다.
유전막(DL)과 하부 전극(BE) 사이에 계면막(IFb)이 제공될 수 있다. 계면막(IFb)은 네오븀(Nb), 타이타늄(Ti), 산소(O), 그리고 질소(N)를 포함할 수 있고, 그리고 지르코늄(Zr) 혹은 하프늄(Hf)과 같은 금속 성분을 더 포함할 수 있다. 지르코늄(Zr) 혹은 하프늄(Hf)과 같은 금속 성분은 유전막(DL)의 구성 성분일 수 있다.
유전막(DL)은 상부 전극(TE)으로 덮일 수 있다. 상부 전극(TE)은 불순물이 도핑된 폴리 실리콘막, 불순물이 도핑된 실리콘-게르마늄막, 금속 질화막, 및 금속막 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 금속 질화막은 티타늄 질화막 등을 포함할 수 있다. 예를 들어, 상기 금속막은 텅스텐, 알루미늄 또는 구리 등을 포함할 수 있다.
하부 전극(BE), 계면막(IFb), 유전막(DL), 및 상부 전극(TE)은 커패시터(CAP)를 구성할 수 있다. 이로써, 커패시터(CAP)를 포함하는 반도체 메모리 장치가 제공될 수 있다.
도 5 내지 도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 도 5를 참조하여, 기판(101)에 소자 분리 패턴(102)을 형성하여, 활성 영역들(ACT)을 정의할 수 있다. 가령, 기판(101)에 트렌치를 형성할 수 있으며, 상기 트렌치를 절연물로 채워 소자 분리 패턴(102)을 형성할 수 있다. 활성 영역들(ACT) 및 소자 분리 패턴(102)을 식각하여, 그루브들(GR)을 형성할 수 있다. 그루브들(GR)의 각각의 바닥면은 굴곡질 수 있다.
그루브들(GR) 안에 각각 워드 라인들(WL)을 형성할 수 있다. 한 쌍의 워드 라인들(WL)이 활성 영역들(ACT)를 가로지를 수 있다. 워드 라인들(WL)을 형성하기 이전에, 게이트 유전막(107)을 그루브들(GR) 각각의 내면 상에 형성할 수 있다. 게이트 유전막(107)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 기판(101) 상에 도전막을 적층하여 그루브들(GR)을 채우고 에치백 혹은 화학기계적 연마 공정을 진행하여 그루브들(GR) 내에 워드 라인들(WL)을 형성할 수 있다. 워드 라인들(WL)의 상면들은 활성 영역들(ACT)의 상면들 보다 낮도록 리세스될 수 있다. 예를 들어, 기판(101) 상에 실리콘 질화막과 같은 절연막을 형성하여 그루브들(GR)을 채우고 평탄화하여 워드 라인들(WL) 상에 각각 워드 라인 캐핑 패턴들(110)을 형성할 수 있다.
워드 라인 캐핑 패턴들(110)과 소자 분리 패턴(102)을 마스크로 사용하여 활성 영역들(ACT)에 불순물들을 주입할 수 있다. 이에 따라, 활성 영역들(ACT) 내에 제 1 및 제 2 불순물 영역들(112a, 112b)이 형성될 수 있다. 제 1 및 제 2 불순물 영역들(112a, 112b)은 기판(101)과 다른 도전형을 가질 수 있다. 예를 들어, 기판(101)이 P형 도전형을 갖는 경우, 제 1 및 제 2 불순물 영역들(112a, 112b) 각각은 N형 도전형을 가질 수 있다.
도 1 및 도 6을 참조하여, 기판(101) 상에 층간 절연 패턴(105)과 폴리 실리콘 마스크 패턴(130a)을 형성할 수 있다. 예를 들어, 기판(101) 상에 절연막과 제 1 폴리 실리콘막을 차례대로 형성할 수 있다. 상기 제 1 폴리 실리콘막을 패터닝하여 폴리 실리콘 마스크 패턴(130a)을 형성할 수 있다. 폴리 실리콘 마스크 패턴(130a)을 식각 마스크로 이용하여 상기 절연막, 소자 분리 패턴(102), 기판(101) 및 워드 라인 캐핑 패턴들(110)을 식각하여 제 1 리세스 영역(R1)과 층간 절연 패턴(105)을 형성할 수 있다. 층간 절연 패턴(105)은 복수개의 서로 이격된 섬 형태를 가질 수 있다. 제 1 리세스 영역들(R1)은 평면적으로 그물망 형태를 가질 수 있다. 제 1 리세스 영역들(R1)은 제 1 불순물 영역들(112a)을 노출할 수 있다.
도 1 및 도 7을 참조하여, 기판(101) 상에 제 2 폴리 실리콘막(129)을 형성하여 제 1 리세스 영역(R1)을 채울 수 있다. 이후, 제 2 폴리 실리콘막(129) 상에 평탄화 공정을 수행하여, 폴리 실리콘 마스크 패턴(130a) 상에 위치하는 제 2 폴리 실리콘막(129)의 일부가 제거될 수 있다. 상기 평탄화 공정 후, 폴리 실리콘 마스크 패턴(130a)이 노출될 수 있다.
폴리 실리콘 마스크 패턴(130a)과 제 2 폴리 실리콘막(129) 상에 오믹층(131a), 금속 함유막(132a) 및 캐핑막(137a)이 차례로 형성될 수 있다. 오믹층(131a)은 코발트 실리사이드(CoSi2)와 같은 금속 실리사이드(metal silicide)로 형성될 수 있다. 오믹층(131a)은 폴리 실리콘 마스크 패턴(130a)과 제 2 폴리 실리콘막(129) 상에 금속막을 증착한 후, 열처리 공정을 진행하여 형성될 수 있다. 상기 열처리 공정 시, 상기 금속막이 폴리 실리콘 마스크 패턴(130a) 및 제 2 폴리 실리콘막(129)과 반응하여 금속 실리사이드가 형성될 수 있다. 상기 금속막 중 열처리 공정 시 미반응된 금속막은 제거될 수 있다.
캐핑막(137a) 상에 제 1 마스크 패턴들(139)을 형성할 수 있다. 제 1 마스크 패턴들(139)은 후술되는 공정에서 비트 라인(BL)의 평면 형태를 한정하기 위하여 제공되는 식각 마스크일 수 있다. 제 1 마스크 패턴들(139)은 제 3 방향(X3)으로 연장될 수 있다.
도 1 및 도 8을 참조하여, 캐핑막(137a), 금속 함유막(132a), 오믹층(131a), 폴리 실리콘 마스크 패턴(130a), 및 제 2 폴리 실리콘막(129)을 차례대로 식각하여 비트 라인 캐핑 패턴(137), 비트 라인(BL) 및 비트 라인 콘택(DC)이 형성될 수 있다. 상기 식각 공정은 제 1 마스크 패턴들(139)을 식각 마스크로 이용하여 수행될 수 있다. 비트 라인(BL)은 폴리 실리콘 패턴(130), 오믹 패턴(131) 및 금속 함유 패턴(132)을 포함할 수 있다. 상기 식각 공정은 층간 절연 패턴(105)의 상면과 제 1 리세스 영역(R1)의 내측벽 및 바닥면을 일부 노출시킬 수 있다. 비트 라인(BL) 및 비트 라인 콘택(DC)의 형성 이후에 제 1 마스크 패턴들(139)을 제거할 수 있다.
도 1 및 도 9를 참조하여, 기판(101) 상에 제 1 스페이서막이 콘포말(conformal)하게 형성될 수 있다. 상기 제 1 스페이서막은 제 1 리세스 영역(R1)의 바닥면과 내측벽을 콘포말하게 덮을 수 있다. 상기 제 1 스페이서막은 실리콘 질화막일 수 있다. 이후, 기판(101) 상에 실리콘 질화막과 같은 절연막을 적층하여 제 1 리세스 영역(R1)을 채우고, 상기 절연막 상에 이방성 식각 공정을 수행하여 제 1 리세스 영역(R1) 안에 매립 절연 패턴(141)을 남길 수 있다. 이때, 상기 이방성 식각 공정에 의해 상기 제 1 스페이서막도 함께 식각되어 제 1 스페이서(121)가 형성될 수 있다.
기판(101) 상에 희생 스페이서막을 콘포말(conformal)하게 형성한 후, 이방성 식각 공정을 진행하여 제 1 스페이서(121)의 측벽을 덮는 희생 스페이서(123)가 형성될 수 있다. 희생 스페이서(123)는 제 1 스페이서(121)와 식각 선택비를 갖는 물질을 가질 수 있다. 예를 들어, 희생 스페이서(123)는 실리콘 산화막으로 형성될 수 있다.
희생 스페이서(123)의 측벽을 덮는 제 2 스페이서(125)가 형성될 수 있다. 예를 들어, 기판(101) 상에 제 2 스페이서막이 콘포말(conformal)하게 형성한 후, 이방성 식각 공정을 진행하여 제 2 스페이서(125)가 형성될 수 있다. 제 2 스페이서(125)는 실리콘 질화막으로 형성될 수 있다.
도 1 및 도 10을 참조하여, 제 2 불순물 영역(112b)이 노출될 수 있다. 예를 들어, 제 2 스페이서(125)의 형성 이후에, 비트 라인(BL) 사이에서 층간 절연 패턴(105)이 식각되어 콘택 홀(CH)이 형성될 수 있다. 이때, 제 2 불순물 영역(112b) 및 소자 분리 패턴(102)의 일부가 함께 식각될 수 있다. 층간 절연 패턴(105)의 식각 공정은 제 2 스페이서(125)가 형성된 후, 별도의 식각 공정을 통해 수행될 수 있다. 또는 층간 절연 패턴(105)은 제 2 스페이서(125)를 형성하기 위한 상기 이방성 식각 공정 시 함께 식각될 수 있다.
이와는 다르게, 희생 스페이서(123)의 형성 이후에, 제 2 불순물 영역(112b)이 노출될 수 있다. 예를 들어, 희생 스페이서(123)의 형성 이후에, 비트 라인(BL) 사이에서 층간 절연 패턴(105)이 식각되어 콘택 홀(CH)이 형성될 수 있다. 이때, 제 2 불순물 영역(112b) 및 소자 분리 패턴(102)의 일부가 함께 식각될 수 있다. 이후, 제 2 스페이서(125)가 형성될 수 있다. 이 경우, 제 2 스페이서(125)는 콘택 홀(CH) 내측으로 노출되는 층간 절연 패턴(105)의 측면을 덮을 수 있다. 이하, 도 10의 실시예를 기준으로 계속 설명하도록 한다.
도 1 및 도 11을 참조하여, 콘택 홀들(CH) 내에 제 1 스토리지 노드 콘택(BC1)이 형성될 수 있다. 구체적으로는, 제 1 스토리지 노드 콘택(BC1)은 콘택 홀들(CH)에 의해 노출되는 제 2 불순물 영역(112b)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여, 제 2 불순물 영역(112b)으로부터 성장하여 형성될 수 있다. 제 1 스토리지 노드 콘택(BC1)은 단결정 실리콘(single crystal Si)을 포함할 수 있다. 제 1 스토리지 노드 콘택(BC1)의 상부면은 비트 라인 콘택(DC)의 하부면과 상부면 사이의 레벨에 위치할 수 있다.
도 1 및 도 12를 참조하여, 제 1 스토리지 노드 콘택(BC1) 상에 제 3 스토리지 노드 콘택(BC3)이 형성될 수 있다. 예를 들어, 제 1 스토리지 노드 콘택(BC1) 상에 비정질 실리콘막 또는 폴리 실리콘막을 적층하고, 이를 식각하여 이웃하는 상기 제 2 스페이서들(125) 사이에 비트 라인 캐핑 패턴(137)보다 낮은 상부면을 갖는 제 3 스토리지 노드 콘택(BC3)를 형성할 수 있다. 본 실시형태에 있어서, 비정질이란, 고체 내 결정이 이루어지지 않은, 즉 결정상과 같은 규칙적인 원자 배열을 갖지 않는 상을 말한다.
이후, 식각 공정을 진행하여 제 2 스토리지 노드 콘택(BC2)에 의해 측면이 덮이지 않은 상기 제 2 스페이서(125)와 희생 스페이서(123)를 제거하고 상기 제 1 스페이서(121)의 상부 측벽을 노출시킬 수 있다. 이에 의해 제 1 스페이서(121)의 상부가 노출될 수 있다. 이러한 공정으로 후술하는 랜딩 패드(LP)를 형성할 때 공정 마진을 증가시킬 수 있다. 희생 스페이서(123)와 제 2 스페이서(125)의 상부를 제거할 때, 제 1 스페이서(121)의 상부도 일부 제거되어 제 1 스페이서(121)의 폭이 얇아질 수 있다.
상기 비정질 실리콘막 또는 폴리 실리콘막을 적층할 때, 상기 제 2 스페이서들(125) 사이의 간격이 좁아질수록, 심(seam)이나 보이드(void, V1)가 발생할 확률이 커질 수 있다. 상기와 같이, 제 3 스토리지 노드 콘택(BC3) 내에 보이드(V1)가 잔류하는 경우, 제 3 스토리지 노드 콘택(BC3)의 내부 저항이 커질 수 있어, 반도체 메모리 장치의 전기적 특성이 저하될 수 있다. 또한, 제 3 스토리지 노드 콘택(BC3)의 내부에 크랙(crack)이 발생할 확률이 높으며, 반도체 메모리 장치의 구조적 안정성이 저하될 수 있다. 이를 방지하기 위하여 다음의 공정들이 진행될 수 있다.
도 1 및 도 13을 참조하여, 제 3 스토리지 노드 콘택(BC3)에 열처리 공정이 수행될 수 있다. 예를 들어, 제 3 스토리지 노드 콘택(BC3)에 레이저를 조사할 수 있다. 상기 열처리 공정을 통해, 제 3 스토리지 노드 콘택(BC3)이 용융 또는 재결정화되어 제 2 스토리지 노드 콘택(BC2)이 형성될 수 있다. 상기 제 3 스토리지 노드 콘택(BC3)의 용융 또는 재결정화에 의해 제 3 스토리지 노드 콘택(BC3) 내의 보이드(V1)가 제거될 수 있다. 제 3 스토리지 노드 콘택(BC3)이 재결정화되어 형성된 제 2 스토리지 노드 콘택(BC2)은 다결정의 폴리 실리콘으로 구성될 수 있다.
제 3 스토리지 노드 콘택(BC3)에 상기 열처리 공정 시, 제 3 스토리지 노드 콘택(BC3)에서 발생된 열의 일부(H1)가 비트 라인 콘택(DC)으로 전달될 수 있다. 그러나, 본 발명의 실시예의 경우, 스토리지 노드 콘택의 하부를 단결정 실리콘의 제 1 스토리지 노드 콘택(BC1)으로 형성함에 따라, 제 1 스토리지 노드 콘택(BC1)의 내부에는 보이드가 형성되지 않을 수 있다. 따라서, 스토리지 노드 콘택의 상부에 해당하는 제 3 스토리지 노드 콘택(BC3)에만 열처리 공정을 수행하며, 스토리지 노드 콘택에서 비트 라인 콘택(DC)으로 전달되는 열(H1)의 양이 적을 수 있다. 다르게 말하자면, 제 3 스토리지 노드 콘택(BC3)이 제 2 방향(X2)으로 비트 라인 콘택(DC)과 중첩되는 영역이 작을 수 있으며, 제 3 스토리지 노드 콘택(BC3)으로부터 비트 라인 콘택(DC)으로 전달되는 열(H1)의 양이 적을 수 있다. 더하여, 제 1 스토리지 노드 콘택(BC1)이 열전도도가 높은 단결정 실리콘을 포함하며, 이에 따라 제 3 스토리지 노드 콘택(BC3)에서 발생되는 열이 제 1 스토리지 노드 콘택(BC1)을 통해 빠져나갈 수 있고, 스토리지 노드 콘택에서 비트 라인 콘택(DC)으로 전달되는 열(H1)의 양이 더욱 적을 수 있다. 즉, 제 3 스토리지 노드 콘택(BC3)의 열처리 공정 시 비트 라인 콘택(DC)이 손상되는 것을 방지할 수 있다.
단결정 실리콘의 제 1 스토리지 노드 콘택(BC1)을 형성하지 않는 경우, 스토리지 노드 콘택의 형성 공정 시, 비트 라인 콘택(DC)이 열에 의해 손상되거나 비트 라인 콘택(DC) 내에 심(seam)이나 보이드(void)가 발생할 확률이 커질 수 있다. 도 14 및 도 15는 단결정 실리콘의 제 1 스토리지 노드 콘택(BC1)을 형성하지 않고, 스토리지 노드 콘택을 하나의 폴리 실리콘으로 형성하는 경우를 나타내는 도면들이다.
도 14에 도시된 바와 같이, 도 10의 결과물 상에서, 콘택 홀들(CH) 내에 상에 제 4 스토리지 노드 콘택(BC4)이 형성될 수 있다. 예를 들어, 콘택 홀들(CH)에 의해 노출되는 제 2 불순물 영역(112b) 상에 비정질 실리콘막 또는 폴리 실리콘막을 적층하고, 이를 식각하여 이웃하는 상기 제 2 스페이서들(125) 사이에 비트 라인 캐핑 패턴(137)보다 낮은 상부면을 갖는 제 4 스토리지 노드 콘택(BC4)를 형성할 수 있다. 본 실시형태에 있어서, 비정질이란, 고체 내 결정이 이루어지지 않은, 즉 결정상과 같은 규칙적인 원자 배열을 갖지 않는 상을 말한다.
상기 비정질 실리콘막 또는 폴리 실리콘막을 적층할 때, 상기 제 2 스페이서들(125) 사이의 간격이 좁아질수록, 제 4 스토리지 노드 콘택(BC4) 내에 심(seam)이나 보이드(void, V2)가 발생할 확률이 커질 수 있다. 이때, 보이드(V2)는 제 4 스토리지 노드 콘택(BC4) 내부 전반에 걸쳐 발생될 수 있다. 즉, 스토리지 노드 콘택(여기서는 제 4 스토리지 노드 콘택(BC4)의 전체)의 하부에도 보이드(V2)가 발생할 수 있다.
도 15를 참조하여, 제 4 스토리지 노드 콘택(BC4)에 열처리 공정이 수행될 수 있다. 예를 들어, 제 4 스토리지 노드 콘택(BC4)에 레이저를 조사할 수 있다. 상기 열처리 공정을 통해, 제 4 스토리지 노드 콘택(BC4)이 용융 또는 재결정화되어 제 5 스토리지 노드 콘택(BC5)이 형성될 수 있다. 상기 제 4 스토리지 노드 콘택(BC4)의 용융 또는 재결정화에 의해 제 4 스토리지 노드 콘택(BC4) 내의 보이드(V2)가 제거될 수 있다. 제 4 스토리지 노드 콘택(BC4)이 재결정화되어 형성된 제 5 스토리지 노드 콘택(BC5)은 다결정의 폴리 실리콘으로 구성될 수 있다.
제 4 스토리지 노드 콘택(BC4)에 상기 열처리 공정 시, 제 4 스토리지 노드 콘택(BC4)에서 발생된 열의 일부(H2)가 비트 라인 콘택(DC)으로 전달될 수 있다. 제 4 스토리지 노드 콘택(BC4)은 제 2 방향(X2)으로 비트 라인 콘택(DC)과 중첩되는 영역이 클 수 있으며, 제 4 스토리지 노드 콘택(BC4)으로부터 비트 라인 콘택(DC)으로 전달되는 열(H2)의 양이 많을 수 있다. 폴리 실리콘(poly Si)으로 구성된 비트 라인 콘택(DC)은 비트 라인 콘택(DC)의 상에 제공된 금속 실리사이드의 오믹 패턴(131) 또는 금속의 금속 함유 패턴(132)와 접하고 있으며, 상기 열(H2)에 의해 비트 라인 콘택(DC)의 실리콘(Si) 원소가 오믹 패턴(131) 또는 금속 함유 패턴(132)으로 확산될 수 있다. 이에 따라, 비트 라인 콘택(DC) 내에 실리콘(Si) 원소의 양이 줄어들 수 있으며, 비트 라인 콘택(DC) 내에 심(seam)이나 보이드(void)가 발생하게 된다.
반면, 본 발명의 실시예들에 따르면, 제 3 스토리지 노드 콘택(BC3)은 제 2 방향(X2)으로 비트 라인 콘택(DC)과 중첩되는 영역이 작거나 또는 없을 수 있으며, 제 3 스토리지 노드 콘택(BC3)으로부터 비트 라인 콘택(DC)으로 전달되는 열(H1)의 양이 적을 수 있다. 따라서, 비트 라인 콘택(DC)의 실리콘(Si) 원소를 확산시키기에 상기 열(H1)의 양이 적을 수 있다. 이에 따라, 비트 라인 콘택(DC) 내에 심(seam)이나 보이드(void)가 발생하지 않을 수 있다. 즉, 반도체 메모리 장치의 제조 시, 불량의 발생이 적을 수 있으며, 구조적 안정성이 향상된 반도체 메모리 장치가 제조될 수 있다.
도 12 및 도 13에서는 제 3 스토리지 노드 콘택(BC3)에 열처리 공정을 수행하여 폴리 실리콘의 제 2 스포리지 노드 콘택(BC2)을 형성하는 것을 설명하였으나 본 발명이 이에 한정되는 것은 아니다. 제 3 스토리지 노드 콘택(BC3)에 상기 열처리 공정이 수행되는 시간에 따라, 일 예로 상기 열처리 공정이 장시간 수행됨에 따라, 제 3 스토리지 노드 콘택(BC3)이 재결정화되어 형성된 제 2 스토리지 노드 콘택(BC2)은 단결정 실리콘으로 구성될 수 있다. 이하, 도 13의 실시예를 기준으로 계속 설명하도록 한다.
도 1 및 도 16을 참조하여, 도 13의 결과물 상에, 스토리지 노드 콘택(BC) 상에 오믹층(109)을 형성할 수 있고, 기판(101) 상에 확산 방지막(111)을 콘포말(conformal)하게 형성할 수 있다. 기판(101) 상에 랜딩 패드막(152)을 형성하여 비트 라인 캐핑 패턴들(137) 사이의 공간을 채울 수 있다. 랜딩 패드막(152)은 텅스텐(W)을 포함할 수 있다.
도 1 및 도 17을 참조하여, 랜딩 패드막(152) 상에 제 2 마스크 패턴들(140)을 형성할 수 있다. 제 2 마스크 패턴들(140)은 비정질 탄소막(ACL)으로 형성될 수 있다. 제 2 마스크 패턴들(140)은 후술하는 랜딩 패드(LP)의 위치를 한정하기 위한 마스크 패턴일 수 있다. 제 2 마스크 패턴들(140)은 스토리지 노드 콘택들(BC)와 수직적으로 중첩되도록 형성될 수 있다.
제 2 마스크 패턴들(140)을 식각 마스크로 이용하는 이방성 식각 공정을 진수행하여, 랜딩 패드막(152)의 일부를 제거할 수 있다. 이에 따라, 랜딩 패드막(152)이 분리되어 랜딩 패드들(LP)이 형성될 수 있고, 확산 방지막(111)을 노출시키는 개구부들(154)이 형성될 수 있다.
도 1 및 도 18을 참조하여, 등방성 식각 공정을 진행하여, 개구부들(154)에 노출된 확산 방지막(111)을 패터닝할 수 있다. 확산 방지막(111)이 패터닝되어 서로 분리된 확산 방지 패턴들(111a)이 형성될 수 있다. 상기 등방성 식각 공정 후, 비트 라인 캐핑 패턴들(137)의 상부면들의 일부들과 제 1 스페이서들(121)이 노출될 수 있다. 등방성 식각 공정의 진행 정도에 따라 확산 방지 패턴들(111a)이 과식각됨에 따라 랜딩 패드(LP)의 하면이 일부 노출될 수 있다.
도 1 및 도 19를 참조하여, 이방성 식각 공정을 수행하여 개구부들(154)에 노출된 비트 라인 캐핑 패턴들(137)의 일부들과 제 1 스페이서들(121)의 일부를 제거하여 희생 스페이서들(123)을 노출시킬 수 있다. 이 겨우, 비트 라인 캐핑 패턴(137) 상에는 제 2 리세스 영역(R2)이 형성될 수 있다.
등방성 식각 공정을 수행하여 희생 스페이서(123)를 제거될 수 있다. 희생 스페이서(123)가 제거되어 제 1 스페이서(121)와 제 2 스페이서(125) 사이에 에어 갭(AG)을 형성할 수 있다.
이후, 제 2 마스크 패턴들(140)이 제거될 수 있다.
도 1 및 도 20을 참조하여, 개구부들(154)과 제 2 리세스 영역들(R2)을 채우는 패드 분리막(156)을 형성할 수 있다. 패드 분리막(156)은 랜딩 패드들(LP) 상에도 형성될 수 있다. 패드 분리막(156)은 에어 갭(AG)의 상부를 폐쇄할 수 있다.
도 1 및 도 21을 참조하여, 패드 분리막(156)의 상부를 제거할 수 있다. 예를 들어, 패드 분리막(156)에 이방성 식각 공정 또는 에치 백(etch back) 공정이 수행될 수 있다. 패드 분리막(156)의 일부가 제거되어, 랜딩 패드들(LP)의 상면들과 상부 측벽들이 노출될 수 있고, 서로 이격된 패드 분리 패턴들(156a)이 형성될 수 있다.
패드 분리 패턴들(156a)과 랜딩 패드들(LP) 상에 제 1 캐핑막(158)을 콘포말(conformal)하게 형성할 수 있다.
도 1 및 도 22를 참조하여, 제 1 캐핑막(158) 상에 제 2 캐핑막(160)을 형성할 수 있다. 제 2 캐핑막(160)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 제 2 캐핑막(160)은 패드 분리 패턴들(156a) 상에서 제 1 캐핑막(158)의 내측을 채울 수 있다.
도 1 및 도 23을 참조하여, 에치백 공정이나 화학기계적 연마 공정을 수행하여, 제 1 캐핑막(158)과 제 2 캐핑막(160)을 평탄화될 수 있다. 상기 평탄화 공정에 의해 랜딩 패드들(LP) 사이에 한정된 제 1 캐핑 패턴(158a)과 제 2 캐핑 패턴(160a)이 형성될할 수 있다. 상기 평탄화에 의해 랜딩 패드들(LP) 상의 제 1 캐핑막(158) 및 제 2 캐핑막(160)이 제거되어 랜딩 패드들(LP)이 노출될 수 있다.
도 1 및 도 2를 참조하여, 랜딩 패드들(LP) 상에 커패시터(CAP)가 형성될 수 있다. 구체적으로는, 랜딩 패드들(LP), 제 1 캐핑 패턴(158a) 및 제 2 캐핑 패턴(160a) 상에 식각 저지막(170)이 형성될 수 있다.
식각 저지막(170) 상에 제 1 몰드막, 지지막 및 제 2 몰드막을 형성할 수 있다. 식각 저지막(170)과 상기 지지막은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 몰드막과 상기 제 2 몰드막은 상기 지지막과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들어, 상기 제 1 몰드막과 상기 제 2 몰드막은 실리콘 산화막으로 형성될 수 있다.
상기 제 2 몰드막, 상기 지지막, 상기 제 1 몰드막, 및 식각 저지막(170)을 차례대로 패터닝하여 랜딩 패드(LP)를 노출시키는 전극 홀들을 형성할 수 있다. 도전막을 적층하여 상기 전극 홀들을 채우고, 상기 도전막 상에 에치백 공정 또는 화학기계적 연마 공정을 통해 상기 제 2 몰드막 상의 도전막을 제거하여 상기 전극 홀들 내에 하부 전극(BE)이 형성될 수 있다.
이후 인접하는 하부 전극들(BE) 사이의 상기 제 2 몰드막의 일부 및 상기 지지막의 일부가 제거될 수 있다. 이에 따라, 지지 패턴(174a)이 형성될 수 있고, 상기 제 1 몰드막이 노출될 수 있다. 이후, 등방성 식각 공정을 진행하여 상기 제 1 몰드막과 상기 제 2 몰드막을 모두 제거하여 하부 전극(BE), 지지 패턴(174a), 및 식각 저지막(170)의 표면들을 노출시킬 수 있다.
계면막(IFb)이 하부 전극(BE)의 노출된 표면 상에 형성될 수 있다. 이 경우, 계면막(IFb)은 지지 패턴(174a)과 식각 저지막(170)의 노출된 표면들 상에도 형성될 수 있다. 식각 공정으로 계면막(IFb)의 일부를 제거할 수 있다. 계면막(IFb)이 반도체 성질을 갖는 경우, 이웃하는 하부 전극들(BE)이 전기적으로 연결될 수 있다. 이에 따라, 계면막(IFb) 중에서 지지 패턴(174a)과 식각 저지막(170) 상에 형성된 일부를 제거할 수 있다.
기판(101) 상에 유전막(DL)을 형성할 수 있다. 유전막(DL)은 계면막(IFb), 지지 패턴(174a), 및 식각 저지막(170)을 덮을 수 있다. 예를 들어, 유전막(DL)은 지르코늄 산화물(ZrO) 혹은 하프늄 산화물(HfO)을 증착하여 형성할 수 있다.
유전막(DL) 상에 하부 전극들(BE)을 덮는 상부 전극(TE)을 형성할 수 있다. 이로써, 하부 전극(BE)과 상부 전극(TE), 하부 및 상부 전극들(BE, TE) 사이의 유전막(DL), 그리고 하부 전극(BE)과 유전막(DL) 사이의 계면막(IFb)은 커패시터(CAP)를 구성할 수 있다.
상기와 같이 도1의 반도체 메모리 소자가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 기판 102: 소자 분리 패턴
105: 층간 절연막 112a, 112b: 불순물 영역
121, 125, 129: 스페이서
BL: 비트 라인 DC: 비트 라인 콘택
BC: 스토리지 노드 콘택 LP: 랜딩 패드
CAP: 커패시터

Claims (10)

  1. 기판 내의 활성 영역을 정의하는 소자 분리 패턴;
    상기 기판 내에 배치되며, 상기 활성 영역을 가로지르는 워드 라인;
    상기 워드 라인의 일 측에서 상기 활성 영역 내에 배치되는 제 1 불순물 영역;
    상기 워드 라인의 타 측에서 상기 활성 영역 내에 배치되는 제 2 불순물 영역;
    상기 제 1 불순물 영역과 연결되며, 상기 기판을 가로지르는 비트 라인;
    상기 비트 라인 및 상기 제 1 불순물 영역을 연결하는 비트 라인 콘택;
    상기 제 2 불순물 영역 상에 배치된 랜딩 패드; 및
    상기 랜딩 패드 및 상기 제 2 불순물 영역을 연결하는 스토리지 노드 콘택을 포함하되,
    상기 스토리지 노드 콘택은 상기 제 1 불순물 영역과 접하는 제 1 부분; 및 사이 제 1 부분 상에 위치하는 제 2 부분을 포함하고,
    상기 제 1 부분은 단결정 실리콘(single crystal Si)을 포함하고,
    상기 제 2 부분은 폴리 실리콘(poly Si)을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 부분과 상기 제 2 부분의 계면은:
    상기 비트 라인 콘택의 하부면보다 높은 레벨에 위치하고,
    상기 비트 라인 콘택의 상부면보다 낮은 레벨에 위치하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 부분과 상기 제 2 부분의 상기 계면은 상기 비트 라인 콘택의 상부면과 동일한 레벨에 위치하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 부분은 상기 제 1 부분의 하부로부터 상기 제 1 불순물 영역의 내측으로 돌출되고,
    상기 제 1 불순물 영역 내로 돌출되는 상기 제 1 부분의 일부는 상기 비트 라인 콘택과 대향하는 제 1 측면을 갖고,
    상기 제 2 부분은 상기 비트 라인 콘택과 대향하는 제 2 측면을 갖고,
    상기 제 1 측면은 상기 제 2 측면에 비해 상기 비트 라인 콘택으로부터 멀리 위치하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 기판의 상기 활성 영역 및 상기 소자 분리 패턴을 덮는 층간 절연 패턴을 더 포함하되,
    상기 비트 라인 콘택은 상기 층간 절연 패턴을 관통하여 상기 제 1 불순물 영역에 접속되고,
    상기 스토리지 노트 콘택은 상기 층간 절연 패턴을 관통하여 상기 제 2 불순물 영역에 접속되고,
    상기 제 1 불순물 영역 내로 돌출되는 상기 제 1 부분의 상기 일부는 상기 층간 절연 패턴 아래로 연장되는 반도체 메모리 장치.
  6. 활성 영역을 포함하는 기판;
    상기 기판을 덮는 층간 절연 패턴;
    상기 활성 영역을 일 방향으로 가로지르는 비트 라인;
    상기 층간 절연 패턴을 관통하고, 상기 활성 영역과 상기 비트 라인 사이에 배치되는 비트 라인 콘택을 포함하는 비트 라인 구조체;
    상기 활성 영역의 각 단부들 상에 배치된 랜딩 패드;
    상기 층간 절연 패턴을 관통하고, 상기 활성 영역의 상기 각 단부들과 상기 랜딩 패드 사이에 배치된 스토리지 노드 콘택; 및
    상기 랜딩 패드의 측벽과 상기 비트 라인 구조체의 측벽 사이에 개재된 캐핑 패턴을 포함하되,
    상기 스토리지 노드 콘택은 상기 활성 영역의 상기 각 단부들과 연결되는 제 1 스토리지 노드 콘택, 및 랜딩 패드와 연결되는 제 2 스토리지 노드 콘택을 포함하고,
    상기 제 1 스토리지 노드 콘택과 상기 제 2 스토리지 노드 콘택은 서로 동일한 물질을 포함하되, 상기 제 1 스토리지 노드 콘택의 결정성과 상기 제 2 스토리지 노드 콘택의 결정성은 서로 다르고,
    상기 제 1 스토리지 노드 콘택과 상기 제 2 스토리지 노드 콘택의 계면은 상기 비트 라인 콘택의 하부면과 상부면 사이의 레벨에 위치하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 스토리지 노드 콘택은 단결정 실리콘(single crystal Si)을 포함하고,
    상기 제 2 스토리지 노드 콘택은 폴리 실리콘(poly Si) 또는 단결정 실리콘(single crystal Si )을 포함하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 1 스토리지 노드 콘택은 상기 비트 라인 콘택으로부터 멀어지는 방향으로 상기 층간 절연 패턴 아래로 연장되는 반도체 메모리 장치.

  9. 소자 분리 패턴에 의해 활성 영역이 정의되고 워드 라인이 매립된 기판 상에,　상기 활성 영역을 일 방향으로 가로지르는 비트 라인 및 상기 활성 영역에 접속되는 비트 라인 콘택을 포함하는 비트 라인 구조체를 형성하는 것;
    상기 비트 라인 구조체의 양측벽들을 상에 스페이서를 형성하는 것;
    상기 스페이서를 마스크로 이용하여 상기 활성 영역의 상부면 일부를 노출시키는 것; 및
    상기 스페이서의 측벽과 접하는 스토리지 노드 콘택을 형성하는 것을 포함하되,
    상기 스토리지 노드 콘택을 형성하는 것은:
    상기 노출되는 활성 영역으로부터 SEG(Selective Epitaxial Growth) 공정을 통해 단결정(single crystal)의 제 1 부분을 형성하는 것;
    상기 제 1 부분 상에 비정질(amorphous)의 제 2 부분을 형성하는 것, 상기 제 2 부분은 보이드를 포함하고; 및
    상기 제 2 부분에 열처리 공정을 수행하여, 상기 제 2 부분의 상기 보이드를 제거하는 것을 포함하되,
    상기 열처리 공정 후, 상기 제 2 부분은 다결정(poly crystal) 또는 단결정(single crystal)으로 변화되는 반도체 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 부분은 단결정 실리콘을 포함하고, 및
    상기 열처리 공정 후, 상기 제 2 부분은 폴리 실리콘 또는 단결정 실리콘(single crystal Si)을 포함하는 반도체 메모리 장치의 제조 방법.

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CN114188282B (zh) * 2020-09-14 2022-10-28 长鑫存储技术有限公司 半导体器件及其制备方法
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KR102230194B1 (ko) * 2014-04-14 2021-03-19 삼성전자주식회사 반도체 소자
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