TWI753736B - 動態隨機存取記憶體及其製造方法 - Google Patents
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Abstract
在此提供一種動態隨機存取記憶體及其製造方法。此動態隨機存取記憶體包括埋入式字元線、位元線、位元線接觸結構、電容接觸結構及氣隙結構。埋入式字元線形成於基板中，且沿著第一方向延伸。位元線形成於基板上，且沿著第二方向延伸。位元線接觸結構形成於位元線下方。電容接觸結構相鄰於位元線，且受到氣隙結構所環繞。氣隙結構包括第一氣隙及第二氣隙分別位於電容接觸結構的第一側及第二側。第一氣隙暴露出位於基板中的淺溝隔離結構。第二氣隙暴露出基板的頂表面。
Description
本發明係有關於一種記憶體裝置，且特別係有關於一種動態隨機存取記憶體及其製造方法。
在動態隨機存取記憶體(dynamic random access memory,DRAM)中，在位元線與相鄰的電容接觸結構之間會產生寄生電容。若寄生電容太大，則此位元線所對應的位元將難以分辨0與1，且寫入速度會降低。如此一來，會降低產品的效能及良率。隨著記憶體裝置的小型化，位元線與相鄰的電容接觸結構之間的距離會縮小。因此，上述寄生電容的問題都將變得更加嚴重。
可藉由降低位元線的高度(或厚度)，以減少寄生電容。然而，位元線的電阻值會增加。如此一來，將不利於記憶體裝置的操作且降低產品的效能。另一方面，可藉由縮短位元線的長度，以減少寄生電容。然而，每條位元線所對應的位元數會變少。如此一來，會導致晶片面積變大，而不利於記憶體裝置的微小化。因此，在本技術領域中，對於且具有高效能及高良率的記憶體裝置及其形
成方法仍有所需求。
本發明實施例提供一種動態隨機存取記憶體裝置及其製造方法，能夠減少位元線與相鄰的電容接觸結構之間的寄生電容，並且能夠改善記憶體裝置的效能、良率及可靠度。
本發明之一實施例係揭示一種動態隨機存取記憶體，包括：埋入式字元線，形成於基板中，其中埋入式字元線沿著第一方向延伸；位元線，形成於基板上，其中位元線沿著與第一方向垂直的第二方向延伸；位元線接觸結構，形成於位元線下方；電容接觸結構，相鄰於位元線；以及氣隙結構，環繞電容接觸結構，其中氣隙結構包括：第一氣隙，位於電容接觸結構的第一側，其中第一氣隙暴露出位於基板中的淺溝隔離結構；以及第二氣隙，位於電容接觸結構的第二側，其中第二氣隙暴露出基板的頂表面。
本發明之一實施例係揭示一種動態隨機存取記憶體的製造方法，包括：形成埋入式字元線於基板中，其中埋入式字元線沿著第一方向延伸；形成位元線於基板上，其中位元線沿著與第一方向垂直的第二方向延伸；形成位元線接觸結構於位元線下方；形成電容接觸結構相鄰於位元線；以及形成氣隙結構環繞電容接觸結構，其中氣隙結構包括：第一氣隙，位於電容接觸結構的第一側，其中第一氣隙暴露出位於基板中的淺溝隔離結構；以及第二氣隙，位於電容接觸結構的第二側，其中第二氣隙暴露出基板的頂表面。
在本發明實施例所提供之動態隨機存取記憶體的製造方法中，形成環繞電容接觸結構的氣隙結構。由於空氣具有比一般介電材料更低的介電常數，因此，可明顯降低位元線與電容接觸結構之間的寄生電容。再者，延伸進入淺溝隔離結構中的氣隙結構，有利於降低位元線接觸結構與電容接觸結構的電阻值，並且能夠更進一步降低寄生電容。因此，可提升記憶體裝置的寫入速度，大幅改善記憶體裝置效能。此外，進入淺溝隔離結構中的氣隙結構，也有助於降低閘極引致汲極漏電流(gate-induced drain leakage current,GIDL)。因此，能夠改善記憶體裝置的可靠度。
100:動態隨機存取記憶體
102:基板
104:淺溝隔離結構
106:第一絕緣層
108:位元線接觸結構
110:位元線
110a:第三導電層
110b:第四導電層
112:絕緣間隔物
114:第二介電層
115:開口
116:第一襯層
117:第一氣隙
117a:第一部分
117b:第二部分
117c:第三部分
118:第一接觸部件
119:第二氣隙
119a:第一部分
119b:第二部分
120:埋入式字元線
120a:第一導電層
120b:第二導電層
122:絕緣襯層
124:第一介電層
126:第二襯層
128:緩衝層
130:第二接觸部件
130a:第五導電層
130b:第六導電層
142:連接墊
144:第二絕緣層
146:電容結構
200:動態隨機存取記憶體
H1:第一高度
H2:第二高度
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
第1圖為本發明一些實施例之動態隨機存取記憶體的上視示意圖。
第2A圖、第2B圖、第3A圖、第3B圖、第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖及第8B圖為本發明一些實施例之動態隨機存取記憶體在製程各個階段的剖面示意圖。
第9A圖及第9B圖為本發明另一些實施例之動態隨機存取記憶體在製程階段的剖面示意圖。
為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。再者，本發明的不同範例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
本發明提供一種記憶體裝置及其製造方法，第1圖為本發明一些實施例之動態隨機存取記憶體100的上視示意圖。此處為簡化圖式，第1圖僅繪示位元線110、埋入式字元線120、第二接觸部件130(亦即，第五導電層130a及第六導電層130b)、第一氣隙117及第二氣隙119。第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖及第8A圖是沿著第1圖的剖線AA’所繪製的剖面示意圖。第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖及第8B圖是沿著第1圖的剖線BB’所繪製的剖面示意圖。
請同時參照第1圖、第2A圖及第2B圖，形成淺溝隔離結構104於基板102中。基板102的材料可包括矽、含矽半導體、絕緣層上覆矽(silicon on insulator,SOI)、其他合適之材料或上述材料之組合。在一些實施例中，亦可在基板102中形成其他的結構。舉例而言，可藉由佈植製程在基板102中形成p型井區、n型井區或導電區(未繪示)。
請參照第2B圖，接著，形成埋入式字元線120於基板102中。詳細而言，可形成罩幕層(未繪示)覆蓋於基板102上，將罩幕層及基板102圖案化，以形成字元線溝槽於基板102中。順應性
地形成絕緣襯層122於字元線溝槽中。接著，順應性地形成第一導電層120a於字元線溝槽中。接著，形成第二導電層120b填滿字元線溝槽。接著，藉由回蝕刻製程將第一導電層120a及第二導電層120b蝕刻成所需的厚度。絕緣襯層122的材料可包括氧化物、氮化物、氮氧化物、碳化物、其他合適的絕緣材料或上述之組合。在本實施例中，絕緣襯層122的材料為氧化矽。
在本說明書中，將第一導電層120a及第二導電層120b合稱為「埋入式字元線120」。多條彼此平行的埋入式字元線120形成於基板102中，且埋入式字元線120沿著第一方向延伸，如第1圖所繪示。第一導電層120a的材料可包括鈦、氮化鈦、氮化鎢、鉭或氮化鉭、其他合適的導電材料或上述之組合。第二導電層120b的材料可包括鎢、鋁、銅、金、銀、上述之合金、其他合適的金屬材料或上述之組合。在本實施例中，第一導電層120a為氮化鈦，且第二導電層120b為鎢。第一導電層120a及第二導電層120b可各自獨立地藉由化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、其他合適的沉積製程或上述之組合而形成。
請參照第2B圖，接著，將介電材料填入字元線溝槽中，並藉由平坦化製程移除多餘的介電材料，以形成第一介電層124於字元線溝槽中。第一介電層124位於埋入式字元線120之上且直接接觸埋入式字元線120。第一介電層124的材料可包括氧化物、氮化物、氮氧化物、其他合適的介電材料或上述之組合。在本實施例中，第一介電層124為氮化矽。
請同時參照第1圖、第2A圖及第2B圖，形成第一絕緣層106於基板102上，並將第一絕緣層106及基板102圖案化，以定義出開口。之後，形成導電材料填滿此開口，以形成位元線接觸結構108。接著，可視需要進行平坦化製程(例如，化學機械研磨製程)，以使位元線接觸結構108的頂表面與第一絕緣層106的頂表面齊平。第一絕緣層106的材料可包括氧化物、氮化物、氮氧化物、碳化物、其他合適的絕緣材料或上述之組合。在本實施例中，第一絕緣層106為氮化矽。位元線接觸結構108的材料可包括經摻雜的多晶矽、其他合適的導電材料或上述之組合。
依序形成第三導電層110a、第四導電層110b及第二介電層114於基板102上。接著，將第三導電層110a、第四導電層110b及第二介電層114圖案化，以定義出位元線110。第二介電層114的材料可與第一介電層124的材料相同或相似。
在本說明書中，將第三導電層110a及第四導電層110b合稱為「位元線110」。多條彼此平行的位元線110形成於基板102上，且位元線110沿著與第一方向垂直的第二方向延伸，如第1圖所繪示。第三導電層110a的材料及形成方法可與第一導電層120a的材料及形成方法相同或相似。第四導電層110b的材料及形成方法可與第二導電層120b的材料及形成方法相同或相似。每一個位元線接觸結構108均位於位元線110下方。在本實施例中，第三導電層110a為氮化鈦，且第四導電層110b為鎢。
形成絕緣間隔物112覆蓋於位元線110及位元線接
觸結構108上。接著，可對絕緣間隔物112進行圖案化製程，以形成複數個開口115相鄰於位元線110。每一個開口115位於相鄰的位元線110之間及相鄰的埋入式字元線120之間。
絕緣間隔物112的材料可包括氧化物、氮化物、氮氧化物、碳化物、其他合適的絕緣材料或上述之組合。絕緣間隔物112可為由單一材料所形成的單層結構或由多種不同材料所形成的多層結構。在本實施例中，絕緣間隔物112為由氮化矽所形成的單層結構。在其他實施例中，絕緣間隔物112為由氮化矽及氧化矽所形成的雙層結構。
順應性地形成第一襯層116於開口115中。第一襯層116的材料可包括氧化物、氮氧化物、其他合適的材料或上述之組合。在本實施例中，第一襯層116為氧化矽。可藉由化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、其他合適的沉積製程或上述之組合而形成第一襯層116。在本實施例中，藉由原子層沉積製程而形成第一襯層116。因此，可精準地控制第一襯層116的厚度與剖面輪廓，有利於形成後續的氣隙。
請同時參照第1圖、第3A圖及第3B圖，進行第一蝕刻製程，以移除第一襯層116的一部分及淺溝隔離結構104的一部分。更詳言之，位於絕緣間隔物112上及位於開口115底部的第一襯層116被移除，且開口115底部所暴露的淺溝隔離結構104也被部分地移除。因此，開口115的底部延伸進入淺溝隔離結構104中。在第一蝕刻製程之後，形成第一接觸部件118於開口115中，且第一接觸
部件118的一部分延伸進入淺溝隔離結構104中。相較於第一蝕刻製程不會移除淺溝隔離結構104的情況，在第3A圖及第3B圖中，可增加第一接觸部件118與基板102的接觸面積，能夠降低第一接觸部件118與基板102之間的電阻值。
第一接觸部件118的材料及形成方法可與位元線接觸結構108的材料及形成方法相同或相似。在本實施例中，為了將功函數及電阻值調整在合適的範圍內，第一接觸部件118的材料為經摻雜的多晶矽。
第一蝕刻製程可為非等向性的蝕刻製程。在本實施例中，第一蝕刻製程為乾式蝕刻製程。在第一蝕刻製程期間，第一襯層116的移除速率遠大於基板102的移除速率。因此，能夠在維持基板102的主動區域(亦即，基板102中未形成淺溝隔離結構104的部分)的形狀的前提下，而完全移除位於開口115底部的第一襯層116。再者，在第一蝕刻製程期間，第一襯層116的移除速率可與淺溝隔離結構104的移除速率相同或相似。因此，能夠在維持基板102的主動區域的形狀的前提下，而部分地移除開口115底部所暴露的淺溝隔離結構104。
請同時參照第1圖、第4A圖及第4B圖，進行第二蝕刻製程，以完全移除剩餘的第一襯層116，並且部分地移除淺溝隔離結構104。更詳言之，位於第一襯層116下方的淺溝隔離結構104的一部分被移除，而在淺溝隔離結構104中形成氣隙結構。在第二蝕刻製程之後，形成環繞第一接觸部件118的氣隙結構。
請同時參照第1圖、第5A圖及第5B圖，形成緩衝層128於第一接觸部件118上。之後，順應性地形成第二襯層126於開口115中且覆蓋緩衝層128。可進行金屬矽化反應，以在第一接觸部件118的頂表面上形成緩衝層128。舉例而言，可先沉積金屬(例如，鈷、鎢、鎳、其他合適的金屬或上述之組合)於第一接觸部件118的頂表面，接著，在特定的溫度下退火，以使金屬與矽進行反應，而形成金屬矽化物。此金屬矽化物即為構成緩衝層128的材料。
第二襯層126的材料及形成方法可與第一襯層116的材料及形成方法相同或相似。在本實施例中，第二襯層126為氧化矽，且藉由原子層沉積製程而形成。因此，可精準地控制第二襯層126的厚度與剖面輪廓，並且可避免第二襯層126進入環繞第一接觸部件118的氣隙中。在本實施例中，第二襯層126的底表面高於或齊平於緩衝層128的底表面。
請同時參照第1圖、第6A圖及第6B圖，進行第三蝕刻製程，以移除第二襯層126的一部分。更詳言之，位於絕緣間隔物112上及位於開口115底部的第二襯層126被移除，而暴露出緩衝層128的頂表面。第三蝕刻製程可為非等向性蝕刻製程，且可與第一蝕刻製程相同或相似。
請同時參照第1圖、第7A圖及第7B圖，形成第二接觸部件130於緩衝層128上。更詳言之，順應性地形成第五導電層130a於開口115中。接著，形成第六導電層130b填滿開口115。接著，藉由平坦化製程移除多餘的第五導電層130a及第六導電層
130b，而暴露出絕緣間隔物112、第二介電層114及第二襯層126。
在本說明書中，將第五導電層130a及第六導電層130b合稱為「第二接觸部件130」。第五導電層130a的材料及形成方法可與第一導電層120a的材料及形成方法相同或相似。第六導電層130b的材料及形成方法可與第二導電層120b的材料及形成方法相同或相似。為了將功函數及電阻值調整在合適的範圍內，第一接觸部件118的材料可不同於第二接觸部件130的材料。在本實施例中，第五導電層130a為氮化鈦，且第六導電層130b為鎢。
接著，進行第四蝕刻製程，以完全移除剩餘的第二襯層126。在第四蝕刻製程之後，形成從環繞第一接觸部件118、緩衝層128及第二接觸部件130的氣隙結構。第四蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程或上述之組合。在一些實施例中，第四蝕刻製程為乾式蝕刻製程。因此，可精準地控制蝕刻深度。在其他實施例中，第四蝕刻製程為濕式蝕刻製程。因此，可減少第二接觸部件130的頂表面受到的損傷。
請同時參照第1圖、第8A圖及第8B圖，形成並圖案化連接墊(landing pad)142後，接著形成第二絕緣層144覆蓋於整個基板102最上方。接著，將第二絕緣層144圖案化，以形成暴露出連接墊142的多個開口。接著，在這些開口中形成電容結構146於第二接觸部件130上。電容結構146藉由連接墊142而與第二接觸部件130形成電性連接。
第二絕緣層144的材料及形成方法可與第一絕緣層
106的材料及形成方法相同或相似。連接墊142的材料及形成方法可與第二導電層120b的材料及形成方法相同或相似。電容結構146可具有習知的結構，且利用習知的方法形成，在此不再詳述。由於第一接觸部件118、緩衝層128及第二接觸部件130電性連接至電容結構146。因此，在本說明書中，將第一接觸部件118、緩衝層128及第二接觸部件130合稱為「電容接觸結構」。
在形成電容結構146之後，後續可進行其他習知的製程，以完成動態隨機存取記憶體100。為了簡化說明，關於其他習知的製程，在此不再詳述。
本發明之一些實施例提供一種動態隨機存取記憶體100。請同時參照第1圖、第8A圖及第8B圖，動態隨機存取記憶體100包括基板102、淺溝隔離結構104、多條位元線110、多條埋入式字元線120、多個位元線接觸結構108、多個絕緣間隔物112、多個電容接觸結構及多個氣隙結構。
彼此平行的埋入式字元線120形成於基板102中，且沿著第一方向延伸。彼此平行的位元線110形成於基板102上，且沿著與第一方向垂直的第二方向延伸。位元線接觸結構108形成於位元線110下方。絕緣間隔物112形成於位元線接觸結構108的側壁，且絕緣間隔物112位於位元線110與電容接觸結構之間。電容接觸結構的每一者包括依序形成於基板102上的第一接觸部件118、緩衝層128及第二接觸部件130。電容接觸結構相鄰於位元線110。電容接觸結構的每一者位於兩條相鄰的位元線110之間及相鄰的埋入式字
元線120之間。電容接觸結構的每一者受到一個氣隙結構所環繞。氣隙結構的每一者包括彼此連通的第一氣隙117及第二氣隙119。第一氣隙117位於電容接觸結構的第一側，且第一氣隙117暴露出位於基板102中的淺溝隔離結構104。第二氣隙119位於電容接觸結構的第二側，且第二氣隙119暴露出基板102的頂表面。
根據上述，在本實施例中，氣隙結構(即，第一氣隙117及第二氣隙119)從頂部到底部環繞電容接觸結構(即，第一接觸部件118、緩衝層128及第二接觸部件130)。由於空氣具有比一般介電材料更低的介電常數。因此，相較於具有相同厚度的介電層，氣隙結構可明顯降低位元線(及/或位元線結觸結構)與電容接觸結構之間的寄生電容。如此一來，能夠提升記憶體裝置的寫入速度，大幅改善記憶體裝置的效能。再者，相較於使用介電層，具有較小厚度的氣隙結構即可明顯降低寄生電容。因此有利於記憶體裝置的微小化。
在本實施例中，為了降低位元線接觸結構108的電阻值，位元線接觸結構108的底表面低於絕緣間隔物112的底表面。在其他實施例中，為了降低第一接觸部件118的電阻值，在電容接觸結構的第一側，第一接觸部件118的第二底表面低於基板102的頂表面，在電容接觸結構的第二側，該第一接觸部件118的第一底表面齊平於基板102的頂表面，可增加第一接觸部件118與基板102的接觸面積。
請參照第8A圖，在本實施例中，第一氣隙117包括
第一部分117a、第二部分117b及第三部分117c。第一部分117a形成於基板102中且向下延伸進入淺溝隔離結構104中。第二部分117b形成於基板102上且向上延伸至等於或低於緩衝層128的頂表面的位置。第三部分117c形成於第二部分117b上且向上延伸至等於或低於第二接觸部件130的頂表面的位置。第一氣隙119包括第一部分119a及第二部分119b。第一部分119a形成於基板102上且向上延伸至等於或低於緩衝層128的頂表面的位置。第二部分119b形成於第一部分119a上且向上延伸至等於或低於第二接觸部件130的頂表面的位置。
在本實施例中，為了進一步降低位元線接觸結構108與電容接觸結構之間的寄生電容，第一氣隙117的底表面(亦即，第一部分117a的底表面)低於電容接觸結構的底表面(亦即，第一接觸部件118的底表面)，且低於絕緣間隔物112的底表面及位元線接觸結構108的底表面。在其他實施例中，第一氣隙117的底表面齊平於絕緣間隔物112的底表面或位元線接觸結構108的底表面。
請參照第3A圖及第4A圖，在本實施例中，第二蝕刻製程為濕式蝕刻製程。在第二蝕刻製程期間，第一襯層116的移除速率遠大於第一接觸部件118的移除速率。因此，能夠在維持第一接觸部件118的形狀的前提下，而完全移除位於開口115側壁的第一襯層116。再者，第一襯層116的移除速率可與淺溝隔離結構104的移除速率相同或相似。因此，能夠部分地移除淺溝隔離結構104，以形成第一氣隙117的第一部分117a。此外，第一襯層116的移除
速率遠大於基板102的移除速率。因此，能夠避免蝕刻溶液從第二氣隙119的底部或淺溝隔離結構104的側壁進入基板102中。如此一來，可避免位於基板102中的其他元件受到損傷，而能夠進一步提高記憶體裝置的良率。
請同時參照第3A圖及第4A圖，在第一蝕刻製程之後，第一襯層116具有第一寬度W1。第一氣隙117的第二部分117b的形狀是對應於第一襯層116。因此，在第二蝕刻製程之後，第一氣隙117的第二部分117b具有第一寬度W1，且第二部分117b從頂部到底部均具有實質上均一的寬度(亦即，第一寬度W1)。請參照第4A圖，從基板102的頂表面的位置到第一接觸部件118的底表面以上的位置，第一氣隙117的第一部分117a具有第一寬度W1。在絕緣間隔物112的底表面以下的位置，第一氣隙117的第一部分117a具有一最大寬度W2。在一些實施例中，被拓寬的第一部分117a的剖面輪廓可近似於橢圓形。在其他實施例中，被拓寬的第一部分117a的側壁的剖面輪廓可近似於球形、菱形、或為不規則狀。
若第一襯層116的第一寬度W1足夠大，則可形成足夠寬的第一氣隙117及第二氣隙119，且可有效降低位元線接觸結構108與電容接觸結構之間的寄生電容及閘極引致汲極漏電流。另一方面，若第一襯層116的第一寬度W1足夠小，則可避免形成緩衝層128的金屬材料進入氣隙結構中。在一些實施例中，第一襯層116的第一寬度W1為位元線接觸結構108的寬度的1%-10%。在其他實施例中，第一襯層116的第一寬度W1為位元線接觸結構108的寬度
的3%-5%。在一些實施例中，第一襯層116的第一寬度W1為2-10nm。在其他實施例中，第一襯層116的第一寬度W1為4-6nm。
若第一部分117a的最大寬度W2足夠大，則可有效降低位元線接觸結構108與電容接觸結構之間的寄生電容及閘極引致汲極漏電流。另一方面，若第一部分117a的最大寬度W2足夠小，則可避免位於第一氣隙117兩側的元件因應力而變形或受損。換言之，藉由將最大寬度W2相對於第一寬度W1的比率W2/W1調整至特定的範圍，可進一步改善記憶體裝置的良率、效能及可靠度。在一些實施例中，最大寬度W2大於第一寬度W1。在一些實施例中，最大寬度W2相對於第一寬度W1具有一比率W2/W1為1.2-5.0。在其他實施例中，最大寬度W2相對於第一寬度W1具有一比率W2/W1為2.0-4.0。
請參照第4A圖，其中在對應於第一部分117a的最大寬度W2的位置，淺溝隔離結構104具有第三寬度W3。若第一部分117a橫向地延伸而超出淺溝隔離結構104，則位於第一氣隙117兩側的元件可能會因應力而變形或受損。再者，第二製程的蝕刻溶液也可能會進入基板102中而使其他元件受損。因此，可將第一部分117a的最大寬度W2控制在小於第三寬度W3的範圍。
請同時參照第6A圖及第7A圖，在第三蝕刻製程之後，第二襯層126具有第四寬度W4。第一氣隙117的第三部分117c的形狀是對應於第二襯層126。因此，在第三蝕刻製程之後，第一氣隙117的第三部分117c具有第四寬度W4，且第三部分117c從頂
部到底部均具有實質上均一的寬度(亦即，第四寬度W4)。若第二襯層126的第四寬度W4足夠大，則可避免形成第五導電層130a及第六導電層130b的導電材料進入氣隙結構中。另一方面，若第二襯層126的第四寬度W4足夠小，則可形成面積足夠大的第二接觸部件130，且可有效降低第二接觸部件130與電容結構之間的電阻值。在一些實施例中，第四寬度W4相對於第一寬度W1具有一比率W4/W1為1.0-4.0。在其他實施例中，第四寬度W4相對於第一寬度W1具有一比率W4/W1為1.5-2.0。
請參照第7A圖，在本實施例中，第四寬度W4實質上相等於第一寬度W1。換言之，在從第二接觸部件130的頂表面的位置到基板102的頂表面的位置。第一氣隙117及第二氣隙119皆具有均一的寬度。在本實施例中，整個電容接觸結構的側壁完全受到氣隙結構的環繞。如此一來，可明顯降低位元線110與電容接觸結構之間的寄生電容。
第9A圖及第9B圖為本發明另一些實施例之動態隨機存取記憶體200在製程階段的剖面示意圖。第9A圖及第9B圖分別相似於第7A圖及第7B圖。在第9A圖及第9B圖中，相同於第7A圖及第7B圖所繪示的元件使用相同的標號表示。為了簡化說明，關於相同於第7A圖及第7B圖所繪示的元件及其形成製程步驟，在此不再詳述。
第9A圖及第9B圖所繪示的動態隨機存取記憶體200與第7A圖及第7B圖所繪示的動態隨機存取記憶體100相似，差異在
於第9A圖及第9B圖所繪示的第二襯層126並未被完全移除。可在形成第二接觸部件130之後，進行第四蝕刻製程移除第二襯層126的一部分，而形成如第9A圖及第9B圖所繪示的結構。在本實施例中，第二襯層126並未被完全移除。因此，即使第四蝕刻製程為濕式蝕刻製程，蝕刻溶液也難以進入基板102或淺溝隔離結構104中。
請同時參照第9A圖及第9B圖，在本實施例中，一部分的第二襯層126殘留於電容接觸結構的側壁且環繞電容接觸結構。第二襯層126位於第一氣隙117的第二部分117b與第一氣隙117的第三部分117c之間，且使第一氣隙117的第二部分117b與第一氣隙117的第三部分117c彼此隔離。第二襯層126位於第二氣隙119的第一部分119a與第二氣隙119的第二部分119b之間，且使第二氣隙119的第一部分119a與第二氣隙119的第二部分119b彼此隔離。在本實施中，第二襯層126可提供結構支撐功能，避免位於氣隙結構兩側的元件因應力而變形或受損。
請參照第9A圖，第二接觸部件130具有第一高度H1，第二襯層126具有第二高度H2。若第二高度H2足夠大，則可避免位於氣隙結構兩側的元件因應力而變形或受損。因此，可改善記憶體裝置的良率。另一方面，若第二高度H2足夠小，則可有效降低位元線110與電容接觸結構之間的寄生電容。因此，可改善記憶體裝置的效能及可靠度。換言之，藉由將第一高度H1相對於該第二高度H2具有一比率H1/H2調整至特定的範圍，可進一步改善記憶體裝置的良率、效能及可靠度。在一些實施例中，第一高度H1相對於
該第二高度H2具有一比率H1/H2為10.0-20.0。在其他實施例中，第一高度H1相對於該第二高度H2具有一比率H1/H2為12.0-15.0。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:動態隨機存取記憶體
102:基板
104:淺溝隔離結構
106:第一絕緣層
108:位元線接觸結構
110:位元線
110a:第三導電層
110b:第四導電層
112:絕緣間隔物
114:第二介電層
117:第一氣隙
117a:第一部分
117b:第二部分
117c:第三部分
118:第一接觸部件
119:第二氣隙
119a:第一部分
119b:第二部分
128:緩衝層
130:第二接觸部件
130a:第五導電層
130b:第六導電層
142:連接墊
144:第二絕緣層
146:電容結構
Claims (15)
- 一種動態隨機存取記憶體，包括：一埋入式字元線，形成於一基板中，其中該埋入式字元線沿著一第一方向延伸；一位元線，形成於該基板上，其中該位元線沿著與該第一方向垂直的一第二方向延伸；一位元線接觸結構，形成於該位元線下方；一電容接觸結構，相鄰於該位元線；以及一氣隙結構，環繞該電容接觸結構，其中該氣隙結構包括：一第一氣隙，位於該電容接觸結構的一第一側，其中該第一氣隙暴露出位於該基板中的一淺溝隔離結構；以及一第二氣隙，位於該電容接觸結構的一第二側，其中該第二氣隙暴露出該基板的一頂表面，其中該第一氣隙以及該第二氣隙為非對稱結構，且該第一氣隙的最底端低於該第二氣隙的最底端。
- 如請求項1之動態隨機存取記憶體，其中該第一氣隙的一底表面低於該電容接觸結構的一底表面。
- 如請求項1之動態隨機存取記憶體，其中該電容接觸結構包括：一第一接觸部件，形成於該基板上，其中在該第一側，該第一接觸部件延伸進入該淺溝隔離結構中；一緩衝層，形成於該第一接觸部件上；以及 一第二接觸部件，形成於該緩衝層上。
- 如請求項3之動態隨機存取記憶體，其中在該第一側，該第一接觸部件的一第一底表面低於該基板的一頂表面，且其中在該第二側，該第一接觸部件的一第二底表面齊平於該基板的該頂表面。
- 如請求項3之動態隨機存取記憶體，其中該第一氣隙包括：一第一部分，形成於該基板中且向下延伸進入該淺溝隔離結構中；一第二部分，形成於該基板上且向上延伸至等於或低於該緩衝層的一頂表面的位置；以及一第三部分，形成於該第二部分上且向上延伸至等於或低於該第二接觸部件的一頂表面的位置。
- 如請求項3之動態隨機存取記憶體，其中在該基板的一頂表面的位置，該第一氣隙具有一第一寬度W1，在該淺溝隔離結構中，該第一氣隙具有一最大寬度W2，且其中該最大寬度W2大於該第一寬度W1。
- 如請求項3之動態隨機存取記憶體，其中該第一氣隙的一底表面齊平於或低於該位元線接觸結構的一底表面。
- 如請求項5之動態隨機存取記憶體，更包括： 一絕緣間隔物，形成於該位元線接觸結構的側壁，其中該絕緣間隔物位於該位元線與該電容接觸結構之間，其中該位元線接觸結構的一底表面齊平於或低於該絕緣間隔物的一底表面；以及一電容結構，形成於該電容接觸結構上。
- 如請求項8之動態隨機存取記憶體，其中該第一氣隙的一底表面齊平於或低於該絕緣間隔物的該底表面。
- 如請求項8之動態隨機存取記憶體，其中該第一氣隙的該第一部分橫向延伸至該絕緣間隔物的該底表面的正下方。
- 如請求項5之動態隨機存取記憶體，更包括：一襯層，形成於該電容接觸結構的側壁且環繞該電容接觸結構，其中該襯層位於該第二部分與該第三部分之間，使該第二部分與該第三部分彼此隔離。
- 一種動態隨機存取記憶體的製造方法，包括：形成一埋入式字元線於一基板中，其中該埋入式字元線沿著一第一方向延伸；形成一位元線於該基板上，其中該位元線沿著與該第一方向垂直的一第二方向延伸；形成一位元線接觸結構於該位元線下方；形成一電容接觸結構相鄰於該位元線；以及形成一氣隙結構環繞該電容接觸結構，其中該氣隙結構包括：一第一氣隙，位於該電容接觸結構的一第一側，其中該第一氣隙暴露出位於該基板中的一淺溝隔離結構；以及 一第二氣隙，位於該電容接觸結構的一第二側，其中該第二氣隙暴露出該基板的一頂表面，其中該第一氣隙以及該第二氣隙為非對稱結構，且該第一氣隙的最底端低於該第二氣隙的最底端。
- 如請求項12之動態隨機存取記憶體的製造方法，其中形成該氣隙結構及形成該電容接觸結構包括：形成一開口相鄰於該位元線；順應性地形成一第一襯層於該開口中；進行一第一蝕刻製程，以移除該第一襯層的一部分及該淺溝隔離結構的一部分；形成一第一接觸部件於該開口中，其中該第一接觸部件的一部分延伸進入該淺溝隔離結構中；進行一第二蝕刻製程，以完全移除該第一襯層，並移除該淺溝隔離結構位於該第一襯層下方的一部分；形成一緩衝層於該第一接觸部件上；順應性地形成一第二襯層於該開口中且覆蓋該緩衝層；進行一第三蝕刻製程，以移除該第二襯層的一部分；形成一第二接觸部件於該緩衝層上；以及進行一第四蝕刻製程，以移除該第二襯層的一部分。
- 如請求項13之動態隨機存取記憶體的製造方法，更包括：進行該第四蝕刻製程直到完全移除該第二襯層。
- 如請求項13之動態隨機存取記憶體的製造方法，其中在該第二蝕刻製程期間，該第一襯層的移除速率大於該基板的移除速率，且該第一襯層的移除速率大於該第一接觸部件的移除速率。
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