TWI685841B - 動態隨機存取記憶體及其製造方法 - Google Patents

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Abstract

本發明提供一種動態隨機存取記憶體及其製造方法。動態隨機存取記憶體包括埋入式位元線、複數條埋入式字元線、位元線接觸結構與導電插塞。埋入式位元線形成於基板中。埋入式字元線的底表面高於埋入式位元線的頂表面。位元線接觸結構形成於埋入式位元線上且具有一穿孔。位元線接觸結構與埋入式位元線不直接接觸。位元線接觸結構的材料不同於埋入式位元線的材料。導電插塞形成於位元線接觸結構與埋入式位元線之間且填滿穿孔。埋入式位元線藉由導電插塞電性連接到位元線接觸結構。

Description

動態隨機存取記憶體及其製造方法
本發明係有關於一種記憶體裝置，且特別係有關於一種具有埋入式位元線的動態隨機存取記憶體及其製造方法。
隨著動態隨機存取記憶體(DRAM)漸趨小型化，位元線與相鄰的電容接觸結構之間的距離愈來愈小，使兩者之間容易發生短路。再者，若位元線與相鄰的電容接觸結構之間的寄生電容太大，則對應儲存的資料的值將難以被分辨。如此一來，會降低產品的效能及良率。
若欲減少寄生電容，習知的一種DRAM提出降低位元線的高度(或厚度)，習知的另一種DRAM提出縮短位元線的長度。然而，前者將導致位元線的電阻值增加，而不利於記憶體裝置的操作且降低效能。另外，後者使每條位元線所對應的位元數變少，導致晶片面積變大，而不利於記憶體裝置的微小化。
因此，在本技術領域中，對於微型化且具有高效能及高良率的DRAM及其形成方法仍有所需求。
本發明實施例提供一種DRAM及其製造方法，能夠減少位元線與相鄰的電容接觸結構之間的寄生電容，並且有利於降低位元線的電阻值與DRAM的微型化。
本發明之一實施例係揭示一種DRAM，包括：埋入式位元線，形成於基板中，其中埋入式位元線沿著第一方向延伸；複數條埋入式字元線，形成於基板中，其中埋入式字元線彼此平行且沿著與第一方向交叉的第二方向延伸，且埋入式字元線的底表面高於埋入式位元線的頂表面；位元線接觸結構，形成於基板中，其中位元線接觸結構位於埋入式位元線上，且具有穿孔，位元線接觸結構與埋入式位元線不直接接觸，且其中位元線接觸結構的材料不同於埋入式位元線的材料；導電插塞，形成於位元線接觸結構與埋入式位元線之間且填滿穿孔，其中埋入式位元線藉由導電插塞電性連接到位元線接觸結構；以及電容結構，形成於基板之上且位於兩條相鄰的埋入式字元線之間。
本發明之一實施例係揭示一種DRAM的製造方法，包括：形成埋入式位元線於基板之中，其中埋入式位元線沿著第一方向延伸；形成複數條埋入式字元線於基板之中，其中埋入式字元線彼此平行且沿著與第一方向交叉的第二方向延伸，且埋入式字元線的底表面高於埋入式位元線的頂表面；形成位元線接觸結構於埋入式位元線上，且具有穿孔，位元線接觸結構與埋入式位元線不直接接觸，且其中位元線接觸結構的材料不同於埋入式位元線的材料；形成導電插塞於位元線接觸結構與埋入式位元線之間，其中導電插塞填滿穿孔，且埋入式位元線藉由導電插塞電性連接到位元線接觸結構；以及形成電容結構於基板之上，其中電容結構位於兩條相鄰的埋入式字元線之間。
在本發明實施例所提供之DRAM中，將位元線埋入基板中，可增加位元線與相鄰的電容接觸結構之間的距離。因此，能夠降低寄生電容。再者，由於位元線埋入基板中，只要增加位元線的厚度(或深度)，即可降低位元線的電阻值。根據本發明實施例所提供之DRAM，即使增加位元線的厚度，也不會增加寄生電容。因此，能夠明顯改善記憶體裝置的效能及良率。
為使本發明之目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
第1A圖至第1G圖為本發明一些實施例之DRAM 100的製造方法的各步驟中所對應的剖面示意圖。請參照第1A圖，形成多個隔離結構104於基板102中，且形成絕緣層106覆蓋於基板102及隔離結構104上。基板102的材料可包括矽、含矽半導體、絕緣層上覆矽(silicon on insulator, SOI)、或上述之組合。在本實施例中，基板102為矽基板。在一些實施例中，亦可在基板102中形成其他的結構，例如，可藉由佈植製程在基板102中形成p/n型井區或導電區(未繪示)。在本實施例中，隔離結構104為淺溝隔離結構(Shallow Trench Isolation)。
接著，形成埋入式位元線114於基板102中。詳細而言，可形成罩幕層(未繪示)覆蓋於基板102及絕緣層106上，將罩幕層、基板102及絕緣層106圖案化，以形成埋入式位元線溝槽115於基板102中。接著，依序且順應性地形成第一絕緣襯層112及第一襯層材料於埋入式位元線溝槽115中。接著，將第一導電材料填入埋入式位元線溝槽115中。接著，藉由回蝕刻製程移除一部分的第一襯層材料及第一導電材料，以形成第一襯層114a及第一導電層114b。在本說明書中，將第一襯層114a及第一導電層114b合稱為「埋入式位元線114」。接著，將絕緣材料填入埋入式位元線溝槽115中，以形成第一絕緣層118。
接著，形成埋入式字元線124於基板102中。詳細而言，可形成罩幕層(未繪示)覆蓋於基板102及絕緣層106上，將罩幕層、基板102及絕緣層106圖案化，以形成埋入式字元線溝槽125於基板102中。接著，依序且順應性地形成第二絕緣襯層122及第二襯層材料於埋入式字元線溝槽125中。接著，將第二導電材料填入埋入式字元線溝槽125中。接著，藉由回蝕刻製程移除一部分的第二襯層材料及第二導電材料，以形成第二襯層124a及第二導電層124b。在本說明書中，將第二襯層124a及第二導電層124b合稱為「埋入式字元線124」。接著，將絕緣材料填入埋入式字元線溝槽125中，以形成第二絕緣層128。
第一絕緣襯層112、第一絕緣層118、第二絕緣襯層122及第二絕緣層128的材料可選自氧化物、氮化物、氮氧化物、碳化物、其他合適的絕緣材料或上述之組合。第一絕緣層118的材料不同於絕緣層106及第一絕緣襯層112的材料。第二絕緣襯層122的材料不同於第二絕緣層128的材料。第一襯層材料與第二襯層材料可選自鈦、氮化鈦、氮化鎢、鉭或氮化鉭、其他合適的導電材料或上述之組合。第一導電材料及第二導電材料可選自鎢、鋁、銅、金、銀、上述之合金、其他合適的金屬材料或上述之組合。在本實施例中，第一絕緣層118及第二絕緣襯層122的材料為氧化矽；絕緣層106、第一絕緣襯層112及第二絕緣層128的材料為氮化矽；第一襯層材料與第二襯層材料為氮化鈦；第一導電材料及第二導電材料為鎢。
請參照第1B圖，形成罩幕層130覆蓋於基板102、絕緣層106、第一絕緣層118及第二絕緣層128上。其中，罩幕層130的開口暴露出第一絕緣層118及其周圍的絕緣層106，即，罩幕層130的開口大於埋入式位元線溝槽115的開口。接著，藉由非等向性蝕刻製程部分地移除第一絕緣層118，以形成第一開口135於第一絕緣層118之上。在此非等向性蝕刻製程中，第一絕緣層118的蝕刻速率遠大於絕緣層106的蝕刻速率。如此一來，可於埋入式位元線溝槽115中自對準地形成第一開口135。
此外，由於第一絕緣襯層112是順應性地形成於埋入式位元線溝槽115中，因此容易在上述非等向性蝕刻製程中被移除。在一些實施例中，可視需要再進行一次蝕刻，以確保移除第一絕緣襯層112。其中，第一絕緣襯層112的厚度小於絕緣層106。例如，絕緣層106的厚度為第一絕緣襯層112的厚度的至少三倍。
請參照第1C圖，於第一開口135中填入導電材料層132’，再對導電材料層132’進行回蝕刻，使導電材料層132’的頂表面低於絕緣層106的頂表面。導電材料層132’的材料可不同於埋入式位元線114的材料。導電材料層132’的材料可包括經摻雜的多晶矽。在本實施例中，導電材料層132’的材料為摻雜砷的多晶矽。在本實施例中，可藉由製程的高溫可使導電材料層132’中的摻質擴散到基板102中，以形成汲極摻雜區142。在另一些實施例中，可藉由佈植製程形成汲極摻雜區142。
接著，形成絕緣間隔物134於第一開口135的側壁上，且絕緣間隔物134定義出第二開口145。第二開口145的頂部寬度大於第二開口145的底部寬度。絕緣間隔物134的材料可包括氧化物、氮化物、氮氧化物、碳化物、或上述之組合。在本實施例中，絕緣間隔物134為藉由化學氣相沉積法所形成的氮化矽。
請參照第1D圖，進行第一蝕刻製程，以形成穿過導電材料層132’且延伸進入第一絕緣層118之中的穿孔155。在本實施例中，第一蝕刻製程為非等向性的乾式蝕刻製程。再者，在第一蝕刻製程中，第一絕緣層118的蝕刻速率或導電材料層132’的蝕刻速率遠大於絕緣間隔物134的蝕刻速率。因此，絕緣間隔物134可作為蝕刻罩幕，以保護位於其下方的導電材料層132’不會被移除。換言之，可自對準地於對應第二開口145的位置形成穿孔155。藉此，可大幅簡化製程，並且降低生產所需的時間與成本。在後續的步驟中，埋入式位元線114可藉由導電材料層132’電性連接到汲極摻雜區142。因此，在本說明書中，也將具有穿孔155的導電材料層132’稱為「位元線接觸結構132」。
請參照第1E圖，在第一蝕刻製程之後，進行第二蝕刻製程，以完全移除第一絕緣層118並暴露出埋入式位元線114。第二蝕刻製程可包括等向性蝕刻製程、非等向性蝕刻製程或上述之組合。在本實施例中，第二蝕刻製程為等向性的濕式蝕刻製程。再者，在第二蝕刻製程中，第一絕緣層118的蝕刻速率遠大於絕緣間隔物134的蝕刻速率或導電材料層132’的蝕刻速率。因此，穿孔155位於位元線接觸結構132下方的部分被拓寬。
請參照第1F圖，將導電材料填滿第二開口145及穿孔155。接著，回蝕刻部分的導電材料，以形成導電插塞154。導電插塞154的頂表面低於絕緣層106的頂表面。導電插塞154直接接觸埋入式位元線114。因此，埋入式位元線114可藉由導電插塞154電性連接到位元線接觸結構132。可選用填洞能力較佳的導電材料作為導電插塞154的材料，以減少或消除導電插塞154中的空孔，進而降低導電插塞154的電阻值或避免斷路，進而改善DRAM 100的效能。導電插塞154的材料可包括鈦、氮化鈦、氮化鎢、鉭或氮化鉭、其他合適的導電材料或上述之組合。在本實施例中，導電插塞154的材料為氮化鈦。此外，導電插塞154的頂表面高於位元線接觸結構132的頂表面，以確保回蝕刻導電材料時位元線接觸結構132不會受到傷害。如此一來，可避免位元線接觸結構132發生斷路，進而改善DRAM 100的良率。
請參照第1G圖，移除位於埋入式字元線124與隔離結構104之間的絕緣層106，並沉積導電材料，以形成電容接觸結構160於基板102上。接著，形成絕緣層158覆蓋於基板102上。將絕緣層158圖案化，以在絕緣層158中形成多個電容結構170。絕緣層158的材料可包括氧化物、氮化物、氮氧化物、或上述之組合。電容接觸結構160的材料可包括經摻雜的結晶矽、經摻雜的多晶矽、經摻雜的非結晶矽、或上述之組合。在本實施例中，絕緣層158的材料為氧化矽，且電容接觸結構160的材料為摻雜砷的多晶矽。在本實施例中，可藉由製程的高溫可使電容接觸結構160中的摻質擴散到基板102中，以形成源極摻雜區144。在另一些實施例中，可藉由佈植製程形成源極摻雜區144。之後，可進行其他習知的製程，以完成DRAM 100，在此不再詳述。
在本實施例所提供之DRAM的製造方法中，是先形成埋入式位元線114後，才形成埋入式字元線124。因此，能夠視需要而調整埋入式位元線114的厚度，而不會對埋入式字元線124造成影響。其中，埋入式位元線114的電阻值隨著厚度愈大而愈低，進而改善DRAM 100的效能。此外，由於埋入式位元線114與電容接觸結構160分別位於基板102的上方與下方，即使增加埋入式位元線114的厚度，也不會增加埋入式位元線114與電容接觸結構160之間的寄生電容，能夠明顯改善DRAM 100的效能及良率。
第2圖為本發明一些實施例之DRAM 100的上視示意圖。第1G圖是沿著第2圖的AA剖線所繪製的剖面示意圖。請參照第1G圖與第2圖，DRAM 100包括形成於基板102中的複數條埋入式字元線124及埋入式位元線114，且埋入式字元線124的底表面高於埋入式位元線114的頂表面。埋入式位元線114沿著第一方向延伸。埋入式字元線124彼此平行且沿著與第一方向交叉的第二方向延伸。在本實施例中，第一方向實質上垂直於第二方向。DRAM 100包括形成於基板中且具有穿孔155的位元線接觸結構132。位元線接觸結構132位於埋入式位元線114上，且不直接接觸埋入式位元線114。位元線接觸結構132的材料不同於埋入式位元線114的材料。在一些實施例中，埋入式位元線114包括第一襯層114a及第一導電層114b，且位元線接觸結構132的材料不同於第一襯層114a的材料，亦不同於第一導電層114b的材料。DRAM 100包括導電插塞154形成於位元線接觸結構132與埋入式位元線114之間且填滿穿孔115。在一些實施例中，導電插塞154的材料不同於位元線接觸結構132的材料，且導電插塞154的材料也不同於埋入式位元線114之第一導電層114b的材料。埋入式位元線114藉由導電插塞154電性連接到位元線接觸結構132。DRAM 100包括電容結構170形成於基板102之上且位於兩條相鄰的埋入式字元線124之間。
在一些實施例中，位元線接觸結構132與埋入式位元線114間隔一距離D，且此距離D小於埋入式位元線114的厚度T。藉此，可降低埋入式位元線114的電阻值。再者，埋入式位元線114位於位元線接觸結構132下方深度D的位置，且埋入式字元線124位於埋入式位元線114與位元線接觸結構132之間，使埋入式位元線114與電容接觸結構160之間保持一段距離。因此，即使增加埋入式位元線114的厚度T，埋入式位元線114與電容接觸結構160之間的寄生電容也很小。
在本實施例中，導電插塞154包括第一部分、第二部分及第三部分。導電插塞154的第一部分自埋入式位元線114的頂表面向上延伸，且具有第一寬度W1。導電插塞154的第二部分自位元線接觸結構132的頂表面向下延伸且鄰接於第一部分。導電插塞154的第二部分具有第二寬度W2，且第二寬度W2小於第一寬度W1。導電插塞154的第三部分自位元線接觸結構132的頂表面向上延伸，且具有朝向下方逐漸縮窄的寬度。在本實施例中，藉由將第一部分配置得較寬，可降低導電插塞154的電阻值。再者，如上所述，藉由配置導電插塞154的第三部分，能夠確保回蝕刻導電材料時不會傷害到位元線接觸結構132。在另一些實施例中，導電插塞154僅包括第一部分及第二部分。換言之，導電插塞154的頂表面與位元線接觸結構132的頂表面共平面。
請參照第1C圖，在本實施例中，DRAM 100包括形成於基板102中的隔離結構104、埋入式位元線溝槽115及埋入式字元線溝槽125 (標示於第1A圖中)。埋入式字元線溝槽125 (例如，第1C圖中左方第二條埋入式字元線溝槽125)的一部分位於隔離結構104與埋入式位元線溝槽115之間。埋入式位元線114形成於埋入式位元線溝槽115中，且埋入式字元線124形成於埋入式字元線溝槽125中。隔離結構104與相鄰的埋入式字元線溝槽125間隔一第一間距Wc，且埋入式位元線溝槽115與埋入式字元線溝槽125間隔一第二間距Wa。第一間距Wc大於第二間距Wa。請參照第1G圖，汲極摻雜區142與源極摻雜區144中的摻質分別是來自於位元線接觸結構132與電容接觸結構160。由於位元線接觸結構132的體積較小，且位元線接觸結構132中的摻質含量較少。因此，若第二間距Wa小於第一間距Wc，則可使汲極摻雜區142的電阻值與源極摻雜區144的電阻值相近，有利於DRAM的操作。
第3A圖至第3C圖為本發明另一些實施例之不同導電插塞154的剖面示意圖。為了簡化圖式，第3A圖至第3C圖僅繪示位於埋入式位元線溝槽115中的元件，DRAM 100的其他元件可與第1G圖相同而省略。在第3A圖至第3C圖中，相同於第1G圖所繪示的元件使用相同的標號表示。為了簡化說明，關於相同於第1G圖所繪示的元件及其形成製程步驟，在此不再詳述。
第3A圖所示的導電插塞154與第1G圖所示的導電插塞154相似，差異在於第3A圖的導電插塞154包括第二襯層154a及第二導電層154b。第二襯層154a與埋入式位元線114直接接觸，且第二襯層154a形成於位元線接觸結構132的穿孔155的表面。當形成如第1E圖所示的結構之後，可順應性地形成第二襯層154a於穿孔155及第二開口145的表面上。接著，再以第二導電層154b填滿穿孔155及第二開口145。之後再回蝕刻部分的第二襯層154a及第二導電層154b，以形成如第3A圖所示的導電插塞154。
在第3A圖所示的實施例中，第二襯層154a的填洞能力較佳，且第二襯層154a與位元線接觸結構132之間的黏著性較佳。因此，第二襯層154a能夠順應性地形成在穿孔155的表面，並且可增進第二導電層154b與位元線接觸結構132之間的黏著性。再者，第二導電層154b的導電性較佳。因此，可降低導電插塞154的電阻值，進而改善DRAM 100的效能。第二襯層154a的材料可包括鈦、氮化鈦、氮化鎢、鉭或氮化鉭、或上述之組合。第二導電層154b的材料可包括鎢、鋁、銅、金、銀、上述之合金、或上述之組合。在本實施例中，第二襯層154a的材料為氮化鈦，且第二導電層154b的材料為鎢。
第3B圖與第1G圖所示的導電插塞154的差異在於，於第3B圖中，在位元線接觸結構132與埋入式位元線114之間包括圍繞導電插塞154的第一絕緣層118。當形成如第1D圖所示的結構之後，可持續進行第一蝕刻製程，直到暴露出第一導電層114b的頂表面。接著，不進行第二蝕刻製程，而將填洞能力較佳的導電材料填滿穿孔155及第二開口145。之後再進行回蝕刻製程，以形成如第3B圖所示的導電插塞154。
在本實施例中，導電插塞154包括第一部分154x、第二部分154y及第三部分154z。第一部分154x自埋入式位元線114的頂表面向上延伸，且具有第一寬度W3。第二部分154y自位元線接觸結構132的頂表面向下延伸且鄰接於第一部分。導電插塞154的第二部分具有第二寬度W4，且第二寬度W4實質上等於第一寬度W3。第三部分154z自位元線接觸結構132的頂表面向上延伸，且具有朝向下方逐漸縮窄的寬度。
在本實施例中，穿孔155的下部分並未被拓寬，因此，可減少或消除在導電插塞154中產生的空孔，進而改善DRAM 100的良率。再者，在本實施例中，不需進行第二蝕刻製程，因此可簡化製程。再者，可避免第二蝕刻製程的蝕刻溶液殘留於DRAM 100中，而可降低其他元件受損的風險。在另一些實施例中，第二寬度W4小於第一寬度W3。
第3C圖所示的導電插塞154與第3B圖所示的導電插塞154相似，差異在於第3C圖所示的導電插塞154包括第二襯層154a及第二導電層154b。在本實施例中，第二導電層154b的導電性優於第二襯層154a的導電性。因此，可降低導電插塞154的電阻值，進而改善DRAM 100的效能。
第4A圖至第4C圖為本發明另一些實施例之製造導電插塞的各步驟中所對應的剖面示意圖。為了簡化圖式，第4A圖至第4C圖僅繪示位於埋入式位元線溝槽中的元件，DRAM 100的其他元件可與第1G圖相同而省略。在第4A圖至第4C圖中，相同於第1G圖所繪示的元件使用相同的標號表示。為了簡化說明，關於相同於第1G圖所繪示的元件及其形成製程步驟，在此不再詳述。
請參照第4A圖，當形成如第1D圖所示的結構之後，順應性地形成導電襯層156於穿孔155及第二開口145的表面上。請參照第4B圖，進行第二蝕刻製程，以移除位於穿孔155底部的導電襯層156及一部分的第一絕緣層118，並暴露出埋入式位元線114。接著，將填洞能力較佳的導電材料填滿穿孔155及第二開口145。之後再回蝕刻一部分的導電襯層156及導電材料，以形成如第4C圖所示的導電插塞154。
導電襯層156及導電插塞154的材料可選自鈦、氮化鈦、氮化鎢、鉭或氮化鉭或上述之組合。在本實施例中，導電襯層156及導電插塞154的材料皆為氮化鈦，因此可簡化製程。再者，在本實施例中，由於導電襯層156及導電插塞154的材料相同，因此，將導電襯層156視為導電插塞154的一部分。在另一些實施例中，導電插塞154包括第二襯層154a及第二導電層154b。第二蝕刻製程可包括等向性蝕刻製程、非等向性蝕刻製程或上述之組合。在本實施例中，第二蝕刻製程為非等向性的乾式蝕刻製程。
請參照第4C圖，在本實施例中，導電插塞154包括第一部分154x、第二部分154y及第三部分154z。第一部分154x自埋入式位元線114的頂表面向上延伸，且具有第一寬度W5。第二部分154y自位元線接觸結構132的頂表面向下延伸且鄰接於第一部分。導電插塞154的第二部分具有第二寬度W6 (即，導電襯層156及導電插塞154的合計寬度)，且第二寬度W6大於第一寬度W5。第三部分154z自位元線接觸結構132的頂表面向上延伸，且具有朝向下方逐漸縮窄的寬度。
在本實施例中，當進行第二蝕刻製程時，導電襯層156覆蓋於位元線接觸結構132的側壁，因此，可確保位元線接觸結構132不會受到第二蝕刻製程(例如，側向蝕刻作用)而損傷。再者，在本實施例中，第二蝕刻製程為乾式蝕刻製程，因此，可避免蝕刻溶液殘留於DRAM 100中。此外，在本實施例中，穿孔155的下部分未被拓寬，因此，可減少或消除在導電插塞154中產生的空孔。藉由以上的改良，可進一步改善DRAM 100的良率。
第5A圖至第5C圖為本發明另一些實施例之製造導電插塞的各步驟中所對應的剖面示意圖。為了簡化圖式，第5A圖至第5C圖僅繪示位於埋入式位元線溝槽中的元件，DRAM 100的其他元件可與第1G圖相同而省略。在第5A圖至第5C圖中，相同於第1G圖所繪示的元件使用相同的標號表示。為了簡化說明，關於相同於第1G圖所繪示的元件及其形成製程步驟，在此不再詳述。
請參照第5A圖，當形成如第1D圖所示的結構之後，順應性地形成導電襯層156於穿孔155及第二開口145的表面上。請參照第5B圖，進行第二蝕刻製程，以移除位於穿孔155底部的導電襯層156及一部分的第一絕緣層118，並暴露出埋入式位元線114。接著，將填洞能力較佳的導電材料填滿穿孔155及第二開口145。之後再回蝕刻一部分的導電襯層156及導電材料，以形成如第5C圖所示的導電插塞154。
在本實施例中，導電襯層156及導電插塞154的材料皆為氮化鈦，因此，將導電襯層156視為導電插塞154的一部分。在另一些實施例中，導電插塞154包括第二襯層154a及第二導電層154b。第二蝕刻製程可包括等向性蝕刻製程、非等向性蝕刻製程或上述之組合。在本實施例中，第二蝕刻製程為等向性的濕式蝕刻製程。
請參照第5C圖，第一絕緣層118並未被完全移除，且位於位元線接觸結構132與埋入式位元線114之間的第一絕緣層118圍繞導電插塞154。在本實施例中，導電插塞154包括第一部分154x、第二部分154y及第三部分154z。第一部分154x自埋入式位元線114的頂表面向上延伸，且第一部分154x的側壁朝向第一絕緣層118凸出。將第一部分154x的最大寬度定義為第一寬度W7。第二部分154y自位元線接觸結構132的頂表面向下延伸且鄰接於第一部分。導電插塞154的第二部分具有第二寬度W8 (即，導電襯層156及導電插塞154的合計寬度)，且第二寬度W8小於第一寬度W7。第三部分154z自位元線接觸結構132的頂表面向上延伸，且具有朝向下方逐漸縮窄的寬度。在本實施例中，穿孔155的下部分被拓寬，因此，可降低導電插塞154的電阻值，進而改善DRAM 100的效能。
綜上所述，在本發明實施例所提供之DRAM的製造方法中，能夠視需要而增加埋入式位元線的厚度，以降低其電阻值。因此，能夠改善DRAM的效能。再者，由於埋入式位元線與電容接觸結構分別位於基板的上方與下方，可降低埋入式位元線與電容接觸結構之間的寄生電容。因此，能夠大幅改善DRAM的效能及良率。此外，可在位元線接觸結構上自對準地形成穿孔，因此，可大幅簡化製程，並且降低生產所需的時間與成本。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧DRAM
104‧‧‧隔離結構
102‧‧‧基板
106‧‧‧絕緣層
112‧‧‧第一絕緣襯層
114‧‧‧埋入式位元線
114a‧‧‧第一襯層
114b‧‧‧第一導電層
115‧‧‧埋入式位元線溝槽
118‧‧‧第一絕緣層
122‧‧‧第二絕緣襯層
124‧‧‧埋入式字元線
124a‧‧‧第二襯層
124b‧‧‧第二導電層
125‧‧‧埋入式字元線溝槽
128‧‧‧第二絕緣層
130‧‧‧罩幕層
132‧‧‧位元線接觸結構
132’‧‧‧導電材料層
134‧‧‧絕緣間隔物
135‧‧‧第一開口
142‧‧‧汲極摻雜區
144‧‧‧源極摻雜區
145‧‧‧第二開口
154‧‧‧導電插塞
154a‧‧‧第二襯層
154b‧‧‧第二導電層
154x‧‧‧第一部分
154y‧‧‧第二部分
154z‧‧‧第三部分
155‧‧‧穿孔
156‧‧‧導電襯層
158‧‧‧絕緣層
160‧‧‧電容接觸結構
170‧‧‧電容結構
D‧‧‧距離
T‧‧‧厚度
Wa‧‧‧第二間距
Wc‧‧‧第一間距
W1、W3、W5、W7‧‧‧第一寬度
W2、W4、W6、W8‧‧‧第二寬度
第1A圖至第1G圖為本發明一些實施例之製造DRAM的各步驟中所對應的剖面示意圖。 第2圖為本發明一些實施例之DRAM的上視示意圖。 第3A圖至第3C圖為本發明另一些實施例之不同導電插塞的剖面示意圖。 第4A圖至第4C圖為本發明另一些實施例之製造導電插塞的各步驟中所對應的剖面示意圖。 第5A圖至第5C圖為本發明另一些實施例之製造導電插塞的各步驟中所對應的剖面示意圖。
100‧‧‧動態隨機存取記憶體
102‧‧‧基板
104‧‧‧隔離結構
106‧‧‧絕緣層
112‧‧‧第一絕緣襯層
114‧‧‧埋入式位元線
114a‧‧‧第一襯層
114b‧‧‧第一導電層
122‧‧‧第二絕緣襯層
124‧‧‧埋入式字元線
124a‧‧‧第二襯層
124b‧‧‧第二導電層
128‧‧‧第二絕緣層
132‧‧‧位元線接觸結構
134‧‧‧絕緣間隔物
142‧‧‧汲極摻雜區
144‧‧‧源極摻雜區
154‧‧‧導電插塞
158‧‧‧絕緣層
160‧‧‧電容接觸結構
170‧‧‧電容結構
D‧‧‧距離
T‧‧‧厚度
W1‧‧‧第一寬度
W2‧‧‧第二寬度

Claims (18)

  1. 一種動態隨機存取記憶體，包括：一埋入式位元線，形成於一基板中，其中該埋入式位元線沿著一第一方向延伸；複數條埋入式字元線，形成於該基板中，其中該等埋入式字元線彼此平行且沿著與該第一方向交叉的一第二方向延伸，且該等埋入式字元線的底表面高於該埋入式位元線的一頂表面；一位元線接觸結構，形成於該基板中，其中該位元線接觸結構位於該埋入式位元線上，且圍繞一穿孔，其中該穿孔貫穿該位元線接觸結構，該位元線接觸結構與該埋入式位元線不直接接觸，且其中該位元線接觸結構的材料不同於該埋入式位元線的材料；一導電插塞，形成於該位元線接觸結構與該埋入式位元線之間且填滿該穿孔，其中該埋入式位元線藉由該導電插塞電性連接到該位元線接觸結構；以及一電容結構，形成於該基板之上且位於兩條相鄰的該等埋入式字元線之間。
  2. 如申請專利範圍第1項所述之動態隨機存取記憶體，其中該位元線接觸結構與該埋入式位元線間隔一距離，且該距離小於該埋入式位元線的厚度。
  3. 如申請專利範圍第1項所述之動態隨機存取記憶體，其中該埋入式位元線包括一第一襯層及一第一導電層，其中該第一導電 層包括一第一導電材料，且其中該位元線接觸結構包括不同於該第一導電材料的一第二導電材料。
  4. 如申請專利範圍第3項所述之動態隨機存取記憶體，其中該導電插塞由一第三導電材料所形成，且該第三導電材料不同於該第一導電材料及該第二導電材料。
  5. 如申請專利範圍第1項所述之動態隨機存取記憶體，更包括一絕緣層，形成於該位元線接觸結構與該埋入式位元線之間且圍繞該導電插塞。
  6. 如申請專利範圍第5項所述之動態隨機存取記憶體，其中該導電插塞包括：一第一部分，自該埋入式位元線的該頂表面向上延伸，其中該第一部分具有一第一寬度；以及一第二部分，自該位元線接觸結構的一頂表面向下延伸且鄰接於該第一部分，其中該第二部分具有大於該第一寬度的一第二寬度。
  7. 如申請專利範圍第1項所述之動態隨機存取記憶體，其中該導電插塞包括：一第一部分，自該埋入式位元線的該頂表面向上延伸，其中該第一部分具有一第一寬度；以及一第二部分，自該位元線接觸結構的一頂表面向下延伸且鄰接於該第一部分，其中該第二部分具有一第二寬度，且其中該第二寬度等於或小於該第一寬度。
  8. 如申請專利範圍第7項所述之動態隨機存取記憶體，更包括一絕緣層，形成於該位元線接觸結構與該埋入式位元線之間且圍繞該導電插塞，其中該導電插塞的該第一部分的側壁朝向該絕緣層凸出。
  9. 如申請專利範圍第3項所述之動態隨機存取記憶體，其中該導電插塞包括一第二襯層及一第二導電層，其中該第二襯層與該埋入式位元線直接接觸，且該第二襯層形成於該位元線接觸結構的該穿孔的表面。
  10. 如申請專利範圍第1項所述之動態隨機存取記憶體，其中該導電插塞的頂表面高於該位元線接觸結構的頂表面。
  11. 如申請專利範圍第1項所述之動態隨機存取記憶體，更包括：一隔離結構，形成於該基板中；複數個埋入式字元線溝槽，形成於該基板中，其中該等埋入式字元線形成於該埋入式字元線溝槽中；一埋入式位元線溝槽，形成於該基板中，其中該埋入式位元線形成於該埋入式位元線溝槽中；其中，各該埋入式字元線溝槽的一部分位於該隔離結構與該埋入式位元線溝槽之間，且該隔離結構與該埋入式字元線溝槽的該部分間隔一第一間距，該埋入式位元線溝槽與該埋入式字元線溝槽的該部分間隔一第二間距，且該第一間距大於該第二間距。
  12. 一種動態隨機存取記憶體的製造方法，包括： 形成一埋入式位元線於一基板之中，其中該埋入式位元線沿著一第一方向延伸；形成複數條埋入式字元線於該基板之中，其中該等埋入式字元線彼此平行且沿著與該第一方向交叉的一第二方向延伸，且該等埋入式字元線的底表面高於該埋入式位元線的一頂表面；形成一位元線接觸結構於該埋入式位元線上，且形成貫穿該位元線接觸結構的一穿孔，該位元線接觸結構與該埋入式位元線不直接接觸，且其中該位元線接觸結構的材料不同於該埋入式位元線的材料；形成一導電插塞於該位元線接觸結構與該埋入式位元線之間，其中該導電插塞填滿該穿孔，且該埋入式位元線藉由該導電插塞電性連接到該位元線接觸結構；以及形成一電容結構於該基板之上，其中該電容結構位於兩條相鄰的該等埋入式字元線之間。
  13. 如申請專利範圍第12項所述之動態隨機存取記憶體的製造方法，其中形成該位元線接觸結構包括：形成一絕緣層於該埋入式位元線之上；形成一導電材料層於該絕緣層之上；以及進行一第一蝕刻製程，以形成該穿孔於該導電材料層之中，其中該穿孔穿過該導電材料層且延伸進入該絕緣層之中。
  14. 如申請專利範圍第13項所述之動態隨機存取記憶體的製造方法，更包括： 在該第一蝕刻製程之後，進行一第二蝕刻製程，以完全移除該絕緣層並暴露出該埋入式位元線；以及填入一第二導電材料於該穿孔之中，以形成該導電插塞。
  15. 如申請專利範圍第13項所述之動態隨機存取記憶體的製造方法，更包括：填入一第二導電材料於該穿孔之中，以形成該導電插塞，其中，該穿孔暴露出該埋入式位元線的該頂表面的一部分，且該絕緣層圍繞該導電插塞。
  16. 如申請專利範圍第13項所述之動態隨機存取記憶體的製造方法，更包括：在該第一蝕刻製程之後，順應性地形成一導電襯層於該穿孔之中；進行一第二蝕刻製程，以移除位於該穿孔底部的該導電襯層及一部分的該絕緣層，並暴露出該埋入式位元線的該頂表面；以及填入一第二導電材料於該穿孔之中，以形成該導電插塞。
  17. 如申請專利範圍第16項所述之動態隨機存取記憶體的製造方法，其中該第二蝕刻製程為一非等向性蝕刻製程。
  18. 如申請專利範圍第16項所述之動態隨機存取記憶體的製造方法，其中該第二蝕刻製程為一等向性蝕刻製程。
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