CN115568207A - 半导体结构和半导体结构的制备方法 - Google Patents
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Abstract
本发明提供一种半导体结构和半导体结构的制备方法，涉及半导体制造技术领域。该半导体结构包括：衬底，衬底具有位线凹槽；位线，位线位于位线凹槽内，且沿第一方向延伸；垂直晶体管，垂直晶体管位于位线上方；位线包括位线接触结构，位线接触结构为凹状和/或凸状结构；垂直晶体管通过位线接触结构与位线电连接。本发明能够降低位线接触电阻，提高信号传输速度，提高半导体结构稳定性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构和半导体结构的制备方法。
背景技术
半导体器件集成密度的增加对半导体器件的制造工艺提出了更高的要求。随着技术节点的演进，增加位线接触面积的难度越来越大，对半导体存储器制造工艺的改进难度越来越大。
发明内容
本发明提供一种半导体结构和半导体结构的制备方法，能够增加位线接触面积，降低位线接触电阻，提高半导体结构的传输性能。
为了实现上述目的，第一方面，本发明提供一种半导体结构，包括：
衬底，所述衬底具有位线凹槽。
位线，所述位线位于所述位线凹槽内，且沿第一方向延伸。
垂直晶体管，所述垂直晶体管位于所述位线上方。
所述位线包括位线接触结构，所述位线接触结构为凹状和/或凸状结构；
所述垂直晶体管通过所述位线接触结构与所述位线电连接。
可选的，所述垂直晶体管位于所述位线接触结构上，并与所述位线接触结构嵌合。
可选的，所述位线接触结构包括过渡层和种子层，所述种子层位于所述过渡层的上表面。
可选的，所述垂直晶体管包括依次堆叠的第一掺杂区、沟道区及第二掺杂区，所述第一掺杂区与所述位线接触。
可选的，所述半导体结构还包括：
字线，所述字线环绕所述沟道区设置，且沿第二方向延伸；
隔离结构，所述隔离结构位于相邻的所述位线之间。
可选的，所述字线包括：
栅介质层，所述栅介质层环绕所述沟道区设置；
栅导电层，所述栅导电层环绕所述沟道区设置，且位于所述沟道区对应的所述栅介质层的侧表面上。
可选的，所述位线接触结构包括至少一个凹状和/或至少一个凸状结构。
可选的，所述位线接触结构的表面为曲面或折面。
可选的，所述位线凹槽的高度为50-200nm。
可选的，所述位线接触结构的凸状和/或凹状结构的高度为1-10nm。
第二方面，本发明提供一种半导体结构的制备方法，包括：
提供衬底；在所述衬底上形成位线凹槽；
在所述位线凹槽内形成位线；所述位线沿第一方向延伸；
在所述位线上形成位线接触结构；所述位线接触结构为凹状和/或凸状结构；
在所述位线上方形成垂直晶体管；所述垂直晶体管通过所述位线接触结构与所述位线电连接。
可选的，所述在所述位线上方形成垂直晶体管的步骤中，包括：
在所述位线接触结构上形成所述垂直晶体管，所述垂直晶体管与所述位线接触结构嵌合。
可选的，所述在所述位线上形成位线接触结构的步骤中，包括：
在所述位线上形成过渡层；所述过渡层的材料包括TiN；
在所述过渡层上形成种子层；所述种子层的材料包括多晶硅。
可选的，所述在所述位线接触结构上形成所述垂直晶体管的步骤中，包括：
在所述种子层上方形成所述垂直晶体管。
可选的，所述在所述种子层上方形成所述垂直晶体管的步骤前，还包括：
对所述种子层进行退火工艺。
可选的，所述在所述位线上方形成垂直晶体管的步骤中，包括：
在所述位线上形成第一掺杂区；
在所述第一掺杂区上形成沟道区；
形成字线；所述字线环绕所述沟道区设置，且沿第二方向延伸；
在所述沟道区上形成第二掺杂区。
可选的，所述形成字线的步骤中，包括：
形成栅介质层；所述栅介质层环绕所述沟道区设置；
在所述栅介质层外围形成栅导电层；所述栅导电层环绕所述沟道区设置，且位于所述沟道区对用的所述栅介质层的侧表面上。
本发明提供了一种结构为凹状和/或凸状的位线接触结构，使得垂直晶体管通过位线接触结构与位线电性连接时，有效增加了位线接触结构的接触面积，降低了位线的接触电阻，提高了电荷传输速度，进而提高了信号传输速度。此外，本发明提供的半导体结构，通过在衬底上形成位线凹槽，将位线设置在位线凹槽内，以形成掩埋位线结构，有利于提高半导体结构的稳定性。同时，相对于平面晶体管，本发明所述的垂直晶体管在占用相同衬底面积下，能够有效提高器件的集成度，增大存储容量。
本发明的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A为本发明实施例提供的第一种半导体结构的结构示意图；
图1B为本发明实施例提供的第一种半导体结构的俯视图；
图2为本发明实施例提供的第二种半导体结构的结构示意图；
图3为本发明实施例提供的第三种半导体结构的结构示意图；
图4为本发明实施例提供的第四种半导体结构的结构示意图；
图5为本发明实施例提供的半导体结构的另一种抵接面的结构示意图；
图6为本发明实施例提供的半导体结构的制备方法的流程示意图；
图7为本发明实施例提供的半导体结构中位线接触结构的制备方法的流程示意图；
图8为本发明实施例提供的半导体结构中垂直晶体管的制备方法的流程示意图；
图9A为本发明实施例提供的第一种半导体结构的衬底上形成位线凹槽后的结构示意图；
图9B为本发明实施例提供的第一种半导体结构的衬底上形成位线凹槽后的俯视图；
图10A为本发明实施例提供的第一种半导体结构的位线凹槽上形成位线后的结构示意图；
图10B为本发明实施例提供的第一种半导体结构的位线凹槽上形成位线后的俯视图；
图11A为本发明实施例提供的第一种半导体结构的位线上形成位线接触结构后的结构示意图；
图11B为本发明实施例提供的第一种半导体结构的位线上形成位线接触结构后的俯视图；
图12A为本发明实施例提供的第一种半导体结构的位线上形成第一掺杂区后的结构示意图；
图12B为本发明实施例提供的第一种半导体结构的位线上形成第一掺杂区后的俯视图；
图12C为本发明实施例提供的第一种半导体结构的位线上形成第一掺杂区后的另一种结构的结构示意图；
图13A为本发明实施例提供的第一种半导体结构的衬底上形成介质层后的结构示意图；
图13B为本发明实施例提供的第一种半导体结构的衬底上形成介质层后的俯视图；
图14A为本发明实施例提供的第一种半导体结构的第一掺杂区上形成沟道区和字线后的结构示意图；
图14B为本发明实施例提供的第一种半导体结构的第一掺杂区上形成沟道区和字线后的俯视图；
图15A为本发明实施例提供的第一种半导体结构的沟道区上形成第二掺杂区后的结构示意图；
图15B为本发明实施例提供的第一种半导体结构的沟道区上形成第二掺杂区后的俯视图；
图16为本发明实施例提供的第二种半导体结构的位线上形成位线接触结构后的结构示意图；
图17为本发明实施例提供的第二种半导体结构的位线上形成第一掺杂区后的结构示意图；
图18为本发明实施例提供的第二种半导体结构的衬底上形成介质层后的结构示意图；
图19为本发明实施例提供的第二种半导体结构的第一掺杂区上形成沟道区和字线后的结构示意图；
图20为本发明实施例提供的第三种半导体结构的沟道区上形成第二掺杂区后的结构示意图；
图21为本发明实施例提供的第三种半导体结构的位线上形成位线接触结构后的结构示意图；
图22为本发明实施例提供的第三种半导体结构的位线上形成第一掺杂区后的结构示意图；
图23为本发明实施例提供的第三种半导体结构的衬底上形成介质层后的结构示意图；
图24为本发明实施例提供的第三种半导体结构的第一掺杂区上形成沟道区和字线后的结构示意图；
图25为本发明实施例提供的第三种半导体结构的沟道区上形成第二掺杂区后的结构示意图。
附图标记说明：
100-半导体结构；10-衬底；11-位线凹槽；12-介质层；
20-位线；21-第一导电层；22-第二导电层；30-位线接触结构；
31-过渡层；32-种子层；40-垂直晶体管；41-第一掺杂区；
42-沟道区；43-第二掺杂区；50-字线；51-栅介质层；
52-栅导电层；61-凸状结构；62-凹状结构。
具体实施方式
正如背景技术所述，目前的半导体结构中，一方面，由于位线与晶体管的接触面为平面，导致接触面积较小，另一方面，由于MOS晶体管的特征尺寸降低，使得位线与晶体管的接触面积进一步降低，进而造成位线与晶体管的接触电阻增加，使得信号传输性能下降，半导体结构性能下降。
有鉴于此，本发明提供了一种结构为凹状和/或凸状的位线接触结构，使得垂直晶体管通过位线接触结构与位线电性连接时，能有效增加位线接触结构的接触面积，降低位线接触结构处的接触电阻，提高电荷传输速度，进而提高信号传输速度。此外，本发明提供的半导体结构和半导体结构的制备方法，通过在衬底上形成位线凹槽，将位线设置在位线凹槽内，以便于形成掩埋位线结构，有利于提高半导体结构的稳定性。同时，相对于平面晶体管，本发明中的垂直晶体管在占用相同衬底面积下，能够有效提高器件的集成度，增大存储容量。
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的优选实施例中的附图，对本发明实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本发明一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。下面结合附图对本发明的实施例进行详细说明。
第一方面，本发明实施例提供一种半导体结构，如图1A和图1B所示，该半导体结构100包括：衬底10，衬底10具有位线凹槽11；位线20，位线20位于位线凹槽11内，且沿第一方向延伸；垂直晶体管40，垂直晶体管40位于位线20上方；位线20包括位线接触结构30，位线接触结构30为凹状和/或凸状结构。垂直晶体管40通过位线接触结构30与位线20电连接。通过设置位线接触结构30，使垂直晶体管40通过位线接触结构30与位线20电性连接，通过将位线接触结构30设置为凹状和/或凸状结构，可以增大垂直晶体管40与位线20的接触面积，能够降低位线20与垂直晶体管40之间的接触电阻，提高电荷传输速度，从而提高信号传输速度，提高半导体结构100的使用稳定性。
需要说明的是，“凹状和/或凸状结构”，在这里指的是，位线接触结构30的整体结构为凹状、凸状或凹状与凸状结合，本发明实施例提供的位线接触结构30相比于相关技术中的平面的接触结构，接触面积更大。
需要说明的是，通过在衬底10上形成位线凹槽11，将位线20设置在位线凹槽11内，便于形成掩埋位线结构。通过设置垂直晶体管40，相对于平面晶体管，在占用相同衬底10面积下，能够有效提高半导体结构100的集成度，增大存储容量。
需要说明的是，在图1B中，a方向表示第一方向，b方向表示第二方向，该衬底10的材料可以是单晶硅、多晶硅、无定型硅、硅锗化合物或绝缘体上硅(silicon-on-insulator，简称为SOI)等，或者本领域技术人员已知的其他材料，该衬底10可以为衬底10上的结构层提供支撑基础。该半导体结构100可以是存储器件或非存储器件。存储器件可以包括例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(StaticRandom Access Memory，SRAM)、快闪存储器、电可擦可编程只读存储器(ElectricallyErasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(PhaseChange Random Access Memory，PRAM)或磁阻随机存取存储器(Magnetoresistive RandomAccess Memory，MRAM)。非存储器件可以是逻辑器件(例如微处理器、数字信号处理器或微型控制器)或与其类似的器件。
需要说明的是，如图9A所示，位线凹槽11的高度范围介于50nm-200nm之间，在图中，H表示该高度，该高度具体可以是50nm、100nm、150nm、180nm或200nm，位线凹槽11的高度介于上述范围内，一方面可以降低半导体结构100的垂直高度，另一方面可以使位线20和垂直晶体管40均与衬底10稳固连接，提高半导体结构100的稳定性。
具体的，如图2所示，位线20包括第一导电层21和第二导电层22，第一导电层21位于位线凹槽11的内壁面上，第二导电层22位于第一导电层21上，第二导电层22的材料可以是W、TiN、TaN、Al、Ru或Cu等电阻较小的材料。第一导电层21的材料可以包括TiN，一方面，TiN具有一定的阻挡作用，能够有效防止第二导电层22的金属材料扩散至衬底，另一方面，TiN与金属材料具有良好的界面相容性，能够有效降低界面处的结构缺陷，提高半导体结构的良率。
位线接触结构30具体包括过渡层31和种子层32，种子层32位于过渡层31远离衬底10的一侧，过渡层31可以是TiN层，TiN与第二导电层22的金属材料具有良好的界面相容性，能够有效降低界面处的结构缺陷；种子层32可以是多晶硅，多晶硅材料可以通过退火工艺转化为单晶硅，以便在单晶硅的基础上外延生长垂直晶体管40。
具体的，垂直晶体管40位于位线接触结构30上，并与位线接触结构30相互嵌合，这样，一方面可以降低位线接触结构30处的接触电阻，另一方面由于垂直晶体管40的垂直高度较高，将垂直晶体管40和位线接触结构30通过嵌合的方式连接，也有利于提高半导体结构100的结构稳定性。
具体的，垂直晶体管40包括依次堆叠的第一掺杂区41、沟道区42及第二掺杂区43，第一掺杂区41与位线20接触，第一掺杂区41、沟道区42和第二掺杂区43中的掺杂离子的类型相同，例如掺杂离子均为N型离子或者均为P型离子。
垂直晶体管40还包括电容器(未示出)，垂直晶体管40的第二掺杂区43与电容器电性连接。在本发明实施例中，第一掺杂区构成垂直晶体管源极或者漏极中的一者，第二掺杂区构成垂直晶体管源极或者漏极中的另一者。这样，在第一掺杂区和第二掺杂区之间施加电压的时候，电流可以从沟道区42流过，且第一掺杂区与位线20电性连接，可以形成电流通路。
具体的，半导体结构100还包括：字线50和隔离结构。字线50环绕沟道区42设置，且沿第二方向延伸，这样可以通过字线50在第二方向上将多个沟道区电性连接。隔离结构位于相邻的位线20之间，并且隔离结构能够防止相邻的位线20之间短路，避免影响半导体结构100的稳定性，在本发明实施例中，相邻位线20之间的衬底10构成该隔离结构。
具体的，字线50包括：栅介质层51和栅导电层52，栅介质层51环绕沟道区42设置，栅导电层52环绕沟道区42设置，且位于沟道区42对应的栅介质层51的侧表面上，栅介质层51和栅导电层52共同构成字线50，每一字线50可环绕至少一个沟道区42。栅介质层51的材料可以是氧化物，例如氧化硅；栅导电层52的材料可以是W、TiN、TaN、Al、Ru或Cu等金属或金属化合物。
具体的，位线接触结构30包括三种结构，其中，第一种包括一个凹状结构，第二种包括一个凸状结构，第三种包括至少一个凹状结构和至少一个凸状结构。
在一些实施方式中，如图1A所示，位线接触结构30包括一个凹状结构62。凹状结构62可以直接通过刻蚀形成，在增加位线接触面积的同时，也简化了制备工艺。
在另一些实施方式中，如图2所示，位线接触结构30包括两个凹状结构62和一个凸状结构61，凸状结构61设置在两个凹状结构62之间，进一步增加了位线接触面积，降低了位线接触电阻，提升了电荷传输速度。
在一些实施例中，如图3和图4所示，位线接触结构还可以包括一个凸状结构61，需要说明的是，与图3中的结构相比，图4中进一步缩减了位线凹槽的高度，在增大位线接触面积的同时，也降低了半导体结构的高度，提高了半导体结构的稳定性。
在本发明实施例中，位线接触结构30的表面可以是曲面，如图5所示，这样可以避免位线接触结构30存在直角结构，使位线接触结构30更圆滑，有利于降低位线接触电阻。
需要说明的是，位线接触结构30的凸状和/或凹状结构的高度可以相同，本发明实施例以凹状结构62为例进行说明，如图11A所示，凸状和/或凹状结构的高度范围可以为1nm-10nm，在图中，h表示该高度，该高度具体可以是1nm、3nm、4nm、6nm、7nm、9nm或10nm，凸状和/或凹状结构的高度位于上述范围内，在保证增加位线接触面积的基础上，提高了垂直晶体管结构的稳定性。
本发明实施例还提供一种半导体结构的制备方法，该半导体结构的制备方法可以用于制备上述的半导体结构。
如图6所示，该半导体结构的制备方法包括：
S10：提供衬底。如图9A和图9B所示，在衬底10上刻蚀形成位线凹槽11。
S20：在位线凹槽内形成位线。如图10A和图10B所示，在位线凹槽11内依次沉积第一导电层21、第二导电层22形成位线20，位线20沿第一方向延伸。
S30：在位线上形成位线接触结构。位线接触结构30为凹状和/或凸状结构。如图11A和图11B所示，第一种半导体结构100的位线接触结构30为凹状结构62。如图16所示，第二种半导体结构100的位线接触结构30包括两个凹状结构62和一个凸状结构61。如图21所示，第三种半导体结构100的位线接触结构30包括一个凸状结构61。
S40：在位线上方形成垂直晶体管。垂直晶体管40通过位线接触结构30与位线20电连接。具体的，垂直晶体管40形成在位线接触结构30上，且垂直晶体管40与位线接触结构30嵌合。
具体的，如图7所示，在位线上形成位线接触结构的步骤中，包括：
S301：在位线上形成过渡层。过渡层31的材料包括TiN、W、TaN、Al、Ru或Cu等。
S302：在过渡层上形成种子层。种子层32的材料包括多晶硅，这样便于外延生长其他结构层。
需要说明的是，种子层32的形成具有以下两种方式：第一种方式，如图12A和图12B所示，种子层32只形成在过渡层31的底壁上。第二种方式，如图12C所示，种子层32形成在过渡层31的底壁和侧壁上。本发明实施例对种子层的形成方式不作限制。
需要说明的是，在本发明实施例中，垂直晶体管40形成在种子层32的上方，具体的，如图8所示，垂直晶体管的制备方法包括：
S401：对种子层进行退火工艺。退火工艺的温度为500℃-1000℃，处理的总时间为3h～5h。具体的，可以是在850℃的高温下持续30分钟，以及在550℃的高温下持续4小时，上述两个步骤依次进行，以降低多晶硅转换成单晶硅后的结构缺陷，进而提高后续外延生长垂直晶体管的质量。
S402：在位线上形成第一掺杂区。第二种半导体结构100在形成第一掺杂区41后的结构如图17所示，第三种半导体结构100在形成第一掺杂区41后的结构如图22所示。具体的，在形成第一掺杂区41后，在衬底10上形成介质层12，介质层12的上表面和第一掺杂区41的上表面齐平。第一种半导体结构100的衬底10上形成介质层12后的结构如图13A和图13B所示，第二种半导体结构100的衬底10上形成介质层12后的结构如图18所示，第三种半导体结构100的衬底10上形成介质层12后的结构如图23所示。介质层12可以是氧化物层。
S403：在第一掺杂区上形成沟道区。
S404：形成字线。字线50环绕沟道区42设置，且沿第二方向延伸。其中，首先，形成栅介质层51，栅介质层51环绕沟道区42设置，其次，在栅介质层51的外围沉积栅导电层52，栅导电层52环绕沟道区42设置，且位于栅介质层51的侧表面上，栅介质层51和栅导电层52共同构成字线50，每一字线50可环绕至少一个沟道区42。
需要说明的是，第一种半导体结构100在字线50形成后的结构如图14A和图14B所示，第二种半导体结构100在字线50形成后的结构如图19所示，第三种半导体结构100在字线50形成后的结构如图24所示。
S405：在沟道区上形成第二掺杂区。第一种半导体结构100在第二掺杂区43形成后的结构如图15A和图15B所示，第三种半导体结构100在第二掺杂区43形成后的结构如图20所示，第三种半导体结构100在字线50形成后的结构如图25所示，第一掺杂区41、沟道区42和第二掺杂区43中的掺杂离子的类型相同，例如掺杂离子均为N型离子或者均为P型离子。在第二掺杂区43形成后，还可以在字线50上沉积介质层12，这样可以避免字线50与其他结构接触。
本发明实施例提供的半导体结构100的制备方法，通过在位线20上形成一种结构为凹状和/或凸状的位线接触结构30，使得垂直晶体管40通过位线接触结构30与位线20电性连接时，有效增加了位线接触结构30的接触面积，降低了位线接触电阻，提高了电荷传输速度，进而提高了信号传输速度。通过在位线凹槽11内形成位线20，以便于形成掩埋位线结构。同时，相对于平面晶体管，本发明中的垂直晶体管40在占用相同衬底面积下，能够有效提高器件的集成度，增大存储容量。
描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。在本发明的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (17)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底具有位线凹槽；
位线，所述位线位于所述位线凹槽内，且沿第一方向延伸；
垂直晶体管，所述垂直晶体管位于所述位线上方；
所述位线包括位线接触结构，所述位线接触结构为凹状和/或凸状结构；
所述垂直晶体管通过所述位线接触结构与所述位线电连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述垂直晶体管位于所述位线接触结构上，并与所述位线接触结构嵌合。
3.根据权利要求2所述的半导体结构，其特征在于，所述位线接触结构包括过渡层和种子层，所述种子层位于所述过渡层的上表面。
4.根据权利要求1所述的半导体结构，其特征在于，所述垂直晶体管包括依次堆叠的第一掺杂区、沟道区及第二掺杂区，所述第一掺杂区与所述位线接触。
5.根据权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括：
字线，所述字线环绕所述沟道区设置，且沿第二方向延伸；
隔离结构，所述隔离结构位于相邻的所述位线之间。
6.根据权利要求5所述的半导体结构，其特征在于，所述字线包括：
栅介质层，所述栅介质层环绕所述沟道区设置；
栅导电层，所述栅导电层环绕所述沟道区设置，且位于所述沟道区对应的所述栅介质层的侧表面上。
7.根据权利要求1-6中任一项所述的半导体结构，其特征在于，所述位线接触结构包括至少一个凹状和/或至少一个凸状结构。
8.根据权利要求1-6中任一项所述的半导体结构，其特征在于，所述位线接触结构的表面为曲面或折面。
9.根据权利要求8所述的半导体结构，其特征在于，所述位线凹槽的高度为50-200nm。
10.根据权利要求9所述的半导体结构，其特征在于，所述位线接触结构的凸状和/或凹状结构的高度为1-10nm。
11.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；在所述衬底上形成位线凹槽；
在所述位线凹槽内形成位线；所述位线沿第一方向延伸；
在所述位线上形成位线接触结构；所述位线接触结构为凹状和/或凸状结构；
在所述位线上方形成垂直晶体管；所述垂直晶体管通过所述位线接触结构与所述位线电连接。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述在所述位线上方形成垂直晶体管的步骤中，包括：
在所述位线接触结构上形成所述垂直晶体管，所述垂直晶体管与所述位线接触结构嵌合。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述在所述位线上形成位线接触结构的步骤中，包括：
在所述位线上形成过渡层；所述过渡层的材料包括TiN；
在所述过渡层上形成种子层；所述种子层的材料包括多晶硅。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述在所述位线接触结构上形成所述垂直晶体管的步骤中，包括：
在所述种子层上方形成所述垂直晶体管。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述在所述种子层上方形成所述垂直晶体管的步骤前，还包括：
对所述种子层进行退火工艺。
16.根据权利要求15所述的半导体结构的制备方法，其特征在于，所述在所述位线上方形成垂直晶体管的步骤中，包括：
在所述位线上形成第一掺杂区；
在所述第一掺杂区上形成沟道区；
形成字线，所述字线环绕所述沟道区设置，且沿第二方向延伸；
在所述沟道区上形成第二掺杂区。
17.根据权利要求16所述的半导体结构的制备方法，其特征在于，所述形成字线的步骤中，包括：
形成栅介质层；所述栅介质层环绕所述沟道区设置；
在所述栅介质层外围形成栅导电层；所述栅导电层环绕所述沟道区设置，且位于所述沟道区对用的所述栅介质层的侧表面上。
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