KR20130047410A - 반도체 소자 및 그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 플로팅 바디 효과를 방지할 수 있으며, 매립 비트라인 간의 커플링 캐패시턴스를 감소시키는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자는, 반도체 기판 상부에 위치하며, 수직 채널영역을 포함하는 제 1 필라; 상기 제 1 필라의 내부에서 상기 수직 채널영역 하부에 위치하는 비트라인; 및 상기 반도체 기판으로부터 상기 제 1 필라의 일측벽까지 연장되어 위치하는 반도체층을 포함하는 것을 한다.
본 발명의 반도체 소자는, 반도체 기판 상부에 위치하며, 수직 채널영역을 포함하는 제 1 필라; 상기 제 1 필라의 내부에서 상기 수직 채널영역 하부에 위치하는 비트라인; 및 상기 반도체 기판으로부터 상기 제 1 필라의 일측벽까지 연장되어 위치하는 반도체층을 포함하는 것을 한다.
Description
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 수직 채널 트랜지스터를 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있으며, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있는데 이중 하나가 수평 채널 영역을 가지던 종래의 수평형 트랜지스터를 대신하여 수직 채널 영역을 가지는 수직형 트랜지스터(vertical transistor)를 사용하는 것이다.
수직형 트랜지스터는 수직으로 연장된 필라(pillar)의 상하에 소스 및 드레인이 형성되고, 이 소스 및 드레인 사이에서 필라를 따라 상하 방향으로(수직으로) 채널이 형성되는 트랜지스터이며, 수평형 트랜지스터에 비하여 좁은 면적에 하나의 반도체 셀을 제작할 수 있다는 장점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 수직 트랜지스터의 필라를 반도체 기판과 연결시키는 바디 타이드(body tied) 구조를 제공함으로써 플로팅 바디 효과를 방지할 수 있으며, 매립 비트라인 간의 커플링 캐패시턴스를 감소시키는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 반도체 소자는, 반도체 기판 상부에 위치하며, 수직 채널영역을 포함하는 제 1 필라; 상기 제 1 필라의 내부에서 상기 수직 채널영역 하부에 위치하는 비트라인; 및 상기 반도체 기판으로부터 상기 제 1 필라의 일측벽까지 연장되어 위치하는 반도체층을 포함하는 것을 특징으로 한다.
나아가 상기 반도체층은 상기 제 1 필라의 상기 수직 채널영역까지 연장되는 것이 바람직하다.
또한 상기 제 1 필라의 수직 채널영역 일측벽에 구비되는 콘택을 더 포함할 수 있고, 상기 콘택은, 상기 제 1 필라에서 실리콘이 노출된 영역인 것을 특징으로 한다.
그리고 상기 반도체층은 SiGe 또는 Si를 포함하는 것을 특징으로 한다.
아울러 상기 반도체층의 상측 단부는 상기 제 1 필라에서 상기 수직채널 영역의 중앙인 것이 바람직하다.
한편 상기 제 1 필라의 일측 방향에 인접한 제 2 필라를 더 포함할 수 있고, 상기 반도체층은 상기 제 2 필라의 타측벽까지 연장될 수 있다.
나아가 상기 제 1 필라의 타측 방향에 인접한 제 3 필라를 더 포함하고, 상기 제 1 필라와 상기 제 3 필라 사이에 위치하는 매립 절연막을 더 포함하는 것이 바람직하다.
또한 상기 매립 절연막 하부에 위치하는 하부 절연막을 더 포함할 수 있다.
그리고 상기 비트라인은 CoSi2를 포함하는 것을 특징으로 한다.
아울러 상기 제 1 필라에서 상기 비트라인에 인접하여 형성되는 하부 접합영역을 더 포함하는 것이 바람직하다.
한편 상기 하부 접합영역은, 상기 제 1 필라의 좌측 단부로부터 우측 단부까지 이르도록 형성될 수 있다.
나아가 상기 제 1 필라에서, 상기 수직채널 영역 상부에 위치하는 상부 접합영역을 더 포함하는 것을 특징으로 한다.
또한 상기 제 1 필라 상부에 위치하며, 상기 상부 접합영역과 연결되는 캐패시터를 더 포함하는 것이 바람직하다.
그리고 상기 제 1 필라의 수직채널 영역과 맞닿으면서 연장되는 게이트를 더 포함할 수 있고, 상기 게이트의 상부는 직선 형상이며, 상기 게이트의 하부에는 단차가 형성된 구조로서, 상기 반도체층과 접촉하지 않을 수 있다.
아울러 상기 제 1 필라의 표면에 위치하는 월 산화막을 더 포함하는 것을 특징으로 한다.
나아가 상기 월 산화막이 형성된 상기 제 1 필라의 외부 면을 따라 위치하는 월 질화막 혹은 스페이서 질화막을 더 포함할 수 있다.
한편, 본 발명에 따르는 반도체 소자의 형성방법은, 반도체 기판에 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치의 양측 하부에 비트라인을 매립하여 형성하는 단계; 상기 반도체 기판을 식각하여 제 2 트렌치를 형성하는 단계; 및 상기 제 2 트렌치에 반도체층을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가 상기 제 1 트렌치를 형성하는 단계는, 상기 반도체 기판 상부에 비트라인 마스크를 형성하는 단계; 및 상기 비트라인 마스크로 상기 반도체 기판을 식각하는 단계를 포함하는 것이 바람직하다.
또한 상기 반도체 기판을 식각하는 단계 이후, 상기 제 1 트렌치 표면에 월 산화막을 형성하는 단계를 더 포함할 수 있다.
그리고 상기 반도체 기판을 식각하는 단계 이후, 상기 제 1 트렌치 측벽에 월 질화막을 형성하는 단계; 상기 제 1 트렌치 하부를 소정 깊이 더 식각하는 단계; 및 상기 제 1 트렌치 하부에 하부 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
아울러 상기 비트라인을 매립하여 형성하는 단계 이전, 상기 제 1 트렌치의 양측 하부에 하부 접합영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
한편 상기 하부 접합영역을 형성하는 단계는, 인(Ph) 또는 비소(As)를 사용하는 플라즈마 도핑 공정을 포함할 수 있다.
나아가 상기 비트라인을 매립하여 형성하는 단계는: 상기 제 1 트렌치에 금속 물질을 매립하여 형성하는 단계; 상기 제 1 트렌치에 급속 열처리 공정을 실시하는 단계; 및 상기 금속 물질이 상기 제 1 트렌치의 실리콘과 반응하여 금속 실리사이드가 형성되는 단계를 포함하는 것을 특징으로 한다.
또한 상기 비트라인을 매립하여 형성하는 단계 이후, 상기 제 1 트렌치에 매립 절연막을 형성하는 단계를 더 포함하는 것이 바람직하다.
그리고 상기 제 2 트렌치를 형성하는 단계는, 상기 반도체 기판 상부에 바디 마스크를 형성하는 단계; 및 상기 바디 마스크로 상기 반도체 기판을 식각하는 단계를 포함할 수 있다.
아울러 상기 반도체 기판을 식각하는 단계 이후, 상기 제 2 트렌치 표면에 월 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
한편 상기 반도체 기판을 식각하는 단계 이후, 상기 제 2 트렌치 하부에 폴리실리콘층을 형성하는 단계; 상기 제 2 트렌치 측벽에 스페이서 질화막을 형성하는 단계; 상기 폴리실리콘층의 일부를 제거하는 단계; 상기 제 1 필라 측벽의 산화막을 제거하는 단계; 상기 폴리실리콘층을 제거하는 단계; 및 상기 제 2 트렌치 하부의 산화막을 제거하는 단계를 더 포함하는 것이 바람직하다.
나아가 상기 산화막을 제거하는 단계는, 상기 제 1 필라의 콘택을 형성하는 것을 특징으로 한다.
또한 상기 폴리실리콘층의 일부를 제거하는 단계는, 잔류된 폴리실리콘의 상측 표면이 상기 제 1 필라의 하부 접합영역 상측 표면과 동일한 높이인 것을 특징으로 한다.
그리고 상기 폴리실리콘층은 언도프드 폴리실리콘인 것을 특징으로 한다.
아울러 상기 반도체층을 형성하는 단계는, 상기 제 2 트렌치에 SiGe를 증착하는 단계; 상기 SiGe를 에치백하여 상기 SiGe의 일부를 제거하는 단계를 포함할 수 있다.
한편 상기 반도체층을 형성하는 단계는, 상기 반도체 기판 또는 상기 제 1 필라를 시드(seed)로 하는 선택적 에피성장 공정을 포함하는 것이 바람직하다.
나아가 상기 SiGe의 일부를 제거하는 단계 이후, 상기 제 2 트렌치에서 상기 반도체층 상부에 캐핑막을 형성하는 단계를 더 포함할 수 있다.
또한 상기 반도체층을 형성하는 단계 이후, 상기 제 1 트렌치 및 상기 제 2 트렌치에 의하여 형성되는 필라의 수직채널 영역과 맞닿는 게이트를 형성하는 단계를 더 포함하는 것이 바람직하다.
이 때 상기 게이트의 상부는 직선 형상이며, 상기 게이트의 하부에는 단차가 형성된 구조로서, 상기 반도체층과 접촉하지 않는 것을 특징으로 한다.
마지막으로 상기 필라의 상부에 위치하며, 상기 필라의 상부에 구비되는 상부 접합영역과 연결되는 캐패시터를 형성하는 단계를 더 포함할 수 있다.
본 발명의 반도체 소자 및 그 형성방법은 플로팅 바디 효과를 방지할 수 있으며, 매립 비트라인 간의 커플링 캐패시턴스를 감소시키는 효과를 제공한다.
도 1은 본 발명에 따르는 반도체 소자를 도시한 단면도;
도 2 내지 도 13은 본 발명에 따르는 반도체 소자의 형성방법을 도시한 단면도; 그리고,
도 14 내지 17은 본 발명의 다른 실시예에 따르는 반도체 소자의 형성방법을 도시한 단면도이다.
도 2 내지 도 13은 본 발명에 따르는 반도체 소자의 형성방법을 도시한 단면도; 그리고,
도 14 내지 17은 본 발명의 다른 실시예에 따르는 반도체 소자의 형성방법을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
본 발명에 따르는 반도체 소자를 도시한 단면도인 도 1을 참조하여 본 발명에 따르는 반도체 소자의 구조를 다음과 같이 설명한다.
도 1을 참조하면, 반도체 기판(10; semiconductor substrate) 상부에는 수직채널 영역(P; vertical channel region)을 포함하는 필라(12, 14, 16; pillar)가 다수 구비된다. 이 서로 인접한 필라들을 각각 제 1 필라(12), 제 2 필라(14) 및 제 3 필라(16)로 지칭한다. 필라(12, 14, 16)에서 수직채널 영역(P) 상부에는 상부 접합영역(N; upper junction region)이 구비되고, 필라(12, 14, 16)에서 수직채널 영역(P) 하부에는 하부 접합영역(32, lower junction region, 'N'이라고도 표시됨)이 구비된다. 따라서 상부 접합영역(N)과 하부 접합영역(32) 사이에 위치한 수직 채널영역(P)을 따라 트랜지스터의 채널(channel)이 형성된다.
하부 접합영역(32) 내부에는 매립 비트라인(30)이 필라(12, 14, 16) 내부에(inside) 매립되어 형성된다. 매립 비트라인(30)은 금속 실리사이드(metal silicide)를 포함할 수 있으며, 코발트 실리사이드(CoSi2)를 포함할 수 있다. 하부 접합영역(32) 및 매립 비트라인(30)은 필라(12, 14, 16)의 좌측 단부(left end)로부터 우측 단부(right end)까지 이르도록 형성될 수 있는데, 이 경우 필라(12, 14, 16) 자체만으로는 기판(10)과 전기적으로 연결되지 않기 때문에 플로팅 바디 효과(floating body effect)가 발생할 수 있다.
하부 접합영역(32)은 도 1에서 편의상 N형(N type)으로 표시되어 있으나 P형(P type)으로도 형성될 수 있으며, 도 1과 같이 하부 접합영역(32)이 N형으로 형성되는 경우에 상부 접합영역(N)은 역시 N형, 수직채널 영역(P)은 P형으로 형성된다. 반대로 하부 접합영역(32)이 P형으로 형성되는 경우에는, 상부 접합영역(N)은 P형, 수직채널 영역(P)은 N형으로 형성될 수 있다.
필라(12, 14, 16)의 좌우 측면에는 월 산화막(26, 46; wall oxide)이 형성될 수 있다. 이 월 산화막(26, 46)은 게이트 절연막과 같은 구성으로, 실리콘 재질의 필라 표면을 보호하기 위한 것이며, SiO , ONO, HfO2x, ZrO 등의 High-K 물질이나 PZT 물질을 CVD(기상화학증착) 방법 혹은 퍼니스(furnace)에서 반도체 기판을 가열하는 방법에 의해 형성될 수 있다. 또는 필라(12, 14, 16) 표면에 Zr 이나 Hf 와 같은 High-K 물질을 ALD 에 의해 증착한 후 자연 산화시키는 방법으로 월 산화막(26, 46)을 형성할 수도 있다.
월 산화막(26, 46)이 표면에 형성된 필라(12, 14, 16)의 좌우 측면에는, 월 산화막(26, 46)의 외부 면을 따라 월 질화막(27; wall nitride) 및 스페이서(54)가 형성될 수 있다. 이 월 질화막(27) 및 스페이서(54) 역시 필라(12, 14, 16)의 표면을 보호하는 구성이며, 월 질화막(27) 및 스페이서(54)의 물질로는 식각선택비가 낮은 질화막(nitride)이 포함되는 것이 바람직하다.
각 필라(12, 14, 16)에는 수직채널영역(P)을 기판(10)과 연결하는 반도체층(60)이 구비된다. 이 반도체층(60)은 실리콘 게르마늄(SiGe) 또는 실리콘(Si) 등 반도체 물질을 포함할 수 있고, 두 필라(12, 14) 사이에 위치한다. 반도체층(60)의 하측 단부(lower end)는 기판(10)과 연결되고 상측은 좌우로 각각의 필라(12, 14, 16)의 콘택(56)과 연결된다. 이 콘택(56)은 필라(12, 14, 16)의 실리콘 물질이 노출된 공간으로, 상술한 월 산화막(26, 46) 또는 스페이서(54)가 형성되지 않은 공간을 지칭한다.
제 1 필라(12)와 제 2 필라(14) 사이에 반도체층(60)이 형성되는 반면, 제 1 필라(12)와 제 3 필라(16) 사이에는 절연막(34)이 구비된다. 이 절연막(34)은 '매립 절연막'이라고 지칭하며, 인접한 두 필라(12, 16) 사이를 절연시키는 역할을 한다. 구체적으로는 인접한 두 필라(12, 16)의 매립 비트라인(30)들을 서로 절연시키며 이 둘 사이의 커플링 캐패시턴스를 감소시키는 역할도 수행한다.
그리고 매립 절연막(34)의 하부 즉, 제 1 필라(12)와 제 3 필라(16)의 사이 하부에는 산화막을 포함하는 하부 산화막(28)이 구비되며, 이 하부 산화막(28) 또한 SOD를 포함할 수 있다. 이 하부 산화막(28)은 후술할 바와 같이, 하부 접합영역(32) 형성공정 및 매립 비트라인(30) 형성공정에서 인접한 필라(12, 16) 사이의 기판(10)에 접합영역(junction region)이나 비트라인이 형성되지 않도록 두 필라(12, 16)를 서로 절연시키는 역할을 한다.
각 필라(12, 14, 16)의 상부에는 바디 마스크(42)가 구비되는데, 이 바디 마스크(42)는 질화막을 포함할 수 있으며, 필라(12, 14, 16)의 상부 표면을 보호함과 동시에 필라(12, 14, 16)를 식각할 때 마스크 역할을 하는 구성이다. 그리고 각 필라들(12, 14, 16) 사이의 공간을 채워 평탄화하는 캐핑막(64)도 이 바디 마스크(42)와 인접하여 구비될 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따르는 반도체 소자는 각 필라(12, 14, 16)들을 기판(10)과 전기적으로 연결할 수 있는 반도체층(60)을 포함한다. 따라서 하부 접합영역(32) 및 매립 비트라인(30)에 의하여 각 필라(12, 14, 16)의 수직채널 영역(P)이 기판(10)에 대하여 플로팅(floating)되는 플로팅 바디 효과를 방지할 수 있다. 필라(12, 14, 16)에서 수직채널 영역(P) 부분을 바디(body)라고 지칭하기도 하는데, 이 필라(12, 14, 16)의 바디를 기판(10)과 직접 연결시켜 준다는 점에서 바디 타이드(body-tied) 구조를 형성하는 것이라고 할 수 있다.
또한 매립 비트라인(30)을 필라(12, 14, 16) 사이의 공간이 아닌 필라(12, 14, 16) 내부에 형성하기 때문에, 인접한 필라(12, 14, 16)에서 비트라인(30) 사이의 공간을 충분히 제공하여 커플링 캐패시턴스를 감소시키는 효과도 제공할 수 있게 된다.
본 발명에 따르는 반도체 소자의 형성방법을 도시한 단면도인 도 2 내지 도 12를 참조하여, 도 1에 도시된 반도체 소자의 형성방법을 아래와 같이 설명한다.
먼저 도 2를 참조하면, 반도체 기판(10) 상부에 비트라인 마스크(22)를 소정 패턴으로 형성하고 이를 마스크로 반도체 기판(10)을 식각하여 제 1 트렌치(24)를 형성한다. 이 제 1 트렌치(24)는 도 1에 도시된 필라(12, 14, 16) 중 제 1 필라(12) 및 제 3 필라(16) 사이의 공간에 해당된다. 이후, 제 1 트렌치(24)에 대한 산화(oxidation) 공정을 실시하여 제 1 트렌치(24) 표면에 월 산화막(26; wall oxide)을 형성한다. 이 월 산화막(26)은 도 1에서 제 1 필라(12)의 좌측 표면, 제 3 필라(26)의 우측 표면, 그리고 제 2 필라(14)의 우측 표면에 위치하는 월 산화막(26)이 되며, 실리콘(Si)을 포함하는 제 1 트렌치(24)의 표면을 보호하는 역할을 한다. 또한 비트라인 마스크(22)로는 감광막, 산화막, 질화막, 실리콘 산화질화막, 비정질탄소층 등 다양한 물질이 사용될 수 있으며, 실리콘(Si) 재질인 기판(10)과의 식각선택비가 높은 질화막을 사용하는 것이 바람직하다.
도 3에 도시된 바와 같이 클리닝(cleaning) 공정을 실시한 후, 제 1 트렌치(24)에 질화막을 매립한 후 비등방성 식각(unisotropic etch; 혹은 스페이서 식각 - spacer etch)을 실시하여, 제 1 트렌치(24) 바닥(bottom)의 질화막을 제거함으로써 제 1 트렌치(24)의 측벽(sidewall)에만 월 질화막(27)를 형성한다. 이 공정에서 제 1 트렌치(24)는 도 2에 도시된 상태보다 더 깊이 식각되고, 이 더 식각된 제 1 트렌치(24)의 하부는 월 산화막(26)이나 월 질화막(27)이 없는 상태가 된다.
도 4를 참조하면, 하부 산화막(28)을 제 1 트렌치(24) 하부에 형성한다. 이 공정은 제 1 트렌치(24)에 산화막을 매립한 후, 에치백(etch back) 공정을 실시하여 제 1 트렌치(24) 바닥 부분에만 산화막을 잔류시키는 것이 바람직하다. 이 하부 산화막(28)은 상술한 바와 같이, 후술할 하부 접합영역(32; 도 5 참조) 형성공정 및 매립 비트라인(30; 도 5 참조) 형성공정에서 인접한 필라(12, 16; 도 1 참조) 사이의 기판(10)에 접합영역(junction region)이나 비트라인이 형성되지 않도록 두 필라(12, 16; 도 1 참조)를 서로 절연시키는 역할을 한다.
도 5에 도시된 바와 같이 제 1 트렌치(24)에서 실리콘이 노출된 영역(스페이서의 하부 및 하부 산화막의 상부)에 하부 접합영역(32)을 형성한다. 하부 접합영역(32)을 형성하는 방법에는 여러 가지가 있으며, 이온주입 혹은 플라즈마 도핑(PLAD; Plasma doping) 등을 이용할 수 있다. 플라즈마 도핑시 소스는 인(Ph) 또는 비소(As)를 사용할 수 있다. 이 때 상술한 바와 같이 하부 접합영역(32)은 N형 혹은 P형으로 형성될 수 있다.
이후 제 1 트렌치(24)에 금속 물질(미도시)을 매립하여 형성하고 급속 열처리(RTA; Rapid Thermal Annealing) 공정을 실시하여 제 1 트렌치(24)의 좌우측에 매립 비트라인(30)을 형성한다. 이 급속 열처리 공정을 실시하면, 금속 물질(미도시)의 금속 물질이 제 1 트렌치(24)의 실리콘(Si)과 반응하여 제 1 트렌치(24) 좌우측에 금속 실리사이드(metal silicide)가 형성되며, 이 금속 물질이 코발트(Co)인 경우 코발트 실리사이드(CoSi2)로 형성된다. 이 금속 실리사이드는 반도체 소자에서 비트라인(bit line)으로 동작하게 되며 매립 비트라인(30)이라고 지칭한다. 급속 열처리 공정 이후에는 제 1 트렌치(24) 내부에 잔류하는 금속 물질(미도시) 즉, 월 질화막(27) 혹은 하부 산화막(28) 때문에 실리콘과 반응하지 않고(실리사이드를 형성하지 못하고) 잔류한 금속 물질(미도시)을 클리닝(cleaning) 공정 등으로 제거한다.
도 6을 참조하면, 제 1 트렌치(24)에 매립 절연막(34)을 매립하여 형성하고 비트라인 마스크(22) 상부에 매립 절연막은 평탄화 식각으로 제거한다. 이 매립 절연막(34)은 도 1에 도시된 제 1 필라(12)와 제 3 필라(16)를 서로 절연시키는 역할을 하며, 특히 이 두 필라(12, 16)의 매립 비트라인(30)들을 서로 절연시키는 구성이다. 매립 절연막(34)의 물질로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP), SOD(Spin On Dielectric), PE-TEOS(Plasma enhanced Tetra Ethyle Ortho Silicate) 및 SROx(Silicon Rich oxide) 등을 포함할 수 있으며, 이 중 SOD를 포함하는 것이 바람직하다.
도 7에 도시된 바와 같이, 비트라인 마스크(22)를 소정 패턴으로 식각하여 바디 마스크(42)를 형성한다. 바디 마스크(42)를 마스크로 반도체 기판(10)을 다시 식각하여 제 2 트렌치(44)를 형성하는데 이와 동시에 제 1 내지 제 3 필라(12, 14, 16)가 형성된다. 이 제 2 트렌치(44)는 도 1에 도시된 필라(12, 14, 16) 중 제 1 필라(12) 및 제 2 필라(14) 사이의 공간에 해당된다. 이후, 제 2 트렌치(44)에 대한 산화(oxidation) 공정을 실시하여 제 2 트렌치(44) 표면에도 월 산화막(46)을 형성한다. 이 월 산화막(46)은 제 1 필라(12)의 우측 표면, 제 3 필라(26)의 좌측 표면, 그리고 제 2 필라(14)의 우측 표면에 위치하는 월 산화막(26)이 되며, 실리콘(Si)을 포함하는 필라(12, 14, 16)의 표면을 보호하는 역할을 한다.
도 8을 참조하면, 제 2 트렌치(44)에 폴리실리콘층(52; polysilicon layer)을 소정 깊이로 형성하고, 스페이서 질화막(54)을 제 2 트렌치(44) 측벽(sidewall)에 형성한다. 이 공정은 (i) 제 2 트렌치(44) 전체에 폴리실리콘 물질을 매립한 뒤 에치백 공정을 실시하여 제 2 트렌치(44) 하부에만 소정 깊이의 폴리실리콘층(52)을 잔류시키고, (ii) 이후 제 2 트렌치(44) 전체에 질화막을 매립한 뒤 에치백 공정을 실시하여 제 2 트렌치(44) 측벽에만 스페이서 질화막(54)을 잔류시키는 방법을 이용할 수 있다. 이때 폴리실리콘층(52)의 높이는 하부 접합영역(32)의 상측 단부(top end)보다 일정 높이 높은 것이 바람직하며, 대략 필라(12, 14, 16)에서 수직 채널영역(P; 도 1 참조)의 중간 정도가 되는 것이 바람직하다. 이 폴리실리콘층(52)은 언도프드 폴리실리콘(undoped polysilicon)일 수 있으며, 폴리실리콘이 아닌 다른 물질로서 실리콘 및 산화막과 식각선택비가 있는 물질로 대체 가능하다.
도 9에 도시된 바와 같이 비등방성 식각공정을 실시하여 폴리실리콘층(52) 상부의 스페이서 질화막(54)을 제거하고, 폴리실리콘층(52) 또한 일정 높이 제거한 후, 산화막 클리닝(oxide cleaning) 공정을 실시하여 월 산화막(46)의 일부를 제거함으로써, 필라(12, 14, 16)에 콘택(56; contact)을 오픈시킨다. 이 콘택(56)은 필라(12, 14, 16)의 실리콘 물질이 노출된 공간으로, 상술한 월 산화막(26, 46) 또는 스페이서(54)가 형성되지 않은 공간을 지칭한다. 폴리실리콘층(52)의 일부가 제거된 높이는, 잔류된 폴리실리콘층(52)의 상측 표면(upper surface)이 하부 접합영역(32)의 상측 표면과 동일한 높이인 것이 바람직하다.
도 10을 참조하면, 콘택(56)이 형성된 이후 잔류한 폴리실리콘층(52)을 클리닝 공정을 통해 모두 제거한다. 그리고 폴리실리콘층(52)이 제거된 제 2 트렌치(44) 바닥(bottom)의 월 산화막(46; 도 7 참조)도 제거한다. 이 결과 제 1 필라(12) 및 제 2 필라(14) 사이 반도체 기판(10)의 표면 또한 노출된다.
도 11에 도시된 바와 같이 필라(12, 14, 16)의 콘택(56) 및 기판(10) 표면이 노출된 상태에서, 제 2 트렌치(44)에 반도체 물질(62)을 매립하여 형성한다. 이 반도체 물질(62)은 실리콘 게르마늄(SiGe) 또는 실리콘(Si) 등의 물질을 포함할 수 있다. 반도체 물질(62)이 SiGe를 포함하는 경우 SiGe를 증착하는 방법을 이용할 수 있으며, 반도체 물질(62)이 Si를 포함하는 경우 반도체 기판(10) 또는 필라(12, 14, 16)를 시드(seed)로 한 선택적 에피성장(SEG; Selective Epitaxial Growth) 공정을 이용할 수 있다.
도 12를 참조하면, 에치백 공정을 실시하여 제 2 트렌치(44)에서 반도체 물질(62)의 일부를 제거하여 반도체층(60)을 형성하고, 제 2 트렌치(44)의 나머지 공간을 캐핑막(64)으로 채워 평탄화하며, 이 캐핑막(64)은 질화막을 포함할 수 있다.
도 13에 도시된 바와 같이, 필라(12, 14, 16)의 수직채널 영역(P)과 연결되는 게이트(70)를 형성한다. 게이트(70)는 좌우 방향으로 연장되는 형상이며, 반도체층(60)과는 접촉하지 않도록, 상부는 직선 형상이나 하부에는 단차(72; step)가 형성된 구조인 것이 바람직하다. 도면에는 도시되지 않았으나 게이트(70)는 평면도 상에서 매립 비트라인(30)과 수직하는 방향으로 연장되도록 형성되며, 필라(12, 14, 16)의 양 측면에 맞닿으며 연장되는 더블 게이트(double gate) 등과 같은 구조로 형성될 수 있다.
그리고 본 발명의 도면에 도시되지는 않았으나, 필라(12, 14, 16)에 채널 이온주입, 상부 접합영역 이온주입 공정 등이 실시될 수 있고, 마지막으로는 필라(12, 14, 16) 상부의 바디 마스크(42)를 제거하고 상부 접합영역(N)과 연결되는 캐패시터를 형성한다.
지금까지 설명한 본 발명에 따르는 반도체 소자의 형성방법과 같이, 본 발명에 따르는 반도체 소자의 형성방법은 각 필라(12, 14, 16)들을 기판(10)과 전기적으로 연결할 수 있는 반도체층(60)을 형성한다. 따라서 하부 접합영역(32) 및 매립 비트라인(30)에 의하여 각 필라(12, 14, 16)의 수직채널 영역(P)이 기판(10)에 대하여 플로팅(floating)되는 플로팅 바디 효과를 방지할 수 있다.
또한 매립 비트라인(30)을 필라(12, 14, 16) 사이의 공간이 아닌 필라(12, 14, 16) 내부에 형성하기 때문에, 인접한 필라(12, 14, 16)에서 비트라인(30) 사이의 공간을 충분히 제공하여 커플링 캐패시턴스를 감소시키는 효과도 제공할 수 있게 된다.
도 14 내지 17은 본 발명의 다른 실시예에 따르는 반도체 소자의 형성방법을 도시한 단면도로서, 도 2 내지 도 5에 대응되는 도면이다. 도 14 내지 도 17을 참조하여 본 발명에 따르는 반도체 소자의 형성방법에서 하부 접합영역(32) 및 매립 비트라인(30)을 형성하는 다른 실시예를 설명한다. 미리 요약하여 설명하자면, 도 8 및 도 9에 도시된 "폴리실리콘층(52)을 이용하여 필라(12, 14, 16)에 콘택(56)을 형성하는 공정"을 하부 접합영역(32) 및 매립 비트라인(30) 형성 공정에도 적용할 수 있다는 내용이다.
도 14는 도 2와 동일한 도면으로 비트라인 마스크(22)를 마스크로 기판(10)을 식각하여 제 1 트렌치(24)를 형성하고 월 산화막(26)을 형성한 모습을 도시한다.
도 15를 참조하면, 제 1 트렌치(24) 하부에 폴리실리콘층(53)을 소정 깊이로 형성하고, 스페이서 질화막(57)을 제 2 트렌치(24) 측벽에 형성한다. 이 공정은 (i) 제 1 트렌치(24) 전체에 폴리실리콘 물질을 매립한 뒤 에치백 공정을 실시하여 제 1 트렌치(24) 하부에만 소정 깊이의 폴리실리콘층(53)을 잔류시키고, (ii) 이후 제 1 트렌치(24) 전체에 질화막을 매립한 뒤 에치백 공정을 실시하여 제 1 트렌치(24) 측벽에만 스페이서 질화막(27)을 잔류시키는 방법을 이용할 수 있다. 이 폴리실리콘층(53)은 언도프드 폴리실리콘(undoped polysilicon)일 수 있으며, 폴리실리콘이 아닌 다른 물질로서 실리콘 및 산화막과 식각선택비가 있는 물질로 대체 가능하다.
도 16에 도시된 바와 같이, 제 1 트렌치(24)에서 실리콘이 노출된 콘택(57)을 통하여 하부 접합영역(32) 및 매립 비트라인(30)을 형성한다. 이 하부 접합영역(32) 및 매립 비트라인(30) 형성공정은 도 5에서 설명한 공정과 동일한 공정이 적용될 수 있으므로 인용하며, 중복되는 설명은 생략한다. 이후에는 도 6 내지 도 12에 도시된 공정에 따라 수직 트랜지스터를 포함하는 반도체 소자를 형성할 수 있다.
상술한 반도체 소자의 주요 제품군으로는 데스크탑 컴퓨터, 노트북, 서버에 사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근 이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체 소자의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도 적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비등 다양한 분야에 공급될 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
10 : 기판 12 : 제 1 필라
14 : 제 2 필라 16 : 제 3 필라
22 : 비트라인 마스크 24 : 제 1 트렌치
26 : 월 산화막(wall oxide) 27 : 월 질화막(wall nitride)
28 : 하부 산화막(lower oxide)
32 : 하부 접합영역(lower junction region)
30 : 매립 비트라인(buried bit line)
34 : 매립 절연막 42 : 바디 마스크
44 : 제 2 트렌치 46 : 월 산화막
52, 53 : 폴리실리콘 54 : 스페이서 질화막
56, 57 : 콘택 60 : 반도체층
62 : 반도체 물질 64 : 캐핑막
70 : 게이트 72 : 단차
14 : 제 2 필라 16 : 제 3 필라
22 : 비트라인 마스크 24 : 제 1 트렌치
26 : 월 산화막(wall oxide) 27 : 월 질화막(wall nitride)
28 : 하부 산화막(lower oxide)
32 : 하부 접합영역(lower junction region)
30 : 매립 비트라인(buried bit line)
34 : 매립 절연막 42 : 바디 마스크
44 : 제 2 트렌치 46 : 월 산화막
52, 53 : 폴리실리콘 54 : 스페이서 질화막
56, 57 : 콘택 60 : 반도체층
62 : 반도체 물질 64 : 캐핑막
70 : 게이트 72 : 단차
Claims (40)
- 반도체 기판 상부에 위치하며, 수직 채널영역을 포함하는 제 1 필라;
상기 제 1 필라의 내부에서 상기 수직 채널영역 하부에 위치하는 비트라인; 및
상기 반도체 기판으로부터 상기 제 1 필라의 일측벽까지 연장되어 위치하는 반도체층
을 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 반도체층은 상기 제 1 필라의 상기 수직 채널영역까지 연장되는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 필라의 수직 채널영역 일측벽에 구비되는 콘택을 더 포함하는 반도체 소자. - 청구항 3에 있어서,
상기 콘택은, 상기 제 1 필라에서 실리콘이 노출된 영역인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 반도체층은 SiGe 또는 Si를 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 반도체층의 상측 단부는 상기 제 1 필라에서 상기 수직채널 영역의 중앙인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 필라의 일측 방향에 인접한 제 2 필라를 더 포함하는 반도체 소자. - 청구항 7에 있어서,
상기 반도체층은 상기 제 2 필라의 타측벽까지 연장되는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 필라의 타측 방향에 인접한 제 3 필라를 더 포함하는 반도체 소자. - 청구항 9에 있어서,
상기 제 1 필라와 상기 제 3 필라 사이에 위치하는 매립 절연막을 더 포함하는 반도체 소자. - 청구항 10에 있어서,
상기 매립 절연막 하부에 위치하는 하부 절연막을 더 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 비트라인은 CoSi2를 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 필라에서 상기 비트라인에 인접하여 형성되는 하부 접합영역을 더 포함하는 반도체 소자. - 청구항 13에 있어서,
상기 하부 접합영역은,
상기 제 1 필라의 좌측 단부로부터 우측 단부까지 이르도록 형성되는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 필라에서, 상기 수직채널 영역 상부에 위치하는 상부 접합영역을 더 포함하는 반도체 소자. - 청구항 15에 있어서,
상기 제 1 필라 상부에 위치하며, 상기 상부 접합영역과 연결되는 캐패시터를 더 포함하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 필라의 수직채널 영역과 맞닿으면서 연장되는 게이트
를 더 포함하는 반도체 소자. - 청구항 17에 있어서,
상기 게이트의 상부는 직선 형상이며, 상기 게이트의 하부에는 단차가 형성된 구조로서, 상기 반도체층과 접촉하지 않는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 필라의 표면에 위치하는 월 산화막을 더 포함하는 반도체 소자. - 청구항 19에 있어서,
상기 월 산화막이 형성된 상기 제 1 필라의 외부 면을 따라 위치하는 월 질화막 혹은 스페이서 질화막을 더 포함하는 반도체 소자. - 반도체 기판에 제 1 트렌치를 형성하는 단계;
상기 제 1 트렌치의 양측 하부에 비트라인을 매립하여 형성하는 단계;
상기 반도체 기판을 식각하여 제 2 트렌치를 형성하는 단계; 및
상기 제 2 트렌치에 반도체층을 형성하는 단계
를 포함하는 반도체 소자의 형성방법. - 청구항 21에 있어서,
상기 제 1 트렌치를 형성하는 단계는,
상기 반도체 기판 상부에 비트라인 마스크를 형성하는 단계; 및
상기 비트라인 마스크로 상기 반도체 기판을 식각하는 단계
를 포함하는 반도체 소자의 형성방법. - 청구항 22에 있어서,
상기 반도체 기판을 식각하는 단계 이후,
상기 제 1 트렌치 표면에 월 산화막을 형성하는 단계
를 더 포함하는 반도체 소자의 형성방법. - 청구항 22에 있어서,
상기 반도체 기판을 식각하는 단계 이후,
상기 제 1 트렌치 측벽에 월 질화막을 형성하는 단계;
상기 제 1 트렌치 하부를 소정 깊이 더 식각하는 단계; 및
상기 제 1 트렌치 하부에 하부 산화막을 형성하는 단계
를 더 포함하는 반도체 소자의 형성방법. - 청구항 21에 있어서,
상기 비트라인을 매립하여 형성하는 단계 이전,
상기 제 1 트렌치의 양측 하부에 하부 접합영역을 형성하는 단계
를 더 포함하는 반도체 소자의 형성방법. - 청구항 25에 있어서,
상기 하부 접합영역을 형성하는 단계는,
인(Ph) 또는 비소(As)를 사용하는 플라즈마 도핑 공정을 포함하는 반도체 소자의 형성방법. - 청구항 21에 있어서,
상기 비트라인을 매립하여 형성하는 단계는:
상기 제 1 트렌치에 금속 물질을 매립하여 형성하는 단계;
상기 제 1 트렌치에 급속 열처리 공정을 실시하는 단계; 및
상기 금속 물질이 상기 제 1 트렌치의 실리콘과 반응하여 금속 실리사이드가 형성되는 단계
를 포함하는 반도체 소자의 형성방법. - 청구항 21에 있어서,
상기 비트라인을 매립하여 형성하는 단계 이후,
상기 제 1 트렌치에 매립 절연막을 형성하는 단계
를 더 포함하는 반도체 소자의 형성방법. - 청구항 21에 있어서,
상기 제 2 트렌치를 형성하는 단계는,
상기 반도체 기판 상부에 바디 마스크를 형성하는 단계; 및
상기 바디 마스크로 상기 반도체 기판을 식각하는 단계
를 포함하는 반도체 소자의 형성방법. - 청구항 21에 있어서,
상기 반도체 기판을 식각하는 단계 이후,
상기 제 2 트렌치 표면에 월 산화막을 형성하는 단계
를 더 포함하는 반도체 소자의 형성방법. - 청구항 30에 있어서,
상기 반도체 기판을 식각하는 단계 이후,
상기 제 2 트렌치 하부에 폴리실리콘층을 형성하는 단계;
상기 제 2 트렌치 측벽에 스페이서 질화막을 형성하는 단계;
상기 폴리실리콘층의 일부를 제거하는 단계;
상기 제 1 필라 측벽의 산화막을 제거하는 단계;
상기 폴리실리콘층을 제거하는 단계; 및
상기 제 2 트렌치 하부의 산화막을 제거하는 단계
를 더 포함하는 반도체 소자의 형성방법. - 청구항 31에 있어서,
상기 산화막을 제거하는 단계는,
상기 제 1 필라의 콘택을 형성하는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 31에 있어서,
상기 폴리실리콘층의 일부를 제거하는 단계는,
잔류된 폴리실리콘의 상측 표면이 상기 제 1 필라의 하부 접합영역 상측 표면과 동일한 높이인 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 31에 있어서,
상기 폴리실리콘층은 언도프드 폴리실리콘인 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 21에 있어서,
상기 반도체층을 형성하는 단계는,
상기 제 2 트렌치에 SiGe를 증착하는 단계;
상기 SiGe를 에치백하여 상기 SiGe의 일부를 제거하는 단계
를 포함하는 반도체 소자의 형성방법. - 청구항 21에 있어서,
상기 반도체층을 형성하는 단계는,
상기 반도체 기판 또는 상기 제 1 필라를 시드(seed)로 하는 선택적 에피성장 공정을 포함하는 반도체 소자의 형성방법. - 청구항 35에 있어서,
상기 SiGe의 일부를 제거하는 단계 이후,
상기 제 2 트렌치에서 상기 반도체층 상부에 캐핑막을 형성하는 단계
를 더 포함하는 반도체 소자의 형성방법. - 청구항 21에 있어서,
상기 반도체층을 형성하는 단계 이후,
상기 제 1 트렌치 및 상기 제 2 트렌치에 의하여 형성되는 필라의 수직채널 영역과 맞닿는 게이트를 형성하는 단계
를 더 포함하는 반도체 소자의 형성방법. - 청구항 38에 있어서,
상기 게이트의 상부는 직선 형상이며, 상기 게이트의 하부에는 단차가 형성된 구조로서, 상기 반도체층과 접촉하지 않는 것을 특징으로 하는 반도체 소자의 형성방법. - 청구항 38에 있어서,
상기 필라의 상부에 위치하며, 상기 필라의 상부에 구비되는 상부 접합영역과 연결되는 캐패시터를 형성하는 단계
를 더 포함하는 반도체 소자의 형성방법.
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|---|---|---|---|---|
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Families Citing this family (9)
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|---|---|---|---|---|
| KR20130103973A (ko) * | 2012-03-12 | 2013-09-25 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR20130106159A (ko) * | 2012-03-19 | 2013-09-27 | 에스케이하이닉스 주식회사 | 매립비트라인을 구비한 반도체장치 및 제조 방법 |
| KR101927991B1 (ko) * | 2012-07-16 | 2018-12-12 | 에스케이하이닉스 주식회사 | 수직형 반도체 소자, 그 소자를 갖는 모듈과 시스템, 및 그 소자의 제조 방법 |
| WO2014115744A1 (ja) * | 2013-01-23 | 2014-07-31 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置およびその製造方法 |
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| US6358756B1 (en) * | 2001-02-07 | 2002-03-19 | Micron Technology, Inc. | Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme |
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| US20100090263A1 (en) * | 2008-10-10 | 2010-04-15 | Qimonda Ag | Memory devices including semiconductor pillars |
| KR101062889B1 (ko) * | 2010-07-07 | 2011-09-07 | 주식회사 하이닉스반도체 | 측벽접합을 구비한 반도체장치 및 그 제조 방법 |
| US8569831B2 (en) * | 2011-05-27 | 2013-10-29 | Micron Technology, Inc. | Integrated circuit arrays and semiconductor constructions |
-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160042561A (ko) * | 2014-10-10 | 2016-04-20 | 에스케이하이닉스 주식회사 | 수직채널 반도체 장치 |
| US9761710B2 (en) | 2014-10-10 | 2017-09-12 | SK Hynix Inc. | Vertical-channel semiconductor device |
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