KR20120080092A - 금속 실리사이드층을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

금속 실리사이드층을 포함하는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자는 기판과, 기판 위에 형성되어 있는 절연층을 포함하되, 절연층은 기판과의 사이에서 기판의 상면을 따라 연장되는 제2 개구와 제2 개구와 연통되면서 기판으로부터 수직 방향으로 연장되는 제1 개구를 포함하고, 제1 개구 내에 형성되고 제1 금속을 포함하는 도전층과, 제1 금속을 포함하고 도전층의 하부에서 제2 개구 내부로 연장되어 있는 금속 실리사이드층을 포함한다.

Description

금속 실리사이드층을 포함하는 반도체 소자 및 그 제조 방법{Semiconductor device including metal silicide layer and fabrication method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 금속 실리사이드층을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 제조 기술이 딥 서브미크론(deep submicron) 수준으로 개발됨에 따라, 짧아진 채널 길이를 가지는 트랜지스터의 성능을 향상시키기 위하여 다양한 노력이 시도되고 있다. 반도체 소자의 디자인 룰(design rule)이 엄격해지면서 소스/드레인 영역에서의 저항이 트랜지스터의 성능에 큰 영향을 미치고 있다. 소스/드레인 영역에서의 저항을 줄이고 전류를 증가시키기 위하여 소스/드레인 영역에 금속 실리사이드층을 형성하는 기술이 이용되고 있다.
본 발명이 해결하고자 하는 과제는 미세한 사이즈로 축소된 초고집적 반도체 소자에 적용하기 적합한 구조를 가지는 금속 실리사이드층을 포함하는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 금속 실리사이드층 형성 공정시의 열부담을 최소화함으로써 초고집적 반도체 소자의 제조 공정에서의 전체적인 열부담을 줄일 수 있고, 단위 소자들의 피치(pitch)가 감소하더라도 단위 소자들간의 설계 마진을 확보할 수 있으며, 그에 따라 제품 사이즈를 더욱 소형화할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상술한 과제를 달성하기 위하여, 본 발명의 제1 측면에 따른 반도체 소자는 기판과, 기판 위에 형성되어 있는 절연층을 포함하되, 절연층은 기판과의 사이에서 기판의 상면을 따라 연장되는 제2 개구와, 제2 개구와 연통되면서 기판으로부터 수직 방향으로 연장되는 제1 개구를 포함하고, 제1 개구 내에 형성되고 제1 금속을 포함하는 도전층과, 제1 금속을 포함하고 도전층의 하부에서 제2 개구 내부로 연장되어 있는 금속 실리사이드층을 포함한다.
본 발명에 따른 반도체 소자는 기판에 형성된 불순물 영역을 더 포함하고, 도전층은 제1 개구를 통하여 불순물 영역에 접해 있는 콘택 플러그일 수 있다.
본 발명에 따른 반도체 소자에서, 도전층은 제1 금속을 포함하고, 금속 실리사이드층 및 불순물 영역에 직접 연결되어 있는 라이너(liner) 형상의 제1 도전층과, 제1 도전층 상에서 제1 개구를 채우고, 제1 금속과는 다른 재료로 이루어지는 제2 도전층을 포함할 수 있다. 제1 도전층은 제1 개구의 내벽을 덮는 배리어층이고, 제2 도전층은 배리어층 위에서 제1 개구를 채우는 콘택 플러그일 수 있다. 제1 도전층은 Ti, Co, Ni, Hf, Pt 및 W로 이루어지는 군에서 선택된 금속으로 이루어지는 막을 포함하고, 금속 실리사이드층은 선택된 금속의 실리사이드화물로 이루어질 수 있다.
본 발명에 따른 반도체 소자에서, 금속 실리사이드층은 도전층의 하부에서 불순물 영역의 상면을 따라 연장되어 있을 수 있다. 본 발명에 따른 반도체 소자에서, 기판 상에 형성되어 있는 트랜지스터를 더 포함하고, 불순물 영역은 트랜지스터의 소스/드레인 영역일 수 있다.
본 발명에 따른 반도체 소자에서, 기판 상에 형성되어 있는 게이트 스택과, 게이트 스택의 양측에서 기판에 각각 형성되어 있는 한 쌍의 소스/드레인 영역을 더 포함할 수 있다.
본 발명에 따른 반도체 소자에서, 게이트 스택의 양측벽을 덮는 절연 스페이서가 더 형성되어 있고, 절연 스페이서 하부에 LDD 접합 영역이 더 형성되어 있고, 금속 실리사이드층은 도전층의 하부에서 소스/드레인 영역 의 상면을 따라 절연 스페이서까지 연장되어 있을 수 있다.
본 발명에 따른 반도체 소자에서, 게이트의 양측벽 하부에 LDD 접합 영역이 더 형성되어 있고, 금속 실리사이드층은 도전층의 하부에서 소스/드레인 영역 및 LDD 접합 영역의 상면을 따라 게이트 스택까지 연장되어 있을 수 있다.
본 발명에 따른 반도체 소자에서, 게이트 스택의 양측의 기판은 리세스된 표면을 갖고, 리세스된 표면 상에 소스/드레인 영역이 형성되어 있을 수 있다.
상술한 다른 과제를 달성하기 위하여, 본 발명의 제1 측면에 따른 반도체 소자의 제조 방법은 불순물 영역이 형성된 기판 상에 희생층을 형성하는 것을 포함한다. 희생층 상에 희생층의 일부를 노출하도록 기판으로부터 수직 방향으로 연장되는 제1 개구를 갖는 절연층을 형성한다. 제1 개구와 연통되면서 기판과 절연층과의 사이에서 기판의 상면을 따라 연장되는 제2 개구를 형성한다. 제2 개구 내부를 금속 실리사이드층으로 채운다.
제2 개구를 형성하는 단계는, 제1 개구를 통하여 희생층을 식각하는 것을 포함할 수 있다. 제2 개구 내부를 금속 실리사이드층으로 채우는 단계는, 제1 개구를 통해 제1 개구 내부에 금속 소스를 공급하여 금속 소스와 기판과 반응시키는 단계를 포함할 수 있다.
제2 개구를 형성한 후, 제1 개구 및 제2 내부에 금속 소스를 공급하여 제1 개구의 내벽에 제1 도전층을 형성하는 단계와, 제1 도전층을 형성하는 동안 제2 개구 내에 금속 소스와 기판과의 반응 결과물로 이루어지는 금속 실리사이드층을 형성하는 단계를 더 포함할 수 있다.
제1 도전층 및 금속 실리사이드층이 형성된 후, 제1 도전층 위에 제1 개구를 채우는 제2 도전층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 제2 측면에 따른 반도체 소자의 제조 방법은 기판 상에 게이트 절연층 및 게이트 도전층을 포함하는 게이트 스택을 형성하는 것을 포함한다. 게이트 스택의 양측벽을 덮는 절연 스페이서를 형성한다. 절연 스페이서에 정렬되도록 기판 내에 소스/드레인 영역을 형성한다. 소스/드레인 영역 상에 희생층을 형성한다. 게이트 스택, 절연 스페이서 및 희생층을 덮는 절연층을 형성한다. 절연층 내에 희생층의 일부를 노출하도록 기판으로부터 수직 방향으로 연장되는 제1 개구를 형성한다. 제1 개구를 통해 희생층을 제거하여 제1 개구와 연통되면서 기판과 절연층과의 사이에서 기판의 상면을 따라 연장되는 제2 개구를 형성한다. 제2 개구 내부를 금속 실리사이드층으로 채운다.
희생층은 소스/드레인 영역을 포함하는 기판의 활성 영역 상에 형성할 수 있다. 제1 개구의 내벽에 제1 도전층을 형성하고, 제1 도전층을 형성할 때 함께 금속 실리사이드층을 형성할 수 있다. 희생층의 형성 후에 절연 스페이서를 제거하고, 게이트 스택의 양측벽 하부의 기판에 LDD 접합 영역을 더 형성할 수 있다.
본 발명에 의하면, 반도체 소자의 전기적 특성을 향상시키기 위하여 필요한 금속 실리사이드층 형성시 금속 실리사이드층 형성을 위한 별도의 공정을 행하지 않고도, 원하는 위치에서 인접한 도전층 형성시 부수적으로 형성될 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에서, 금속 실리사이드층은 희생층의 제거로서 형성되는 제2 개구 내에 형성되므로, 금속 실리사이드층의 두께는 제2 개구의 폭에 의해 제한되어, 고도로 스케일링된 초고집적 반도체 소자에 적용하기 적합한 초박막 형태의 매우 미세한 금속 실리사이드층을 형성하는 것이 가능하다.
본 발명에 따른 반도체 소자의 제조 방법에서는 금속 실리사이드층을 형성하기 위한 별도의 공정을 추가할 필요 없다. 즉, 반도체 소자 제조 공정에 필요한 필수 공정에서 수반되는 열을 이용하고, 또한 반도체 소자를 구현하는 데 필수적으로 형성하여야 하는 도전층 형성시 사용되는 금속 소스 또는 금속 전구체를 금속 실리사이드층 형성에 필요한 금속 소스로 이용하여, 반도체 소자 제조 공정에 필요한 필수 공정과 동시에 부수적으로 금속 실리사이드층을 형성하게 된다.
본 발명에 따른 반도체 소자의 제조 방법에 따르면, 단위 소자들의 피치 (pitch)가 미세한 치수로 감소하더라도 이들 사이에 금속 실리사이드층을 형성하는 것이 가능하다. 따라서, 반도체 소자 제조시 단위 소자들간의 설계 마진을 확보하면서 반도체 소자의 전기적 특성을 향상시킴으로써 제품 사이즈를 더욱 소형화할 수 있고, 제품의 원가 경쟁력을 향상시킬 수 있다.
도 1a 내지 도 1g는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2j는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3f는 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4c는 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6d는 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 의해 구현될 수 있는 예시적인 반도체 소자의 요부 구성을 설명하기 위한 도면들이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자 제조 방법에 의해 구현될 수 있는 다른 예시적인 반도체 소자의 요부 구성을 설명하기 위한 도면들이다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자 제조 방법에 의해 구현될 수 있는 또 다른 예시적인 반도체 소자의 요부 구성을 설명하기 위한 도면들이다.
도 11은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 12는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 13은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a 내지 도 1g는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 기판(100)을 준비한다. 기판(100)은 실리콘 기판이나 실리콘 웨이퍼일 수 있다. 기판(100)은 실리콘층일 수 있다. 기판(100)은 임의의 기판 상에 에피택셜 성장된 실리콘층일 수 있다.
도 1b를 참조하면, 기판(100)에 불순물 이온(130)을 주입하여 불순물 영역(132)을 형성한다. 불순물 영역(132)은 트랜지스터에서 소스/드레인 영역일 수 있다. 트랜지스터의 채널 타입에 따라, 불순물 이온(130)은 n형 불순물 또는 p형 불순물일 수 있다. NMOS 트랜지스터를 형성하는 경우, 기판(100)에 n형 불순물, 예를 들면 P 또는 As를 이온주입할 수 있다. PMOS 트랜지스터를 형성하는 경우, 기판(100)에 p형 불순물, 예를 들면 B 또는 BF2를 이온주입할 수 있다.
도 1c를 참조하면, 기판(100) 상에 기판(100)을 덮는 희생층(140)을 형성한다. 희생층(140)은 불순물 영역(132)의 손상을 억제하도록 저온에서 형성하는 것이 바람직하다. 희생층(140)은 PVD(physical vapor deposition), CVD(chemical vapor deposition), 또는 ALD(atomic layer deposition) 공정을 이용하여 형성할 수 있다. 희생층(140)은 SiGe층으로 형성한다. 희생층(140)의 두께는 다양하게 할 수 있으나, 후속 공정을 고려하여 100 내지 200의 두께로 형성할 수 있다. 희생층(140)은 후속 공정에서 식각 정지층의 역할을 수행할 수 있다.
이어서, 희생층(140) 상에 절연층(150)을 형성한다. 도 1c에는 절연층(150)이 단일층으로 도시하였으나, 복수의 절연층을 형성할 수 도 있다. 절연층(150)은 다양한 물질층으로 형성할 수 있다.
예를 들면, 절연층(150)은 TOSZ(Tonen SilaZene)와 같은 폴리실라잔 (polysilazane)계 무기 SOG(spin on glass)로 이루어지는 절연층, 또는 포토레지스트막으로 이루어질 수 있다. 또는 절연층(150)은 BPSG(borophosphosilicate glass), USG(undoped silicate glass), FOX(flowable oxide), TEOS(tetraethylorthosilicate) 또는 HDP-CVD(high density chemical vapor deposition) 산화막으로 이루어질 수 있다. 또는, 절연층(150)은 산화막과 질화막의 조합으로 이루어질 수 있다. 절연층(150)의 두께는 도 1c에 도시된 바에 제한되지 않고, 필요에 따라 다양한 두께로 형성될 수 있다.
도 1d를 참조하면, 절연층(150)의 일부를 사진식각공정을 이용하여 식각하여 희생층(140)의 일부를 노출하는 제1 개구(150H, opening)를 형성한다. 제1 개구(150H)는 절연층(150)의 복수의 위치에 반복적으로 형성되는 복수의 개구들중 어느 하나일 수 있다. 제1 개구(150H)를 형성할 때 희생층(140)이 식각 정지층 역할을 수행할 수 있다. 도 1d에서는 이상적으로 희생층(140)의 상면에서 식각이 정지된 것으로 도시하였지만, 희생층(140)의 중간 높이에서 식각이 정지될 수 있다. 제1 개구(150H)를 형성할 때 희생층(140)으로 인하여 불순물 영역(132)이 손상 받지 않는다.
제1 개구(150H)는 절연층(150)의 상면에서 볼 때 그 장축 방향의 폭과 단축 방향의 폭과의 차이가 크지 않은 홀 형상의 개구일 수 있다. 제1 개구(150H)는 절연층(150)의 상면에서 볼 때 그 장축 방향의 폭이 단축 방향의 폭에 비해 훨씬 커서 절연층(150)에서 소정 방향으로 길게 연장되는 라인 형상의 개구일 수 있다. 예를 들면, 제1 개구(150H)는 그 상면에서 볼 때 장축 방향의 폭이 단축 방향의 폭 보다 약 5 배 이상 더 클 수 있다.
도 1e를 참조하면, 희생층(140)을 제거하여 제1 개구(150H)와 연통되는 제2 개구(162)를 형성한다. 희생층(140)은 화살표로 표시한 바와 같이 제1 개구(150H) 내로 식각액을 투입함으로써 제거할 수 있다. 희생층(140)은 습식 식각 방법으로 제거할 수 있다. 희생층(140)의 제거는 암모니아 및 과수의 혼합 식각액을 이용할 수 있다. 희생층(140)의 제거는 폴리실리콘 식각액을 이용할 수 있다. 희생층(140)의 제거에 따라 기판(100)과 절연층(150)과의 사이에서 기판(100)의 상면을 따라 연장되어 형성된다. 그리고, 제1 개구(150H)는 제2 개구(162)와 연통되면서 기판(100)으로부터 수직 방향으로 연장되게 된다.
도 1f를 참조하면, 제1 개구(150H) 내에 도전층(170)을 형성함과 동시에 제2 개구(162) 내부를 금속 실리사이드층(180)으로 채운다. 금속 실리사이드층(180)은 도전층(170)의 하부에서 제2 개구(162) 내부로 연장되어 형성된다. 금속 실리사이드층(180)은 도전층(170)의 하부에서 불순물 영역의 상면을 따라 연장되어 형성된다.
도전층(170)은 제1 개구(150H)의 내벽을 덮는 라이너 형상을 가지고, 예를 들면 Ti, Co, Ni, Hf, Pt, W, TiN 등과 같은 제1 금속을 함유하는 제1 도전층(172)을 포함할 수 있다. 제1 도전층(172)은 배리어층일 수 있다. 제1 도전층(172)은 금속 실리사이드층(180) 및/또는 불순물 영역(132)에 직접 연결되어 있을 수 있다. 금속 실리사이드층(180)은 제1 도전층(172)을 구성하는 금속의 실리사이드화물일 수 있다.
도전층(170)은 제1 도전층(172) 위에서 제1 개구(150H)의 내부 나머지 공간을 채우는 제2 도전층(174)을 포함할 수 있다. 제2 도전층(174)은 제1 도전층(172)을 구성하는 금속과 다른 재료로 형성하거나, 동일 재료로 이루어질 수 있다. 예를 들면, 제2 도전층(174)은 Al, W 등을 포함하여 형성할 수 있다.
도전층(170)의 예를 이하에서 설명한다. 예를 들면, 제1 도전층(172)은 Ti 및 TiN이 차례로 적층된 Ti/TiN막으로 이루어질 수 있다. 이 경우, 제2 개구(162) 내부를 채우는 금속 실리사이드층(180)은 티타늄 실리사이드층으로 이루어진다. 도전층(170)은 금속을 포함하며, 금속 실리사이드층(180)은 도전층에 포함된 금속을 포함하여 이루어지는 금속 실리사이드층일 수 있다.
제1 도전층(172)을 형성하기 위하여 PVD, CVD, 또는 ALD 공정을 이용할 수 있다. 예를 들면, 제1 도전층(172)을 구성하는 Ti/TiN막을 ALD 또는 CVD 공정으로 형성하기 위하여 Ti 소스 가스로서 TiCl4를 사용할 수 있다.
특히, Ti/TiN막을 CVD 공정으로 형성하는 경우에는 반응 가스로서 TiCl4와 NH3 가스를 포함할 수 있다. 그리고, TiCl4 가스의 캐리어 가스로서 Ar 및 N2를 포함할 수 있고, NH3 가스의 캐리어 가스로서 N2를 포함할 수 있다.
제1 개구(150H)의 내벽에 Ti/TiN막으로 이루어지는 제1 도전층(172)을 형성하기 위하여 TiCl4 가스를 제1 개구(150H) 내로 공급하는 동안, 제1 개구(150H) 내로 공급되는 TiCl4 가스중 일부는 제1 도전층(172)을 형성하는 데 이용되고, TiCl4 가스중 다른 일부는 제1 개구(150H)와 연통하고 있는 제2 개구(162) 내부로 유입된다.
이와 같이 제2 개구(162) 내부로 유입된 TiCl4 가스는 제1 도전층(172) 형성을 위한 공정 분위기의 온도, 예를 들면 약 400?800℃의 온도에서 제2 개구(162) 내부에 노출되어 있는 기판(100), 즉 기판(100)의 불순물 영역(132)과 반응하여 티타늄 실리사이드층으로 이루어지는 금속 실리사이드층(180)이 형성될 수 있다.
다른 예를 들면, 제1 도전층(172)인 Ti/TiN막을 PVD 공정으로 형성하기 위하여 Ti 타겟(target)을 사용할 수 있다. Ti/TiN막을 형성하는 동안 Ti 타겟으로부터 스퍼터링에 의해 분리된 Ti 입자들 중 일부는 제1 도전층(172)을 형성하는 데 이용되고, Ti 입자들 중 다른 일부는 제1 개구(150H)와 연통하고 있는 제2 개구(162) 내부로 유입된다.
이와 같이 제2 개구(162) 내부로 유입된 Ti 입자들은 제1 도전층(172) 형성을 위한 공정 분위기의 온도, 예를 들면 약 400?800℃의 온도에서 제2 개구(162) 내부에 노출되어 있는 기판(100), 즉 기판(100)의 불순물 영역(132)과 반응하여 티타늄 실리사이드층으로 이루어지는 금속 실리사이드층(180)이 형성될 수 있다.
금속 실리사이드층(180)은 제2 개구(162) 내에 형성되므로 기판(100)과 절연층(150)과의 사이에서 기판(100)의 상면을 따라 약 100?200Å의 얇은 두께로 연장되는 형태를 가질 수 있다. 제2 도전층(174)은 PVD 또는 CVD 공정으로 이루어질 수 있다. 예를 들면, 제2 도전층(174)은 W로 이루어질 수 있다.
도 1f에는 도전층(170)이 제1 도전층(172) 및 제2 도전층(174)으로 이루어지는 예를 도시하였으나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 도전층170)은 제1 개구(150H)를 채우는 단일층으로 이루어질 수 있으며, 단일층의 예를 들면 Ti, Co, Ni, Hf, Pt, W, TiN 등과 같은 금속을 함유할 수 있다. 이 경우, 제2 개구(162) 내부에는 단일층을 구성하는 금속과 동일한 종류의 금속과 기판(100)과의 반응 결과물로 이루어지는 금속 실리사이드층(180)이 형성될 수 있다.
도 1g를 참조하면, 절연층(150)의 상면이 노출될 때까지 도전층(170)을 CMP(chemical mechanical polishing) 또는 에치백하여 도전층(170)중 제1 개구(150H) 내에 남아 있는 부분으로 이루어지는 콘택 플러그(170A)를 형성한다. 즉, 콘택 플러그(170A)는 제1 개구(150H) 내에 형성된 제1 도전층(172) 및 제2 도전층(174)으로 구성될 수 있다. 도 1g에서는 콘택 플러그(170A)로 제1 도전층(172)도 포함하여 도시하였으나, 제1 도전층(172)이 배리어층일 경우 콘택 플러그(170A)는 제2 도전층(174)만을 의미할 수 있다.
다음에, 앞서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자 및 그 제조 방법을 트랜지스터 제조에 적용하는 예들을 설명한다. 다음에 설명하는 본 발명의 기술적 사상에 의한 실시예들은 다양한 타입의 반도체 소자의 제조에 적용 가능하다. 예를 들면, 다음에 설명하는 본 발명의 기술적 사상에 의한 실시예들은 DRAM (dynamic random access memory), 플래쉬(flash) 메모리, PRAM (phase-change RAM), FRAM(ferroelectric RAM), MRAM(magnetic RAM), SRAM(static RAM), 하나의 칩 상에 로직 소자들과 플래쉬 메모리, DRAM 또는 SRAM과 같은 메모리 소자들이 내장되어 있는 임베디드 메모리 로직(embedded memory logic), CMOS 이미지 센서 등 다양한 소자에 각각 적용될 수 있으며, 이들 소자에서 각각 셀 어레이 영역, 코어 영역, 주변회로 영역, 로직 영역, 입출력 영역 등 다양한 영역에 적용될 수 있다.
도 2a 내지 도 2j는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2j를 참조하여 설명하는 제2 실시예에 있어서, 도 1a 내지 도 1g에서와 동일한 참조 부호는 동일 부재를 나타내며, 제2 실시예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 2a를 참조하면, 기판(300), 예를 들면 실리콘 기판을 준비한다. 기판(300)은 도 1a의 기판(100)에 대응한다. 기판(300)에 소자분리막(도시 생략)을 형성하여 활성 영역(302)을 정의하고, 활성 영역(302) 위에 게이트 절연층(312)과, 제1 게이트 도전층(314)과, 제2 게이트 도전층(316)과, 캡핑 절연층(318)이 차례로 적층된 게이트 스택(310)을 형성한다.
활성 영역(302)은 반도체 소자의 셀 어레이 영역 또는 주변회로 영역일 수 있다. 또한, 활성 영역(302)은 NMOS 영역 또는 PMOS 영역일 수 있다. 또한, 도시하지는 않았으나, 활성 영역(302)에 형성하고자 하는 단위 소자의 도전 타입 및 종류에 따라, 활성 영역(302)에는 p형 도핑 영역 또는 n형 도핑 영역을 포함할 수 있으며, p형 도핑 영역 및 n형 도핑 영역을 모두 포함할 수도 있다.
게이트 절연층(312)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막 (high-K dielectrics) 또는 이들의 조합으로 이루어질 수 있다. 제1 게이트 도전층(314)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 제2 게이트 도전층(316)은 금속 실리사이드, 예를 들면 텅스텐 실리사이드로 이루어질 수 있다. 그리고, 캡핑 (318)은 실리콘 질화막으로 이루어질 수 있다.
도 2b를 참조하면, 게이트 스택(310)의 양측벽을 균일(conformal)하게 덮는 오프셋 절연층(320)을 형성한다. 오프셋 절연층(320)을 형성하기 위하여, 먼저 게이트 스택(310)의 노출 표면 및 기판(300)의 상면을 균일하게 덮는 절연층을 형성한 후, 절연층을 에치백하여 오프셋 절연층(320)만 남도록 할 수 있다. 오프셋 절연층(320)은 실리콘 질화막으로 이루어질 수 있다.
이어서, 게이트 스택(310) 및 오프셋 절연층(320)을 이온주입 마스크로 이용하여 기판(300)에 LDD (lightly doped drain) 이온주입 공정을 행하여, 기판(300)중 게이트 스택(310) 양측에 LDD 접합 영역(322)을 형성한다.
그 후, 할로(halo) 이온주입 공정을 행하여 게이트 스택(310) 하부의 에지 부분에 인접한 활성 영역(302) 내에 할로 이온주입 영역(도시 생략)을 형성할 수 있다. 할로 이온 주입 영역은 선택적으로 형성할 수 있다. 할로 이온 주입 영역은 활성 영역(302)의 도전형과 동일한 도전형을 가질 수 있다. 예를 들면, 활성 영역(302)이 p형 불순물 영역인 경우, 할로 이온주입 영역도 p형 불순물 이온들을 주입하여 형성될 수 있다. 필요에 따라, 할로 이온 주입 공정은 오프셋 절연층(320) 형성 전에 행해질 수도 있다.
도 2c를 참조하면, 게이트 스택(310)의 상면과, 오프셋 절연층(320)의 노출 표면과, 기판(300)의 노출 표면을 각각 덮는 스페이서용 절연층(330)을 형성한다. 스페이서용 절연층(330)은 예를 들면 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 도 2c에는, 스페이서용 절연층(330)이 실리콘 질화막(332) 및 실리콘 산화막(334)의 이중층 구조로 형성된 예를 도시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니다.
도 2d를 참조하면, 기판(300)의 상면이 노출될 때까지 스페이서용 절연층(330)을 에치백하여, 게이트 스택(310)의 양측벽 위에서 오프셋 절연층(320)을 덮는 절연 스페이서(330A)를 기판(300) 위에 형성한다.
게이트 스택(310), 오프셋 절연층(320) 및 절연 스페이서(330A)를 이온주입 마스크로 이용하여 기판(300)에 소스/드레인 영역 형성용 불순물 이온(335)을 주입하여 소스/드레인 영역(336)을 형성한다. 도 2d에서는 소스/드레인 영역 형성용 불순물 이온(335)을 어닐 공정으로 활성화시켜 소스/드레인 영역(336)이 형성된 것으로 도시하였으나, 소스/드레인 영역 형성용 불순물 이온(335)을 활성화시키지 않을 경우 후 공정에서 소스/드레인 영역(336)이 형성될 수도 있다.
도 2e를 참조하면, 소스/드레인 영역(336)을 덮도록 희생층(350)을 형성한다. 도 2e의 희생층(350)은 도 1c의 희생층(140)에 대응된다. 희생층(350)은 기판(300) 상의 소스/드레인 영역(336)을 따라 절연 스페이서(330A)까지 연장되어 형성한다. 희생층(350)은 소스/드레인 영역을 포함하는 기판의 활성 영역(302) 상에 형성한다. 희생층(350)은 저온 공정에서 형성할 수 있는 SiGe막으로 형성할 수 있다. 희생층(350)은 후속 공정에서 절연층을 식각할 때 식각 정지층 역할을 할 수도 있다. 희생층(350)은 600 ℃ 미만, 예를 들면 약 200?400 ℃의 비교적 저온 PECVD(plasma enhanced CVD) 공정에 의해 형성할 수 있다.
도 2f를 참조하면, 게이트 스택(310), 절연 스페이서(330A) 및 희생층(350)을 덮도록 절연층(354), 즉 층간 절연층을 형성한다. 절연층(354)을 형성하기 위한 공정은 예를 들면 약 600 내지 800 ℃의 비교적 고온 조건이 수반되는 공정을 포함할 수 있다.
예를 들면, 고온 조건이 수반되는 조건으로 절연층(354)을 형성하기 위하여, 절연층(354)은 TOSZ와 같은 폴리실라잔계 무기 SOG막으로 형성할 수 있다. TOSZ로 이루어지는 절연층(354) 형성 공정은, 먼저 희생막(350) 위에 TOSZ막을 스핀 코팅 (spin coating)한 후, 코팅된 TOSZ막을 열처리하는 공정을 포함할 수 있다. 열처리 공정을 위하여, 약 150?200℃의 비교적 저온에서 프리베이크(pre-bake)를 실시한 후, 약 600 내지 800 ℃의 비교적 고온에서 하드베이크(hard bake)를 실시할 수 있다.
앞서 소스/드레인 영역 형성용 불순물 이온(335)을 활성화시키지 않을 경우, 절연층(354)이 약 600 내지 800℃의 비교적 고온 조건하에서 형성되는 동안 비교적 고온의 열에 의해 불순물 이온(335)이 활성화되어 게이트 스택(310)의 양측에서 기판(300)에 소스/드레인 영역(336)을 형성할 수도 있다.
도 2g를 참조하면, 절연층(354)의 일부를 식각하여 희생층(350)을 노출하도록 기판(300)으로부터 수직 방향으로 연장되는 제1 개구(354H)를 형성한다. 제1 개구(354H)는 절연층(354)의 상면에서 볼 때 그 장축 방향의 폭과 단축 방향의 폭과의 차이가 크지 않은 홀 형상의 개구일 수 있다. 또는, 제1 개구(354H)는 절연층(354)의 상면에서 볼 때 그 장축 방향의 폭이 단축 방향의 폭에 비해 훨씬 커서 절연층(354)에서 소정 방향으로 길게 연장되는 라인 형상의 개구일 수 있다.
도 2h를 참조하면, 제1 개구(354H)를 통해 희생층(350)을 제거한다. 이에 따라, 제1 개구(354H)와 연통되면서 기판(300)과 절연층(354)과의 사이에서 기판(300)의 상면을 따라 연장되는 제2 개구(356)를 형성한다. 제2 개구(356)는 소스/드레인 영역(336)의 상부 표면을 노출시킨다.
필요에 따라 제1 개구(354H)의 저면의 기판(300)에 저저항 콘택 형성을 위한 플러그 이온 주입 영역(미도시)을 형성할 수 있다. 플러그 이온 주입용 불순물 이온은 소스/드레인 영역 형성용 불순물 이온(335)과 동일한 타입의 도전형을 가진다.
도 2i를 참조하면, 도 1f를 참조하여 설명한 도전층(170) 및 금속 실리사이드층(180) 형성 방법과 유사한 방법으로, 제1 개구(354H) 내에 도전층(370)을 형성함과 동시에 제2 개구(356) 내부를 금속 실리사이드층(380)으로 채운다. 금속 실리사이드층(380)은 도전층(370)의 하부로부터 소스/드레인 영역(336)의 상면을 따라 절연 스페이서(330A)까지 연장되어 있다.
금속 실리사이드층(380)은 절연층(354)과 기판(300)의 소스/드레인 영역(336) 사이의 매우 좁은 공간인 제2 개구(356) 내에만 형성되므로, 금속 실리사이드층(380)은 기판(300)상에서 얇은 두께를 유지할 수 있다. 금속 실리사이드층(380)은 약 100?200 Å의 두께의 범위 내에서 소자의 원하는 특성 구현에 필요한 두께를 가지도록 형성할 수 있다.
도전층(370)은 제1 개구(354H)의 내벽을 덮는 라이너 형상을 가지고, 예를 들면 Ti, Co, Ni, Hf, Pt, W 등과 같은 금속을 함유하는 제1 도전층(372)을 포함할 수 있다. 제1 도전층(372)은 배리어층일 수 있다. 또한, 도전층(370)은 제1 도전층(372) 위에서 제1 개구(354H)의 내부 나머지 공간을 채우는 제2 도전층(374)을 포함할 수 있다.
예를 들면, 제1 도전층(372)은 Ti 및 TiN이 차례로 적층된 Ti/TiN막으로 이루어질 수 있다. 이 경우, 제2 개구(356) 내부를 채우는 금속 실리사이드층(380)은 티타늄 실리사이드층으로 이루어질 수 있다. 제2 도전층(374)은 텅스텐(W)으로 이루어질 수 있다.
도 2i에는 도전층(370)이 제1 도전층(372) 및 제2 도전층(374)으로 이루어지는 예를 도시하였으나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 도전층(370)은 제1 개구(354H)를 채우는 단일층으로 이루어질 수 있으며, 단일층이 예를 들면 Ti, Co, Ni, Hf, Pt, W 등과 같은 금속을 함유할 수 있다. 이 경우, 금속 실리사이드층(380)은 단일층을 구성하는 금속과 동일한 종류의 금속과 기판(300)과의 반응 결과물로 이루어질 수 있다.
도 2j를 참조하면, 절연층(354)의 상면이 노출될 때까지 도전층(370)을 CMP 또는 에치백하여 도전층(370)중 제1 개구(354H) 내에 남아 있는 부분으로 이루어지는 콘택 플러그(370A)를 형성한다.
도 2a 내지 도 2j를 참조하여 설명한 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자 및 그 제조 방법에 따르면, 소자의 피쳐 사이즈가 축소되면서 트랜지스터에서의 게이트 길이가 작아지고 그에 따라 익스텐션(extention) 영역인 LDD 접합 영역(322)과 소스/드레인 영역(336)의 저항이 소자의 구동 전류에 영향을 미치는 것을 방지할 수 있다.
다시 말해, 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자 및 그 제조 방법에 따르면, 소스/드레인 영역(336) 상에 미세한 두께를 가지는 금속 실리사이드층(380)을 형성함으로써, LDD 접합 영역(322)에서의 저항 증가 없이 소스/드레인 영역(336)의 저항을 감소시킴으로써 트랜지스터의 성능(performance)을 향상시킬 수 있다.
또한, 금속 실리사이드층(380)을 형성하기 위한 별도 공정을 추가할 필요 없이 반도체 소자 제조 공정에 필요한 필수 공정에서 수반되는 열부담을 이용하고, 또한 반도체 소자를 구현하는 데 필수적으로 형성하여야 하는 도전층 형성시 사용되는 금속 소스 또는 금속 전구체를 이용하여, 반도체 소자 제조 공정에 필요한 필수 공정과 동시에 부수적으로 금속 실리사이드층(380)을 형성한다. 따라서, 종래의 금속 실리사이드층 형성 공정에서와 같이, 금속 실리사이드층 형성 후, 후속의 열부담이 큰 공정으로 인해 발생할 수 있는 금속 실리사이드층의 응집 (agglomeration) 또는 단채널 효과(short channel effect) 등과 같은 문제를 해결할 수 있다.
또한, 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자 및 그 제조 방법에 따르면, 금속 실리사이드층(380)의 형성 전에는 열부담이 큰 공정은 회피하면서, 반도체 소자를 구현하는 데 필요한 필수 공정에서 피할 수 없는 열부담을 금속 실리사이드층(380) 형성에 이용하여 매우 미세한 두께의 금속 실리사이드층(380)을 형성할 수 있다. 따라서, 금속 실리사이드층(380)에 의해 감소된 열부담으로 소스/드레인 영역(336)의 저항을 효과적으로 감소시킬 수 있으므로, 소스/드레인 영역(336) 형성을 위한 이온주입시 열부담에 대한 충분한 공정 여유도를 가지고 이온 주입 공정을 행함으로써 원하는 특성 구현에 필요한 소스/드레인 영역(336)을 형성할 수 있다.
도 3a 내지 도 3f는 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3f를 참조하여 설명하는 제3 실시예에 있어서, 도 2a 내지 도 2j에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 제3 실시예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다. 제3 실시예는 희생층(450)이 LDD 접합 영역(322) 상에도 형성되고, 이에 따라 금속 실리사이드층(480)이 LDD 접합 영역(322) 상에도 형성되는 것을 제외하고는 제2 실시예와 동일하다.
구체적으로, 도 2a 내지 도 2d를 참조하여 설명한 바와 같은 방법으로 기판(300)상에 게이트 스택(310)과 게이트 스택(310)의 양측벽 위에서 오프셋 절연층 (320) 및 절연 스페이서(330A)를 형성한다. 또한, 기판(300)에는 LDD 접합 영역(322) 및 소스/드레인 영역(336)을 형성한다.
도 3a를 참조하면, 절연 스페이서(330A)를 제거하여 기판(300)에 형성되어 있는 LDD 접합 영역(322)을 노출시킨다. 이어서, LDD 접합 영역(322) 및 소스/드레인 영역(336) 상에 도 2e에서 설명한 바와 같은 동일한 방법으로 희생층(450)을 형성한다. 희생층(450)은 도 2e의 희생층(350)에 대응되는 것으로, 동일한 설명은 생략한다. 다만, 도 3a에서는 희생층(450)이 소스/드레인 영역(336)뿐만 아니라 LDD 접합 영역(322) 상에도 형성된다.
도 3b를 참조하면, 도 2f에서 설명한 바와 같은 방법으로 게이트 스택(310), 및 희생층(450)을 덮도록 절연층(354)을 형성한다. 절연층(354)의 형성 방법은 도 2f에서 설명하였으므로 생략한다.
도 3c를 참조하면, 도 2g에서 설명한 바와 같은 방법으로 절연층(354)의 일부를 식각하여 희생층(450)을 노출하도록 기판(300)으로부터 수직 방향으로 연장되는 제1 개구(354H)를 형성한다. 제1 개구(354H)의 형성 방법은 도 2g에서 설명하였으므로 생략한다.
도 3d를 참조하면, 도 2h에서 설명한 바와 같은 방법으로 제1 개구(354H)를 통해 희생층(450)을 제거한다. 이에 따라, 제1 개구(354H)와 연통되면서 기판(300)과 절연층(354)과의 사이에서 기판(300)의 상면을 따라 연장되는 제2 개구(456)를 형성한다. 제2 개구(456)는 LDD 접합 영역(322) 및 소스/드레인 영역(336)의 상부 표면을 노출시킨다. 제2 개구(456)는 소스/드레인 영역(336)의 상부뿐 만 아니라 LDD 접합 영역(322)의 상부까지 연장되도록 형성된다.
도 3e를 참조하면, 도 2i에서 설명한 바와 같은 방법으로 제1 개구(354H) 내에 도전층(370)을 형성함과 동시에 제2 개구(456) 내부를 금속 실리사이드층(480)으로 채운다. 금속 실리사이드층(480)은 도 2i와 다르게 소스/드레인 영역(336)의 상부뿐 만 아니라 LDD 접합 영역(322)의 상부까지 연장되도록 형성된다. 금속 실리사이드층(480)은 도전층(370)의 하부에서 소스/드레인 영역(336) 및 LDD 접합 영역(322)의 상면을 따라 게이트 스택까지 연장되어 형성된다.
금속 실리사이드층(480)은 절연층(354)과 소스/드레인 영역(336) 사이와 절연층(354)과 LDD 접합 영역(322) 사이의 매우 좁은 공간인 제2 개구(456) 내에만 형성되므로, 금속 실리사이드층(480)은 기판(300)상에서 얇은 두께를 유지할 수 있다. 금속 실리사이드층(480)은 약 100?200 Å의 두께의 범위 내에서 소자의 원하는 특성 구현에 필요한 두께를 가지도록 형성할 수 있다. 도전층(370)의 형성 방법은 도 2i에서 설명하였으므로 편의상 생략한다.
도 3f를 참조하면, 도 2j에 설명한 바와 같은 동일한 방법으로 절연층(354)의 상면이 노출될 때까지 도전층(370)을 CMP 또는 에치백하여 도전층(370)중 제1 개구(354H) 내에 남아 있는 부분으로 이루어지는 콘택 플러그(370A)를 형성한다.
도 3a 내지 도 3f를 설명한 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자 및 그 제조 방법에 따르면, 앞에서 상술한 도 2a 내지 도 2j를 참조하여 설명한 제2 실시예에 따른 반도체 소자의 제조 방법에서 얻어질 수 있는 효과와 동일한 효과를 얻을 수 있다.
이에 더하여, 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 제조 방법에서는 금속 실리사이드층(480)이 소스/드레인 영역(336)의 상부뿐 만 아니라 LDD 접합 영역(322)의 상부까지 연장되도록 형성되므로, 소스/드레인 영역(336)에서의 저항뿐 만 아니라 익스텐션 영역인 LDD 접합 영역(322)에서의 저항을 동시에 감소시킬 수 있으며, 따라서 트랜지스터의 성능을 더욱 향상시킬 수 있다.
도 4a 내지 도 4c는 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4c를 참조하여 설명하는 제4 실시예에 있어서, 도 2a 내지 도 2j에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 실시예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다. 제4 실시예는 기판(300)의 상면에 리세스된 표면(300R)을 형성하고, 리세스된 표면(300R)에 소스/드레인 영역(336) 및 금속 실리사이드층(580)을 형성하는 것을 제외하고는 제2 실시예와 동일하다.
도 2a 내지 도 2c 참조하여 설명한 바와 같은 방법으로 기판(300)상에 게이트 스택(310)과 게이트 스택(310)의 양측벽 위에서 오프셋 절연층(320) 및 스페이서용 절연층(330)을 형성한다. 또한, 기판(300)에는 LDD 접합 영역(322)을 형성한다.
도 4a를 참조하면, 도 2d에 설명한 바와 같은 방법으로 스페이서용 절연층(330)을 에치백하여, 게이트 스택(310)의 양측벽 위에서 오프셋 절연층(320)을 덮는 절연 스페이서(330A)를 기판(300) 위에 형성한다. 단, 본 실시예에서는 도 2d를 참조하여 설명한 제2 실시예에서와는 달리, 절연 스페이서(330A)가 형성되어 기판(300)의 상면이 노출된 후에도 스페이서용 절연층(330)의 에치백 공정에 적용하였던 식각 분위기를 소정 시간 동안 더 유지하여 기판(300)을 그 상면으로부터 소정 깊이(DS)만큼 식각하여 기판(300)의 상면에 리세스된 표면(300R)을 형성한다. 계속하여, 도 2d에서 설명한 바와 같은 방법으로 리세스된 표면(300R)을 갖는 기판(300)에 소스/드레인 영역(336)을 형성한다.
도 4b를 참조하면, 도 2e에서 설명한 바와 같은 동일한 방법으로 희생층(550)을 형성한다. 희생층(550)은 도 2e의 희생층(350)에 대응되는 것으로, 동일한 설명은 생략한다. 다만, 도 4b에서는 희생층(550)이 리세스된 표면(300R)을 갖는 기판(300)에 형성된다.
도 4c를 참조하면, 도 2f 내지 도 2j를 참조하여 설명한 일련의 공정들을 행하여, 절연층(354), 제1 도전층(372) 및 제2 도전층(374)을 포함하는 콘택 플러그(370A), 및 금속 실리사이드층(580)을 형성한다. 본 실시예에서는, 도 2i와는 리세스된 표면(300R)을 갖는 기판(300)에 금속 실리사이드층(580)이 형성된다.
도 4a 내지 도 4c를 설명한 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자 및 그 제조 방법은 제2 실시예와 동일한 효과를 얻을 수 있다.
이에 더하여, 제4 실시예에 따른 반도체 소자 및 그 제조 방법에서는 금속 실리사이드층(580)의 하면이 LDD 접합 영역(322)의 상면 보다 더 낮은 레벨에 형성된다. 그리고, 소스/드레인 영역(336)이 기판(300)의 리세스된 표면(300R)의 아래에 형성되므로, 게이트 스택(310)의 양측 하부에 각각 형성된 소스/드레인 영역(336)간의 거리가 증가되는 효과가 얻어진다. 따라서, 제4 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자에서는 트랜지스터의 단채널 효과를 더욱 억제할 수 있다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5c를 참조하여 설명하는 제5 실시예에 있어서, 도 3a 내지 도 3f와, 도 4a 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 실시예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
제5 실시예는 금속 실리사이드층(680)이 LDD 접합 영역(322) 상에도 형성됨과 아울러 기판(300)의 상면에 리세스된 표면(300R)을 형성하고, 리세스된 표면(300R)에 소스/드레인 영역(336) 및 금속 실리사이드층(680)을 형성하는 것을 제외하고는 제2 실시예 및 제4 실시예와 동일하다.
구체적으로, 도 4a를 참조하여 설명한 바와 같은 방법으로 기판(300)상에 게이트 스택(310)과 게이트 스택(310)의 양측벽 위에서 오프셋 절연층 (320) 및 절연 스페이서(330A)를 형성한다. 또한, 기판(300)은 LDD 접합 영역(322)이 형성되어 있고, 리세스된 상면(300R)에는 소스/드레인 영역(336)을 형성한다.
도 5a를 참조하면, 도 3a에서 설명한 바와 같이 절연 스페이서(330A)를 제거한다. 이렇게 되면, 기판(300)에 형성되어 있는 LDD 접합 영역(322)이 노출되며 아울러서 리세스된 상면(300R)을 갖는 기판(300)의 표면이 노출된다.
도 5b를 참조하면, LDD 접합 영역(322) 및 소스/드레인 영역(336) 상에 도 3e에서 설명한 바와 같은 동일한 방법으로 희생층(650)을 형성한다. 희생층(650)은 도 2e나 도 3c의 희생층(350, 450)에 대응되는 것으로, 동일한 설명은 생략한다. 다만, 도 5b에서는 희생층(650)이 리세스된 상면(300R)을 갖는 기판(300)에 형성된 소스/드레인 영역(336)뿐만 아니라 LDD 접합 영역(322) 상에도 형성된다.
도 5c를 참조하면, 도 2f 내지 도 2j를 참조하여 설명한 일련의 공정들을 행하여, 절연층(354), 제1 도전층(372) 및 제2 도전층(374)을 포함하는 콘택 플러그(370A), 및 금속 실리사이드층(680)을 형성한다. 다만, 본 실시예에서는, 도 2j와는 달리 소스/드레인 영역(336)뿐만 아니라 LDD 접합 영역(322) 상에 금속 실리사이드층(680)이 형성되고, 아울러서 리세스된 표면(300R)을 갖는 기판(300)에 금속 실리사이드층(680)이 형성된다.
이상과 같은 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자 및 그 제조 방법은 제2 실시예 내지 제4 실시예와 동일한 효과를 얻을 수 있다.
도 6a 내지 도 6d는 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6d를 참조하여 설명하는 제6 실시예에 있어서, 도 2a 내지 도 2j에서와 동일한 참조 부호는 동일 부재를 나타내며, 제6 실시예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다. 제6 실시예는 LDD 접합 영역(322)을 소스/드레인 영역 형성 후에 형성하고, 금속 실리사이드층(780)이 소스/드레인 영역(336) 상에 형성된 것을 제외하고는 제2 실시예와 동일하다.
구체적으로, 도 2a 내지 도 2d를 참조하여 설명한 바와 같은 방법으로 기판(300) 상에 게이트 스택(310)과 게이트 스택(310)의 양측벽 위에서 오프셋 절연층(320) 및 절연 스페이서(330A)를 형성한다. 다만, 제6 실시예에서는 도 2b와 같이 LDD 접합 영역을 형성하지 않는다.
도 6a를 참조하면, 도 2d에서 설명한 바와 같이 게이트 스택(310), 오프셋 절연층(320), 절연 스페이서(330A)를 이온 주입 마스크로 이용하여 기판(300)에 소스/드레인 영역 형성용 불순물 이온(335)을 주입하여 소스/드레인 영역(336)을 형성한다.
도 6b를 참조하면, 도 2e에서 설명한 바와 같이 소스/드레인 영역(336)을 덮도록 희생층(750)을 형성한다. 희생층(750)은 기판(300) 상의 소스/드레인 영역(336)을 따라 절연 스페이서(330A)까지 연장되어 형성한다.
도 6c를 참조하면, 절연 스페이서(330A)를 습식 식각 방법으로 제거하여 기판(300)의 일부를 노출한다. 노출된 영역은 후에 LDD 접합 영역이 될 부분이다. 절연 스페이서(330A)를 습식 식각하여 제거할 때, 희생층(750)으로 인하여 소스/드레인 영역(336)의 불순물 이온은 손상되지 않는다.
계속하여, 도 2b에서 설명한 바와 같이 게이트 스택(310), 오프셋 절연층(320)을 이온 주입 마스크로 이용하여 기판(300)에 LDD(lightly doped drain) 접합 영역용 불순물 이온(735)을 주입하여 기판(300)중 게이트 스택(310) 양측 하부에 LDD 접합 영역(322)을 형성한다. 본 실시예서는 LDD 접합 영역(322)이 소스/드레인 영역(336) 후에 형성하므로, LDD 접합 영역(322)이 열부담을 덜 수 있어 단채널 효과를 개선할 수 있다.
도 6d를 참조하면, 도 2f 내지 도 2j를 참조하여 설명한 일련의 공정들을 행하여, 절연층(354), 제1 도전층(372) 및 제2 도전층(374)을 포함하는 콘택 플러그(370A), 및 금속 실리사이드층(780)을 형성한다. 다만, 본 실시예에서는, 도 2j와는 달리 금속 실리사이드층(780)이 소스/드레인 영역(336) 상에만 형성되어 있다.
이상과 같은 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자 및 그 제조 방법은 제2 실시예와 동일한 효과를 얻을 수 있다. 더하여, 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자 및 그 제조 방법은 절연 스페이서(330A)를 습식 식각하여 제거할 때, 희생층(750)으로 인하여 소스/드레인 영역(336)의 불순물 이온은 손상되지 않아 신뢰성을 높일 수 있고, LDD 접합 영역(322)이 소스/드레인 영역(336) 후에 형성하므로, LDD 접합 영역(322)이 열부담을 덜 수 있어 단채널 효과를 개선할 수 있다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7c를 참조하여 설명하는 제7 실시예에 있어서, 도 2a 내지 도 2j, 도 4a 내지 도 4c에서와 동일한 참조 부호는 동일 부재를 나타내며, 제7 실시예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
제7 실시예는 기판(300)의 상면에 리세스된 표면(300R)을 형성하는 것을 제외하고는 제6 실시예와 동일하다. 즉, 제7 실시예는 리세스된 표면(300R)에 소스/드레인 영역(336) 및 금속 실리사이드층(880)을 형성하되, LDD 접합 영역(322)을 소스/드레인 영역(336) 형성 후에 형성한다.
구체적으로, 도 2a 내지 도 2d를 참조하여 설명한 바와 같은 방법으로 기판(300) 상에 게이트 스택(310)과 게이트 스택(310)의 양측벽 위에서 오프셋 절연층(320) 및 절연 스페이서(330A)를 형성한다. 다만, 제7 실시예에서는 도 2b와 같이 LDD 접합 영역을 형성하지 않고, 도 4a에서 설명한 바와 같이 리세스된 표면(300R)을 형성한다.
도 7a를 참조하면, 도 2d에서 설명한 바와 같이 게이트 스택(310), 오프셋 절연층(320), 절연 스페이서(330A)를 이온 주입 마스크로 이용하여 리세스된 표면(300R)을 갖는 기판(300)에 소스/드레인 영역 형성용 불순물 이온(335)을 주입하여 소스/드레인 영역(336)을 형성한다.
도 7b를 참조하면, 도 2e, 도 6b, 도 6c에서 설명한 바와 같이 소스/드레인 영역(336)을 덮도록 희생층(850)을 형성한다. 희생층(850)은 기판(300) 상의 소스/드레인 영역(336)을 따라 절연 스페이서(330A)까지 연장되어 형성한다.
절연 스페이서(330A)를 습식 식각 방법으로 제거하여 기판(300)의 일부를 노출한다. 노출된 영역은 후에 LDD 접합 영역이 될 부분이다. 절연 스페이서(330A)를 습식 식각하여 제거할 때, 희생층(350)으로 인하여 소스/드레인 영역(336)의 불순물 이온은 손상되지 않는다.
계속하여, 도 2b에서 설명한 바와 같이 게이트 스택(310), 오프셋 절연층(320)을 이온 주입 마스크로 이용하여 기판(300)에 LDD(lightly doped drain) 이온주입 공정을 행하여 기판(300)중 게이트 스택(310) 양측에 LDD 접합 영역(322)을 형성한다. 본 실시예서는 LDD 접합 영역(322)이 소스/드레인 영역(336) 후에 형성하므로, LDD 접합 영역(322)이 열부담을 덜 수 있어 단채널 효과를 개선할 수 있다.
도 7c를 참조하면, 도 2f 내지 도 2j를 참조하여 설명한 일련의 공정들을 행하여, 절연층(354), 제1 도전층(372) 및 제2 도전층(374)을 포함하는 콘택 플러그(370A), 및 금속 실리사이드층(880)을 형성한다. 다만, 본 실시예에서는, 도 2j와는 달리 금속 실리사이드층(880)이 소스/드레인 영역(336) 상에만 형성되어 있다.
이상과 같은 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자의 제조 방법은 제2 실시예, 제4 실시예 및 제6 실시예와 동일한 효과를 얻을 수 있다.
위에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제7 실시예에 따른 반도체 소자의 제조 방법과, 이들 방법에 의하여 얻어진 반도체 소자의 특징적인 구조는 다양한 분야에서 사용되는 다양한 타입의 반도체 소자에 적용될 수 있으며, 각 반도체 소자에서 다양한 영역에 적용될 수 있다.
예를 들면, 본 발명의 기술적 사상에 의한 제1 실시예 내지 제7 실시예에 따른 반도체 소자의 제조 방법과, 이들 방법에 의하여 얻어진 반도체 소자의 특징적인 구조는 DRAM, 플래쉬 메모리, PRAM, FRAM, MRAM, SRAM, SRAM, 임베디드 메모리 로직, CMOS 이미지 센서 등 다양한 소자에 각각 적용될 수 있으며, 이들 소자에서 각각 셀 어레이 영역, 코어 영역, 주변회로 영역, 로직 영역, 입출력 영역 등 다양한 영역에 적용될 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자가 다양한 타입의 반도체 소자에 적용된 경우의 구체적인 예들을 상세히 설명한다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 의해 구현될 수 있는 예시적인 반도체 소자의 요부 구성을 설명하기 위한 도면들이다.
보다 구체적으로, 도 8a는 DRAM 소자의 셀 어레이 영역의 일부 레이아웃이다. 도 8b는 DRAM 소자의 코어 또는 주변회로 영역(이하, 단지 "주변회로 영역"이라 함)의 일부 레이아웃이다. 도 8c는 도 8a의 8C1 8C1' 선 단면의 구성과, 도 8b의 8C2 - 8C2'선 단면의 구성을 함께 도시한 단면도이다.
도 8a 내지 도 8c에 있어서, 도 1a 내지 도 1g, 도 2a 내지 도 2j에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 8a 내지 도 8c를 참조하면, 기판(1000), 예를 들면 실리콘 기판의 셀 어레이 영역(CELL array region) 및 주변회로 영역(CORE/PERI region)에는 각각 소자분리막(1010)에 의해 활성 영역(1000A, 1000B)이 형성되어 있다.
셀 어레이 영역에서, 기판(1000) 상에는 복수의 워드 라인(1020)이 상호 평행하게 연장되어 있다. 도 8c에는 복수의 워드 라인(1020)이 스택 (stack) 타입 트랜지스터를 구성하는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 복수의 워드 라인(1020)은 RCAT(recess channel array transistor)을 구성하도록 기판(1000) 아래로 리세스된 형상을 가질 수도 있다.
복수의 워드 라인(1020)중 상호 인접한 2 개의 워드 라인(1020) 사이에는 자기정렬 콘택(1024)이 형성되어 있다. 비트 라인(1030)은 다이렉트 콘택 (direct contact)(1026)을 통해 자기정렬 콘택(1024)에 연결되어 있다.
셀 어레이 영역의 활성 영역(1000A)에서, 상호 인접한 2 개의 워드 라인(1020)을 중심으로 그 양측에는 각각 셀 어레이 영역의 소스/드레인 영역(1032)과 커패시터(도시 생략)와의 전기적 연결을 위한 베리드 콘택(buried contact)을 구성하는 콘택 플러그(170A)가 형성되어 있다.
여기서, 콘택 플러그(170A)는 도 1a 내지 도 1g를 참조하여 설명한 바와 같은 공정에 의해 형성될 수 있다. 콘택 플러그(170A)는 도 1a 내지 도 1g를 참조하여 설명한 바와 같이 제1 도전층(172) 및 제2 도전층(174)으로 구성될 수 있다. 콘택 플러그(170A)는 그 상면에서 볼 때 장축 방향의 폭(Wy)이 단축 방향(Wx)의 폭 보다 약 5 배 이상 더 큰 라인 형상을 가질 수 있다.
그리고, 콘택 플러그(170A)가 연결되어 있는 소스/드레인 영역(1032)의 상면에는 도 1a 내지 도 1g를 참조하여 설명한 바와 같은 공정에 의해 형성된 금속 실리사이드층(180)이 콘택 플러그(170A)의 하면 및 그 주위의 활성 영역(1000A) 전체에 형성될 수 있다.
주변회로 영역에는 복수의 게이트 전극(1050) 및 콘택부(1052)가 형성되어 있다. 원하는 설계에 따라, 복수의 게이트 전극(1050)은 저전압(LV) 트랜지스터 또는 고전압 트랜지스터(HV) 트랜지스터를 구성할 수 있다. 게이트 전극(1050)의 양 측에는 각각 소스/드레인 영역(1034)에 연결되는 콘택 플러그(170A)가 형성되어 있다.
주변회로 영역에 형성되는 복수의 콘택 플러그(170A)와, 셀 어레이 영역에 형성되는 콘택 플러그(170A)는 동시에 형성될 수 있으며, 상호 동일한 구성을 가질 수 있다. 그리고, 콘택 플러그(170A)가 연결되어 있는 소스/드레인 영역(1034)의 상면에는 도 1a 내지 도 1g를 참조하여 설명한 바와 같은 공정에 의해 형성된 금속 실리사이드층(180)이 형성될 수 있다.
도 8b 및 도 8c에서 볼 수 있는 바와 같이, 주변회로 영역의 활성 영역(1000B)에서 복수의 게이트 전극(1050) 사이에 위치되는 소스/드레인 영역(1034)의 상면에는 콘택 플러그(170A)의 하면 및 그 주위의 활성 영역(1000B) 전체에 금속 실리사이드층(180)이 형성될 수 있다.
도면에서 참조 부호 "1100", "1200" 및 "1300"은 각각 절연층, 즉 층간 절연층을 나타낸다. 앞서 설명에서는 도 8a 내지 도 8c의 실시예에 도 1a 내지 도 1g를 참조하여 설명한 실시예를 적용한 경우만을 설명하였으나, 본 발명은 이에 한정되지 않는다. 즉, 도 1a 내지 도 1g부터 도 7c까지 나타나 있는 본 발명에 따른 모든 실시예들도 적용 가능하다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자 제조 방법에 의해 구현될 수 있는 다른 예시적인 반도체 소자의 요부 구성을 설명하기 위한 도면들이다.
도 9에 예시한 구성을 가지는 반도체 소자는 도 8a에 예시된 DRAM 소자의 셀 어레이 영역의 레이아웃 및 도 8b에 예시된 DRAM 소자의 주변회로 영역의 레이아웃과 같은 레이아웃을 가질 수 있다.
도 9는 도 8a의 8C1 - 8C1' 선 단면에 대응하는 영역과, 도 8b의 8C2 - 8C2'선 단면에 대응하는 영역을 함께 도시한 단면도이다. 도 9에 있어서, 도 1a 내지 도 1g와, 도 8a 내지 도 8c에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 9에 예시한 반도체 소자는 셀 어레이 영역에서 BCAT(buried channel array transistor)을 구성하도록 복수의 워드 라인이 기판(1000) 내에 형성된 것을 제외하고, 도 8c와 대체로 유사한 구성을 가진다.
도 9를 참조하면, 셀 어레이 영역에서 기판(1000)상에는 복수의 매몰 워드 라인(2020)이 상호 평행하게 연장되어 있다. 복수의 매몰 워드 라인(2020) 중 상호 인접한 2 개의 매몰 워드 라인(2020) 사이에 형성된 소스/드레인 영역(2032)에는 기판(1000) 위에 형성된 다이렉트 콘택(1026)이 연결되어 있다, 다이렉트 콘택(1026)을 통해 비트 라인(1030)이 소스/드레인 영역(2032)에 전기적으로 연결될 수 있다.
셀 어레이 영역의 활성 영역(1000A)에서, 상호 인접한 2 개의 매몰 워드 라인(1020)을 중심으로 그 양 측에는 각각 셀 어레이 영역(CELL)의 소스/드레인 영역(2032)과 커패시터(도시 생략)와의 전기적 연결을 위한 베리드 콘택인 콘택 플러그(170A)가 형성되어 있다.
여기서, 콘택 플러그(170A)는 도 1a 내지 도 1g를 참조하여 설명한 바와 같은 공정에 의해 형성될 수 있다. 즉, 콘택 플러그(170A)는 도 1a 내지 도 1g를 참조하여 설명한 바와 같이 제1 도전층(172) 및 제2 도전층(174)으로 구성될 수 있다. 그리고, 콘택 플러그(170A)가 연결되어 있는 소스/드레인 영역(2032)의 상면에는 도 1a 내지 도 1g를 참조하여 설명한 바와 같은 공정에 의해 형성된 금속 실리사이드층(180)이 콘택 플러그(170A)의 하면 및 그 주위의 활성 영역(1000A)에 형성될 수 있다.
주변회로 영역은 도 8c에 대하여 설명한 바와 같은 구성을 가지는 경우를 예시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 배치 구성을 가질 수 있다. 도 9에서, 참조 부호 "2100", "2200" 및 "2300"은 각각 절연층을 나타낸다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자 제조 방법에 의해 구현될 수 있는 또 다른 예시적인 반도체 소자의 요부 구성을 설명하기 위한 도면들이다.
보다 구체적으로, 도 10a는 CMOS 이미지 소자(3100)의 개략적인 블록도이다. 도 10b는 도 10a의 CMOS 이미지 소자(3100)의 CMOS 로직 영역(3150)의 요부 구성을 보여주는 단면도이다.
도 10a 및 도 10b에 있어서, 도 1a 내지 도 1g에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 10a를 참조하면, CMOS 이미지 소자(3100)는 회로 기판(3110)상에 형성된 픽셀 어레이 영역(3120) 및 CMOS 로직 영역(3150)을 포함한다.
픽셀 어레이 영역(3120)은 매트릭스(matrix) 형태로 배치된 다수의 단위 픽셀(3125)을 포함한다. 단위 픽셀(3125)은 포토 다이오드, 포토 다이오드에 의해 생성된 전하를 전달하는 트랜스퍼 트랜지스터(transfer transistor), 전달된 전하를 저장하는 플로팅 확산 영역(FD: floating diffusion region)을 주기적으로 리셋(reset)시키는 리셋 트랜지스터, 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링(buffering)하는 소스 팔로워(source follower)를 포함할 수 있다.
복수의 CMOS 로직 영역(3150)이 픽셀 어레이 영역(3120)의 에지 부분에 각각 위치될 수 있다. CMOS 로직 영역(3150)은 복수의 CMOS 트랜지스터들로 구성되며, 픽셀 어레이 영역(3120)의 각 픽셀에 일정한 신호를 제공하거나, 출력 신호를 제어한다.
도 10b를 참조하면, CMOS 로직 영역(3150)에서, 기판(3200), 예를 들면 실리콘 기판 내에 p웰(3200a) 및 n웰(3200b)이 형성된다. p웰(3200a)이 형성된 기판(3200) 위에는 NMOS 트랜지스터의 게이트 전극(3212)이 형성되고, n웰(3200b)이 형성된 기판(3200) 위에는 PMOS 트랜지스터의 게이트 전극(3214)이 형성된다. 게이트 전극(3212, 3214)과 기판(3200) 사이에는 각각 게이트 절연층(3205)이 형성되어 있고, 게이트 전극(3212, 3214)의 양측벽에는 절연 스페이서(3215)가 형성되어 있다.
p웰(3200a)에서 게이트 전극(3212)의 양측에는 n형 불순물을 포함하는 소스/드레인 영역(3232)이 형성되어 있고, n웰(3200b)에서 게이트 전극(3214)의 양측에는 p형 불순물을 포함하는 소스/드레인 영역(3234)이 형성되어 있다.
소스/드레인 영역(3232, 3234)에는 각각 절연층(3260)을 관통하는 콘택 플러그(170A)가 연결될 수 있다. 도전성 플러그(170A)는 도 1a 내지 도 1g를 참조하여 설명한 바와 같이 제1 도전층(172) 및 제2 도전층(174)으로 구성될 수 있다.
그리고, 콘택 플러그(170A)가 연결되어 있는 소스/드레인 영역(3232, 3234)의 상면에는 각각 도 1a 내지 도 1g를 참조하여 설명한 바와 같은 공정에 의해 형성된 금속 실리사이드층(180)이 콘택 플러그(170A)의 상면 및 그 주위에 형성될 수 있다. 절연층(3260) 위에는 콘택 플러그(170A)에 연결되는 금속 배선(3270)이 형성되어 있다.
도 11은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈(4000)의 평면도이다.
구체적으로, 메모리 모듈(4000)은 인쇄회로 기판(4100) 및 복수의 반도체 패키지(4200)를 포함한다. 복수의 반도체 패키지(4200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다.
특히, 복수의 반도체 패키지(4200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제7 실시예에 따라 제조한 반도체 소자를 포함할 수 있다. 또한, 복수의 반도체 패키지(4200)는 앞서 설명한 바와 같은 반도체 소자들 중 적어도 하나의 소자를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(4000)은 인쇄회로 기판의 한쪽면에만 복수의 반도체 패키지(4200)를 탑재한 SIMM(single in-lined memory module), 또는 복수의 반도체 패키지(4200)가 양면에 배열된 DIMM(dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(4000)은 외부로부터의 신호들을 복수의 반도체 패키지(4200)에 각각 제공하는 AMB(advanced memory buffer)를 갖는 FBDIMM(fully buffered DIMM)일 수 있다.
도 12는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 카드(5000)의 개략도이다.
구체적으로, 메모리 카드(5000)는 제어기(5100)와 메모리(5200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다.
메모리(5200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 특히, 메모리(5200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제7 실시예에 따라 제조한 반도체 소자를 포함할 수 있다. 또한, 메모리(5200)는 앞서 설명한 바와 같은 반도체 소자들 중 적어도 하나의 소자를 포함할 수 있다.
메모리 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드(smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드(mini-secure digital card: 미니 SD), 및 멀티 미디어 카드(multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 시스템(6000)의 개략도이다.
구체적으로, 시스템(6000)에서, 프로세서(6100), 입/출력 장치(6300) 및 메모리(6200)는 버스(6400)를 이용하여 상호 데이터 통신할 수 있다. 시스템(6000)의 메모리(6200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 시스템(6000)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(6400)를 포함할 수 있다.
메모리(6200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 특히, 메모리(6200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제7 실시예에 따라 제조한 반도체 소자를 포함할 수 있다. 또한, 메모리(6200)는 앞서 설명한 바와 같은 반도체 소자들 중 적어도 하나의 소자를 포함할 수 있다. 메모리(6200)는 프로세서(6100)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
시스템(6000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상 설명한 바와 같이, 본 발명의 기술적 사상에 의한 반도체 소자에서는 콘택 플러그에서의 콘택 저항(Rc)을 개선할 수 있으며, 줄어든 Rc 만큼 콘택 플러그의 사이즈를 감소시킬 수 있다. 이는 반도체 소자의 설계시 활성 영역의 사이즈를 줄이는 데 기여할 수 있으며, 그에 따라 칩 사이즈를 더욱 줄일 수 있다. 또한, 감소된 Rc 만큼 콘택 플러그의 사이즈를 감소시킴으로써 콘택에서의 기생 저항을 줄일 수 있다.
또한, 본 발명에 따르면, 기판 상에 형성되는 복수의 게이트의 피치가 미세한 치수로 감소하더라도, 제2 개구내에 금속 실리사이드층을 형성하므로, 고도로 스케일링된 초고집적 반도체 소자에 적용하기 적합한 초박막 형태의 매우 미세한 금속 실리사이드층을 상호 인접한 2개의 게이트 사이에 형성하는 것이 가능하다. 따라서, 반도체 소자 제조시 단위 소자들간의 설계 마진을 확보하면서 반도체 소자의 전기적 특성을 향상시킴으로써 제품 사이즈를 더욱 소형화할 수 있고, 제품의 원가 경쟁력을 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
100: 기판, 130: 불순물 이온, 132: 불순물 영역, 140: 희생층: 150: 절연층, 150H: 제1 개구, 162: 제2 개구, 170: 도전층, 170A: 콘택 플러그, 172: 제1 도전층, 174: 제2 도전층, 180: 금속 실리사이드층, 300: 기판, 300R: 리세스된 표면, 302: 활성 영역, 310; 게이트 스택, 312: 게이트 절연막, 314: 제1 게이트 도전층, 316: 제2 게이트 도전층, 318: 캡핑 절연층, 320: 오프셋 절연층, 322: LDD 접합 영역, 330: 스페이서용 절연층, 330A: 절연 스페이서, 332: 실리콘 질화막, 334: 실리콘 산화막, 336: 소스/드레인 영역, 350, 450, 550, 650, 750, 850: 희생층, 354: 절연층, 354H: 제1 개구, 356, 456: 제2 개구, 370: 도전층, 370A: 콘택 플러그, 372: 제1 도전층, 374: 제2 도전층, 380, 480, 580, 680, 780, 880: 금속 실리사이드층

Claims (10)

  1. 기판과,
    상기 기판 위에 형성되어 있는 절연층을 포함하되, 상기 절연층은 상기 기판과의 사이에서 상기 기판의 상면을 따라 연장되는 제2 개구와 상기 제2 개구와 연통되면서 상기 기판으로부터 수직 방향으로 연장되는 제1 개구를 포함하고,
    상기 제1 개구 내에 형성되고 제1 금속을 포함하는 도전층과,
    상기 제1 금속을 포함하고 상기 도전층의 하부에서 상기 제2 개구 내부로 연장되어 있는 금속 실리사이드층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 기판에 형성된 불순물 영역을 더 포함하고,
    상기 도전층은 상기 제1 개구를 통하여 상기 불순물 영역에 접해 있는 콘택 플러그인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 기판 상에 형성되어 있는 게이트 스택과,
    상기 게이트 스택의 양측에서 상기 기판에 각각 형성되어 있는 한 쌍의 소스/드레인 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서, 상기 게이트 스택의 양측벽을 덮는 절연 스페이서가 더 형성되어 있고, 상기 절연 스페이서 하부에 LDD 접합 영역이 더 형성되어 있고,
    상기 금속 실리사이드층은 상기 도전층의 하부에서 상기 소스/드레인 영역 의 상면을 따라 절연 스페이서까지 연장되어 있는 것을 특징으로 하는 반도체 소자.
  5. 제3항에 있어서, 상기 게이트의 양측벽 하부에 LDD 접합 영역이 더 형성되어 있고,
    상기 금속 실리사이드층은 상기 도전층의 하부에서 상기 소스/드레인 영역 및 LDD 접합 영역의 상면을 따라 상기 게이트 스택까지 연장되어 있는 것을 특징으로 하는 반도체 소자.
  6. 불순물 영역이 형성된 기판 상에 희생층을 형성하는 단계와,
    상기 희생층 상에 상기 희생층의 일부를 노출하도록 상기 기판으로부터 수직 방향으로 연장되는 제1 개구를 갖는 절연층을 형성하는 단계와,
    상기 제1 개구와 연통되면서 상기 기판과 상기 절연층과의 사이에서 상기 기판의 상면을 따라 연장되는 제2 개구를 형성하는 단계와,
    상기 제2 개구 내부를 금속 실리사이드층으로 채우는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 제2 개구를 형성하는 단계는,
    상기 제1 개구를 통하여 상기 희생층을 식각하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서, 상기 제2 개구 내부를 상기 금속 실리사이드층으로 채우는 단계는,
    상기 제1 개구를 통해 상기 제1 개구 내부에 금속 소스를 공급하여 상기 금속 소스와 상기 기판과 반응시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 기판 상에 게이트 절연층 및 게이트 도전층을 포함하는 게이트 스택을 형성하는 단계와,
    상기 게이트 스택의 양측벽을 덮는 절연 스페이서를 형성하는 단계와,
    상기 절연 스페이서에 정렬되도록 상기 기판 내에 소스/드레인 영역을 형성하는 단계와,
    상기 소스/드레인 영역 상에 희생층을 형성하는 단계와,
    상기 게이트 스택, 상기 절연 스페이서 및 상기 희생층을 덮는 절연층을 형성하는 단계와,
    상기 절연층 내에 상기 희생층의 일부를 노출하도록 상기 기판으로부터 수직 방향으로 연장되는 제1 개구를 형성하는 단계와,
    상기 제1 개구를 통해 상기 희생층을 제거하여 상기 제1 개구와 연통되면서 상기 기판과 상기 절연층과의 사이에서 상기 기판의 상면을 따라 연장되는 제2 개구를 형성하는 단계와,
    상기 제2 개구 내부를 금속 실리사이드층으로 채우는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 희생층은 소스/드레인 영역을 포함하는 상기 기판의 활성 영역 상에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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