JP6629142B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、例えばフィン(Fin)状の半導体部により構成されるフィン型トランジスタを有する半導体装置およびその製造に好適に利用できるものである。
スプリットゲート構造の不揮発性半導体記憶装置において、メモリゲートが凸型基板上に形成され、その側面をチャネルとして用いるメモリセルが特開2006−41354号公報(特許文献1)に記載されている。
特開2006−41354号公報
フィン型トランジスタ(FINFET:Fin Field Effect Transistor)は、フィン状の半導体部を形成し、このフィン状の半導体部を跨ぐようにゲート電極を形成することにより、スケーリングされたレイアウトでも、実効的なチャネル幅を大きくすることができて、高い電流駆動力を得ることができる。しかし、電荷蓄積膜にONO(Oxide Nitride Oxide)膜を用いた場合、フィン状の半導体部の先端部分における電界集中が懸念され、この電界集中により、ONO膜の信頼性が劣化する恐れがある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、メモリセル領域に形成される制御用トランジスタおよびメモリ用トランジスタをダブルゲート構造とし、周辺回路領域に形成されるトランジスタをトリプルゲート構造とするものである。すなわち、制御用トランジスタでは、制御ゲート電極とフィンの側壁との間にゲート絶縁膜を形成し、制御ゲート電極とフィンの上面との間に、ゲート絶縁膜よりも厚い、酸化膜および窒化膜からなる積層膜を形成する。同様に、メモリ用トランジスタでは、メモリゲート電極とフィンの側壁との間にONO膜からなるゲート絶縁膜を形成し、メモリゲート電極とフィンの上面との間に、ONO膜よりも厚い、上記積層膜とONO膜との重ね膜を形成する。
一実施の形態による半導体装置の製造方法は、まず、メモリセル領域および周辺回路領域にそれぞれ複数のフィンを形成する。この際、メモリセル領域のフィンの上面のみに酸化膜および窒化膜を順次積層した積層膜を形成する。その後、メモリセル領域の制御用トランジスタ領域において、フィンの側壁に酸化膜を形成した後、フィンを跨ぐように制御用トランジスタの制御ゲート電極を形成する。さらに、制御用トランジスタ領域に隣接するメモリセル領域のメモリ用トランジスタ領域において、フィンの上面の上記積層膜および側壁を覆うONO膜を形成した後、フィンを跨ぐようにメモリ用トランジスタのメモリゲート電極を形成する。一方、周辺回路領域において、フィンの上面および側壁に酸化膜を形成した後、フィンを跨ぐようにトランジスタのゲート電極を形成する。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態による半導体装置の要部断面図である。 図1のA線、B線およびC線における断面図である。 図1のD線における平面図である。 実施の形態による半導体装置の製造工程を説明する断面図である。 図4のA線、B線およびC線における断面図並びに図4のD線における平面図である。 図4に続く、半導体装置の製造工程を説明する断面図である。 図6のA線、B線およびC線における断面図並びに図6のD線における平面図である。 図6に続く、半導体装置の製造工程を説明する断面図である。 図8のA線、B線およびC線における断面図並びに図8のD線における平面図である。 図8に続く、半導体装置の製造工程を説明する断面図である。 図10のA線、B線およびC線における断面図並びに図10のD線における平面図である。 図10に続く、半導体装置の製造工程を説明する断面図である。 図12のA線、B線およびC線における断面図並びに図12のD線における平面図である。 図12に続く、半導体装置の製造工程を説明する断面図である。 図14のA線、B線およびC線における断面図並びに図14のD線における平面図である。 図14に続く、半導体装置の製造工程を説明する断面図である。 図16のA線、B線およびC線における断面図並びに図16のD線における平面図である。 図16に続く、半導体装置の製造工程を説明する断面図である。 図18のA線、B線およびC線における断面図並びに図18のD線における平面図である。 図18に続く、半導体装置の製造工程を説明する断面図である。 図20のA線、B線およびC線における断面図並びに図20のD線における平面図である。 図20に続く、半導体装置の製造工程を説明する断面図である。 図22のA線、B線およびC線における断面図並びに図22のD線における平面図である。 図22に続く、半導体装置の製造工程を説明する断面図である。 図24のA線、B線およびC線における断面図並びに図24のD線における平面図である。 図24に続く、半導体装置の製造工程を説明する断面図である。 図26のA線、B線およびC線における断面図並びに図26のD線における平面図である。 図26に続く、半導体装置の製造工程を説明する断面図である。 図28のA線、B線およびC線における断面図並びに図28のD線における平面図である。 図28に続く、半導体装置の製造工程を説明する断面図である。 図30のA線、B線およびC線における断面図並びに図30のD線における平面図である。 図30に続く、半導体装置の製造工程を説明する断面図である。 図32のA線、B線およびC線における断面図並びに図32のD線における平面図である。 (a)比較例によるフィンの形状を示す断面図、(b)実施の形態によるフィンの形状を示す断面図である。 実施の形態の第1変形例によるメモリセル領域に形成されたフィンの形状を示す断面図である。 実施の形態の第2変形例によるメモリセル領域に形成されたフィンの形状を示す断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Aからなる」、「Aよりなる」、「Aを有する」、「Aを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図とが対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もあり、平面図であっても図面を見易くするためにハッチングを付す場合もある。
以下、本実施の形態を図面に基づいて詳細に説明する。
(実施の形態)
《半導体装置の構造》
本実施の形態による半導体装置の構造を図1〜図3を用いて説明する。図1は、本実施の形態による半導体装置の要部断面図である。図2は、図1のA線、B線およびC線における断面図である。図3は、図1のD線における平面図である。
本実施の形態による半導体装置は、同一半導体チップ上に、2つのFINFET(制御用トランジスタおよびメモリ用トランジスタ)からなるスプリットゲート型のメモリセル(不揮発性メモリセル)MCと、例えば低耐圧のnチャネル型のFINFETであるトランジスタQ1と、を搭載したものである。図1〜図3に示すように、メモリセルMCはメモリセル領域1Aに配置され、低耐圧のトランジスタQ1は周辺回路領域1Bに配置されている。メモリセル領域1Aおよび周辺回路領域1Bは、半導体基板SBの主面に沿う方向に並ぶ領域である。
図1〜図3のメモリセル領域1Aに示すように、メモリセルMCは、半導体基板SBの一部であって、半導体基板SBの上部に形成された板状のフィンFAの上部に形成されている。また、図1および図2の周辺回路領域1Bに示すように、低耐圧のトランジスタQ1は、半導体基板SBの一部であって、半導体基板SBの上部に形成された板状のフィンFBの上部に形成されている。フィンFA,FBのそれぞれは、半導体基板SBの主面に沿うx方向に沿って延在する半導体層のパターンであって、x方向に対して直交し、半導体基板SBの主面に沿うy方向におけるフィンFA,FBのそれぞれの幅は、x方向のFA,FBのそれぞれの幅に比べて著しく小さい。半導体基板SBは、例えば単結晶シリコンからなる。
フィンFAのそれぞれは、y方向に複数並んで配置されている。フィンFBについても同様である。また、図示はしていないが、メモリセル領域1Aでは、x方向においても複数のフィンFAが並んで配置されていてもよいし、長さ、幅および高さを有する突出部であれば、その形状は問わない。例えば平面視において蛇行するパターンも含まれる。また、フィンFAの並び方も問わない。周辺回路領域1Bにおける複数のフィンFB、トランジスタQ1の配置も同様である。
複数のフィンFA同士の間には、半導体基板SBの上面に形成された溝DAが形成されている。複数のフィンFB同士の間には、半導体基板SBの上面に形成された溝DBが形成されている。
フィンFAの側壁は、溝DAの側壁を構成している。また、フィンFBの側壁は、溝DBの側壁を構成している。
図1および図2に示すように、素子分離領域は、溝DA,DBを有するSTI(Shallow Trench Isolation)であり、溝DA,DBの内部は絶縁膜EIによって埋め込まれている。ただし、絶縁膜EIは溝DA,DBを完全に埋め込んではおらず、絶縁膜EIの上面より上には、フィンFA,FBのそれぞれの一部が突出している。絶縁膜EIは、例えば酸化シリコン膜からなる。
すなわち、フィンFA,FBとは、半導体基板SBの上面において半導体基板SBの上方へ突出する半導体パターンであり、例えば図1のx方向に延在する突出部である。フィンFA,FBのそれぞれの上面には、p型不純物(例えばホウ素(B))が導入されたP型ウェルPW1,PW2が、後述するソース・ドレイン領域に比べて深く形成されている。
図2および図3に示すように、y方向に並ぶ複数のフィンFAの直上には、それらのフィンFAを跨ぐように、y方向に延在する制御用トランジスタ(第1トランジスタ)の制御ゲート電極CGおよびy方向に延在するメモリ用トランジスタ(第2トランジスタ)のメモリゲート電極MGが形成されている。制御ゲート電極CGおよびメモリゲート電極MGは、例えば多結晶シリコン膜からなる。制御ゲート電極CG上は絶縁膜SN3により覆われている。絶縁膜SN3は、例えば窒化シリコン膜からなる。
図2および図3に示すように、制御ゲート電極CGは、フィンFAの上面との間に、酸化膜PADおよび絶縁膜SN1を順次積層した2層構造の積層膜(絶縁膜SN1/酸化膜PADの積層膜と記す場合もある。)を介し、フィンFAの側壁との間に酸化膜SO2からなるゲート絶縁膜GAを介して形成されている。すなわち、フィンFAの上面には、絶縁膜SN1/酸化膜PADの積層膜が形成され、絶縁膜EIの上面より上のフィンFAの側壁には、酸化膜SO2からなるゲート絶縁膜GAが形成されている。
フィンFAの上面に形成された酸化膜PADは、例えば酸化シリコン膜からなり、絶縁膜SN1は、例えば窒化シリコン膜からなり、絶縁膜SN1の厚さは、例えば5nm〜15nm程度である。一方、フィンFAの側壁に形成された酸化膜SO2は、例えば酸化シリコン膜からなり、その厚さは、例えば5nm〜10nm程度である。
絶縁膜SN1/酸化膜PADの積層膜の厚さは、酸化膜SO2の厚さよりも大きいことから、絶縁膜SN1/酸化膜PADの積層膜は制御用トランジスタのゲート絶縁膜GAとしては機能しない。従って、制御ゲート電極CGは、フィンFAの両側の側壁に形成された酸化膜SO2をゲート絶縁膜GAとする、ダブルゲート構造となる。
さらに、制御ゲート電極CGとフィンFAの上面との間には、酸化膜SO2の厚さよりも大きい厚さの絶縁膜SN1/酸化膜PADの積層膜が形成されていることから、フィンFAの先端部分における電界集中を緩和することができる。
図1および図3に示すように、x方向における制御ゲート電極CGの一方の側面はオフセットスペーサOSおよびサイドウォールSWにより覆われ、他方の側面には、ONO膜ONを介してメモリゲート電極MGが形成されている。
オフセットスペーサOSは、例えば酸化シリコン膜からなり、サイドウォールSWは、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次積層した3層構造の積層膜からなる。ONO膜ONは、半導体基板SB側および制御ゲート電極CG側から順に酸化シリコン膜(ボトム酸化膜)X1、窒化シリコン膜N1および酸化シリコン膜(トップ酸化膜)X2を順次積層した積層膜である。窒化シリコン膜N1はトラップ性絶縁膜(電荷蓄積膜、電荷保持膜)であり、メモリセルMCの動作により窒化シリコン膜N1の電荷蓄積状態を変化させることでメモリセルMCのしきい値電圧を変化させることができる。
図2および図3に示すように、メモリゲート電極MGは、フィンFAの上面との間に、絶縁膜SN1/酸化膜PADの積層膜およびONO膜ONを介し、フィンFAの側壁との間にONO膜ONからなるゲート絶縁膜GBを介して形成されている。すなわち、フィンFAの上面には、絶縁膜SN1/酸化膜PADの積層膜とONO膜ONとの重ね膜が形成され、絶縁膜EIの上面より上のフィンFAの側壁には、ONO膜ONからなるゲート絶縁膜GBが形成されている。
また、ONO膜ONは、フィンFAの上面と、制御ゲート電極CGの側面とに沿って連続的に形成されたL字型の断面を有する。メモリゲート電極MGは、ONO膜ONにより制御ゲート電極CGおよびフィンFAから絶縁されている。
絶縁膜SN1/酸化膜PADの積層膜とONO膜ONとの重ね膜の厚さは、絶縁膜SN1/酸化膜PADの積層膜の厚さよりも大きいことから、絶縁膜SN1/酸化膜PADの積層膜とONO膜ONとの重ね膜はメモリ用トランジスタのゲート絶縁膜GBとしては機能しない。従って、メモリゲート電極MGは、フィンFAの両側の側壁に形成されたONO膜ONをゲート絶縁膜GBとする、ダブルゲート構造となる。
さらに、メモリゲート電極MGとフィンFAの上面との間には、絶縁膜SN1/酸化膜PADの積層膜とONO膜ONとの重ね膜が形成されていることから、フィンFAの先端部分における電界集中を緩和することができる。
図1および図3に示すように、x方向におけるメモリゲート電極MGの側面であって、ONO膜ONと接していない方の側面は、オフセットスペーサOSおよびサイドウォールSWにより覆われている。
なお、制御ゲート電極CGの上面に、絶縁膜SN3を除去して、シリサイド層を形成してもよい。また、メモリゲート電極MGの上面に、シリサイド層を形成してもよい。シリサイド層は、例えばニッケルシリサイド(NiSi)またはコバルトシリサイド(CoSi)からなる。シリサイド層を設けることにより、制御ゲート電極CGの上面およびメモリゲート電極MGの上面のそれぞれに対し接続されるコンタクトプラグ(図示しない)と、制御ゲート電極CGまたはメモリゲート電極MGとの接続抵抗を低減することができる。
図1に示すように、メモリセル領域1AのフィンFAの直上には、ONO膜ONを介して互いに隣接する制御ゲート電極CGおよびメモリゲート電極MGを含むパターンがx方向に並んで一対形成されている。一対のパターンは互いに離間しており、一対のパターンを構成する2つの制御ゲート電極CG同士の対向する面には、メモリゲート電極MGが隣接している。
x方向における当該パターンの横の両側のフィンFAの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、n型不純物(例えばリン(P)またはヒ素(As))が導入された2つのn型半導体領域、つまりエクステンション領域EXおよび拡散層DFにより構成されている。エクステンション領域EXは、拡散層DFよりもn型不純物の濃度が低い領域である。ここでは、拡散層DFはエクステンション領域EXよりも深く形成されている。また、エクステンション領域EXは、隣接する拡散層DFよりも、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの直下のフィンFAの上面に近い位置に配置されている。このように、ソース・ドレイン領域は、不純物濃度が低いエクステンション領域EXと、不純物濃度が高い拡散層DFとを含むLDD(Lightly Doped Drain)構造を有している。
制御ゲート電極CGと、制御ゲート電極CGの両側のフィンFAの上面に形成された一対のソース・ドレイン領域とは、MISFET(Metal Insulator Semiconductor Field Effect Transistor)構造の制御用トランジスタを構成している。また、メモリゲート電極MGと、メモリゲート電極MGの両側のフィンFAの上面に形成された一対のソース・ドレイン領域とは、MISFET構造のメモリ用トランジスタを構成している。1つのメモリセルMCは、互いにソース・ドレイン領域を共有する制御用トランジスタとメモリ用トランジスタとにより構成されている。すなわち、メモリセルMCは、制御ゲート電極CG、メモリゲート電極MG、ONO膜ON、制御ゲート電極CGの近傍のドレイン領域およびメモリゲート電極MGの近傍のソース領域を有している。
1つのフィンFA上には、2つのメモリセルMCが形成されている。2つのメモリセルMCは、互いのソース領域を共有している。制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの直下のフィンFAの上面は、メモリセルMCの動作時にチャネルが形成されるチャネル領域を含んでいる。当該チャネルは、フィン型チャネルである。メモリセルMCは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリセルである。
また、図1および図2に示すように、周辺回路領域1Bにおいて、y方向に並ぶ複数のフィンFBの直上には、それらのフィンFBを跨ぐように、y方向に延在するゲート電極EGが形成されている。ゲート電極EGは、フィンFBの上面および側壁との間に、酸化膜SO2からなるゲート絶縁膜GIを介して形成されている。すなわち、酸化膜SO2からなるゲート絶縁膜GIは、絶縁膜EIから露出するフィンFBの上面および側壁を覆っている。従って、ゲート電極EGは、フィンFBの上面および両側の側壁に形成された酸化膜SO2をゲート絶縁膜GIとする、トリプルゲート構造となる。
酸化膜SO2は、例えば酸化シリコン膜からなり、ゲート電極EGは、例えば多結晶シリコン膜からなる。
図1および図2に示すように、ゲート電極EG上は絶縁膜SN3により覆われており、x方向におけるゲート電極EGの両側の側面のそれぞれは、オフセットスペーサOSおよびサイドウォールSWにより覆われている。
なお、ゲート電極EGの上面に、絶縁膜SN3を除去して、シリサイド層を形成してもよい。シリサイド層を設けることにより、ゲート電極EGの上面に対し接続されるコンタクトプラグ(図示しない)と、ゲート電極EGとの接続抵抗を低減することができる。
周辺回路領域1BのフィンFBの直上には、ゲート電極EGがx方向に並んで一対形成されている。一対のゲート電極EGは互いに離間している。
x方向におけるゲート電極EGの横の両側のフィンFBの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、メモリセル領域1Aのソース・ドレイン領域と同様に、n型不純物(例えばリン(P)またはヒ素(As))が導入された2つのn型半導体領域、つまりエクステンション領域EXおよび拡散層DFにより構成されている。なお、メモリセル領域1Aのソース・ドレイン領域は、周辺回路領域1Bのソース・ドレイン領域よりも、不純物濃度が大きい。
ゲート電極EGと、ゲート電極EGの両側のフィンFBの上面に形成された一対のソース・ドレイン領域とは、MISFET構造を有する低耐圧のトランジスタ(第3トランジスタ)Q1を構成している。
1つのフィンFB上には、2つのトランジスタQ1が形成されている。ゲート電極EGの直下のフィンFBの上面は、トランジスタQ1の動作時にチャネルが形成されるチャネル領域を含んでいる。当該チャネルは、フィン型チャネルである。2つのトランジスタQ1は、互いが有する一対のソース・ドレイン領域のうちの一方を共有している。
本実施の形態では、フィンFA,FBの一部をチャネル領域として有し、フィンFAの上部に形成された制御用トランジスタおよびメモリ用トランジスタ並びにフィンFBの上部に形成されたトランジスタQ1を、FINFETと呼ぶ。メモリセルMCを構成する制御用トランジスタおよびメモリ用トランジスタは、周辺回路を構成する低耐圧のトランジスタQ1に比べ、高い電圧で駆動するトランジスタであるため、トランジスタQ1に比べて高い耐圧性能が求められる。
また、図1に示すように、メモリセル領域1Aと周辺回路領域1Bとの境界である境界領域1Cは、素子分離領域であり、絶縁膜EI上にダミートランジスタQ2が形成されている。ダミートランジスタQ2は、ダミーゲート電極DGと、ダミーゲート電極DG上を覆う絶縁膜SN3とを有する。さらに、ダミーゲート電極DGの両側の側面のそれぞれは、オフセットスペーサOSおよびサイドウォールSWにより覆われている。
境界領域1Cにダミーゲート電極DGを形成することにより、メモリセル領域1Aおよび周辺回路領域1Bを覆う層間絶縁膜の平坦性を向上することができる。
図示はしていないが、メモリセル領域1AのメモリセルMC、周辺回路領域1BのトランジスタQ1および境界領域1CのダミートランジスタQ2は、層間絶縁膜により覆われている。層間絶縁膜は、例えば酸化シリコン膜からなる。なお、層間絶縁膜と、メモリセルMC、トランジスタQ1およびダミートランジスタQ2との間には、薄い絶縁膜が形成されており、当該絶縁膜は、例えば窒化シリコン膜からなる。層間絶縁膜の上面は、略同一の平面において平坦化されている。
また、層間絶縁膜を貫通する複数のコンタクトプラグが形成されており、コンタクトプラグは、制御ゲート電極CG、メモリゲート電極MG、ゲート電極EGおよび各ソース・ドレイン領域などに電気的に接続されている。また、コンタクトプラグ上には配線が形成されている。
本実施の形態による半導体装置の主な特徴は、前述したように、メモリセル領域1Aに形成される制御用トランジスタおよびメモリ用トランジスタをダブルゲート構造とし、周辺回路領域1Bに形成されるトランジスタQ1をトリプルゲート構造とすることである。
すなわち、制御用トランジスタでは、制御ゲート電極CGとフィンFAの側壁との間に酸化膜SO2からなるゲート絶縁膜GAを形成し、制御ゲート電極CGとフィンFAの上面との間に、酸化膜SO2よりも厚い絶縁膜(絶縁膜SN1/酸化膜PADの積層膜)を形成する。これにより、フィンFAの先端部分における電界集中を緩和することができる。同様に、メモリ用トランジスタでは、メモリゲート電極MGとフィンFAの側壁との間にONO膜ONからなるゲート絶縁膜GBを形成し、メモリゲート電極MGとフィンFAの上面との間に、ONO膜ONよりも厚い絶縁膜(絶縁膜SN1/酸化膜PADの積層膜とONO膜ONとの重ね膜)を形成する。これにより、フィンFAの先端部分における電界集中を緩和することができて、ONO膜ONの信頼性劣化を防止することができる。
一方、トランジスタQ1では、ゲート電極EGとフィンFBの上面および側壁との間に酸化膜SO2からなるゲート絶縁膜GIが形成されていることから、トランジスタQ1の駆動特性の劣化はない。
《半導体装置の製造方法》
本実施の形態による半導体装置の製造方法を図4〜図33を用いて工程順に説明する。図4〜図33は、本実施の形態による半導体装置の製造工程を説明する断面図および平面図である。図中、1Aはメモリセル領域、1Bは周辺回路領域、1Cはメモリセル領域と周辺回路領域との間の境界領域である。周辺回路領域には、FINFET、容量素子および抵抗素子などの種々の半導体素子が形成されるが、ここでは、nチャネル型のFINFETのみを記載する。
まず、図4および図5に示すように、半導体基板SBを用意し、半導体基板SBの上面上に、例えば熱酸化法を用いて酸化膜PADを形成する。酸化膜PADは、例えば酸化シリコン膜である。続いて、酸化膜PAD上に、例えばCVD(Chemical Vapor Deposition)法を用いて絶縁膜SN1を形成する。絶縁膜SN1は、例えば窒化シリコン膜からなり、その膜厚は、例えば5nm〜15nm程度である。続いて、絶縁膜SN1上に、例えばCVD法を用いて酸化膜SO1を形成する。酸化膜SO1は、例えば酸化シリコン膜からなり、その膜厚は、例えば5nm〜10nm程度である。
次に、図6および図7に示すように、周辺回路領域1Bを開口するレジストパターンRP1を形成する。続いて、レジストパターンRP1をマスクとしたドライエッチングにより、周辺回路領域1Bの酸化膜SO1を除去する。
次に、図8および図9に示すように、レジストパターンRP1を除去した後、半導体基板SBの上面上に、例えばCVD法を用いて絶縁膜SN2を形成する。絶縁膜SN2は、例えば窒化シリコン膜からなり、その膜厚は、例えば75nm〜85nm程度である。
この段階で、メモリセル領域1Aには、酸化膜PAD上に、絶縁膜SN1、酸化膜SO1および絶縁膜SN2を順次積層した3層構造の積層膜(絶縁膜SN2/酸化膜SO1/絶縁膜SN1の積層膜と記す場合がある。)が存在し、周辺回路領域1Bには、酸化膜PAD上に、絶縁膜SN1および絶縁膜SN2を順次積層した2層構造の積層膜(絶縁膜SN2/絶縁膜SN1の積層膜と記す場合がある。)が存在する。ここで、周辺回路領域1Bに形成された絶縁膜SN2/絶縁膜SN1の積層膜の厚さが、半導体基板SBにSTIの溝部を形成する際に必要となる絶縁膜の厚さと同じとなるように、絶縁膜SN1,SN2のそれぞれの膜厚は調整される。
次に、絶縁膜SN2上に、下層材LMを形成した後、下層材LM上に、STIの溝部を形成する領域を開口するレジストパターンRP2を形成する。なお、メモリセル領域1Aと周辺回路領域1Bとの間の境界領域1Cでは、酸化膜SO1の終端部が、レジストパターンRP2の開口領域に位置している。これは、後に絶縁膜SN1,SN2を除去する工程において懸念される発塵を防止するためである。
次に、図10および図11に示すように、レジストパターンRP2をマスクとしたドライエッチングにより下層材LMを加工する。続いて、レジストパターンRP2を除去した後、パターニングされた下層材LMをマスクとしたドライエッチングにより、絶縁膜SN2、酸化膜SO1、絶縁膜SN1および酸化膜PADを加工し、さらに、半導体基板SBの上面の一部を加工する。その後、下層材LMを除去する。
これにより、メモリセル領域1Aでは、半導体基板SBの上面を含む一部からなり、半導体基板SBの上面において上方に突出するフィンFAと、フィンFAの周囲の溝DAとを形成する。同様に、周辺回路領域1Bでは、半導体基板SBの上面を含む一部からなり、半導体基板SBの上面において上方に突出するフィンFBと、フィンFBの周囲の溝DBとを形成する。
次に、図12および図13に示すように、溝DA,DBの内部を埋め込むように、半導体基板SBの上面上に、例えばCVD法を用いて絶縁膜EIを形成する。絶縁膜EIは、例えばTEOS(Tetra Ethyl Ortho Silicate;Si(OC)膜からなる。その後、絶縁膜SN2の上面が露出するまで、絶縁膜EIの上面を、例えばCMP(Chemical Mechanical Polishing)法により研磨して、溝DA,DBの内部に絶縁膜EIを埋め込む。溝DA,DBに埋め込まれた絶縁膜EIによって、素子分離領域であるSTIが構成される。
次に、図14および図15に示すように、メモリセル領域1Aでは、絶縁膜SN2を除去し、周辺回路領域1Bでは、絶縁膜SN1,SN2を除去する。周辺回路領域1Bにおいて絶縁膜SN1,SN2を除去する際、メモリセル領域1Aでは酸化膜SO1がストッパーとなり、絶縁膜SN1は残る。
次に、メモリセル領域1Aの酸化膜SO1を除去し、周辺回路領域1Bの酸化膜PADを除去した後、周辺回路領域1Bの半導体基板SBの露出面に、犠牲酸化膜SA1を形成する。続いて、メモリセル領域1Aでは、絶縁膜SN1および酸化膜PADを介して、p型不純物をイオン注入して、P型ウェル領域PW1を形成する。また、周辺回路領域1Bでは、犠牲酸化膜SA1を介して、n型不純物またはp型不純物をイオン注入して、N型ウェル領域(図示しない)またはP型ウェル領域PW2を形成する。イオン注入における注入エネルギーおよびドーズ量などは、適宜調整される。
次に、図16および図17に示すように、溝DA,DBの内部に埋め込まれた絶縁膜EIの上面をエッチバックにより後退させることで、フィンFA,FBのそれぞれの側壁を露出させる。当該エッチバックは、ドライエッチングまたはウエットエッチングのいずれを用いてもよい。この際、周辺回路領域1Bの犠牲酸化膜SA1は除去されて、フィンFBの上面および側壁は露出する。
なお、絶縁膜EIの上面に対する当該エッチバックは、メモリセル領域1Aおよび周辺回路領域1Bのそれぞれに対して別々に行ってもよい。この場合は、エッチバックを行わない方の領域をレジストパターンで覆った状態でエッチバックを行う。このようにして、絶縁膜EIから露出する部分のフィンFAの厚さと、絶縁膜EIから露出する部分のフィンFBの厚さとの間に差を設けてもよい。
これにより、メモリセル領域1Aでは、フィンFAの上面に、絶縁膜SN1/酸化膜PADの積層膜が形成され、フィンFAの側壁は露出する。一方、周辺回路領域1Bでは、フィンFBの上面および側壁は露出する。
次に、図18および図19に示すように、メモリセル領域1Aでは、フィンFAの露出した側壁、周辺回路領域1Bでは、フィンFBの露出した上面および側壁に酸化膜SO2を形成する。酸化膜SO2は、例えば熱酸化法により形成することができ、例えば酸化シリコン膜からなり、その厚さは、例えば5nm〜10nm程度である。
次に、半導体基板SBの上面上に、例えばCVD法を用いて導電体膜SL1を形成した後、導電体膜SL1の上面を、例えばCMP法により研磨して、平坦化する。導電体膜SL1は、例えば多結晶シリコン膜からなる。続いて、導電体膜SL1上に、例えばCVD法を用いて絶縁膜SN3を形成する。絶縁膜SN3は、例えば窒化シリコン膜からなる。
次に、図20および図21に示すように、周辺回路領域1Bを覆い、メモリセル領域1Aの一部および境界領域1Cの一部を露出するレジストパターン(図示しない)を形成する。続いて、当該レジストパターンをマスクとしたドライエッチングにより、メモリセル領域1Aの一部および境界領域1Cの一部の絶縁膜SN3および導電体膜SL1を加工し、さらに、露出した酸化膜SO2を除去する。
これにより、メモリセル領域1Aに、導電体膜SL1からなる制御用トランジスタの制御ゲート電極CGを形成し、フィンFAの側壁に形成された酸化膜SO2からなる制御用トランジスタのゲート絶縁膜GAを形成する。その後、レジストパターンを除去する。
ところで、制御ゲート電極CGは、y方向に延在し、複数のフィンFA上を跨ぐように配置されている。しかし、制御ゲート電極CGとフィンFAの上面との間には、絶縁膜SN1/酸化膜PADの積層膜が形成されており、この積層膜は制御用トランジスタのゲート絶縁膜GAとしては機能しない。従って、制御ゲート電極CGは、フィンFAの両側の側壁に形成された酸化膜SO2をゲート絶縁膜GAとする、ダブルゲート構造となる。
さらに、制御ゲート電極CGとフィンFAの上面との間には、制御ゲート電極CGとフィンFAの側壁との間に形成された酸化膜SO2の厚さよりも大きい厚さの絶縁膜SN1/酸化膜PADの積層膜が形成されていることから、フィンFAの先端部分における電界集中を緩和することができる。
メモリセル領域1Aでは、制御ゲート電極CGが形成された箇所以外の領域においては、フィンFAの上面の絶縁膜SN1/酸化膜PADの積層膜および絶縁膜EIの上面が露出している。さらに、上記エッチングにより、フィンFAの側壁に形成された酸化膜SO2が除去されて、フィンFAの側壁が露出している。
次に、図示はしていないが、露出したフィンFAの表面に犠牲酸化膜を形成した後、メモリ用トランジスタのしきい値調整用の不純物をフィンFAにイオン注入する。
次に、図22および図23に示すように、例えばフッ酸水溶液を用いた洗浄を行い、上記犠牲酸化膜などを除去した後、例えば熱酸化法を用いて、フィンFAの露出した側壁および制御ゲート電極CGの露出した側面を酸化する。これにより、フィンFAの側壁および制御ゲート電極CGの側面を覆う酸化シリコン膜X1を形成する。フィンFAの上面には絶縁膜SN1が形成され、制御ゲート電極CG上には絶縁膜SN3が形成されているが、上記熱酸化法により、絶縁膜SN1,SN3の露出した表面も酸化されて、絶縁膜SN1,SN3の露出した表面に酸化シリコン膜X1は形成される。ただし、絶縁膜SN1,SN3の露出した表面に形成される酸化シリコン膜X1の厚さは、フィンFAの側壁に形成される酸化シリコン膜X1の厚さよりも薄い。
続いて、半導体基板SBの上面上に、例えばCVD法を用いて窒化シリコン膜N1を形成する。窒化シリコン膜N1は、後に形成するメモリセルにおいて電荷を蓄積するためのトラップ絶縁膜として機能する。なお、ここでは、電荷蓄積膜として窒化シリコン膜N1を形成することについて説明したが、電荷蓄積膜の材料としては窒化シリコン膜に限らず、例えばハフニウムシリケート(HfSiO)からなる絶縁膜を形成してもよい。続いて、窒化シリコン膜N1上に、例えばCVD法を用いて酸化シリコン膜X2を形成する。
半導体基板SBの上面上に形成された酸化シリコン膜X1、窒化シリコン膜N1および酸化シリコン膜X2を順次積層した3層構造の積層膜(酸化シリコン膜X2/窒化シリコン膜N1/酸化シリコン膜X1の積層膜と記す場合がある。)は、ONO膜ONを構成する。制御ゲート電極CGの側面に接するONO膜ONは、制御ゲート電極CG側から順にx方向に形成された酸化シリコン膜X1、窒化シリコン膜N1および酸化シリコン膜X2からなる。ここでは、ONO膜ONの最上層のトップ酸化膜は、酸化シリコン膜に限らず、例えばアルミナ(Al)膜であってもよい。
次に、図24および図25に示すように、ONO膜ON上に、導電体膜SL2を形成する。導電体膜SL2は、例えば多結晶シリコン膜からなる。導電体膜SL2の厚さは、制御ゲート電極CGと制御ゲート電極CG上の絶縁膜SN3とからなる積層膜の厚さ以上の大きさを有する。
次に、異方性ドライエッチングにより、導電体膜SL2を加工することにより、制御ゲート電極CGの横の両側に、ONO膜ONを介して導電体膜SL2からなるメモリ用トランジスタのメモリゲート電極MGを形成する。
次に、レジストパターンをマスクとした等方性エッチングにより、制御ゲート電極CGの一方の側面に隣接するメモリゲート電極MGを除去する。これにより、制御ゲート電極CGの他方の側面に隣接するメモリゲート電極MGが残る。その後、レジストパターンを除去する。続いて、メモリゲート電極MGから露出するONO膜ONを除去する。
すなわち、ONO膜ONは、メモリゲート電極MGとフィンFAとの間、メモリゲート電極MGと制御ゲート電極CGとの間のみに残る。従って、メモリセル領域1Aでは、制御ゲート電極CGおよびメモリゲート電極MGから露出する領域において、フィンFAの上面の絶縁膜SN1/酸化膜PADの積層膜、フィンFAの側壁および絶縁膜EIの上面が露出する。
また、フィンFAの上面、つまり半導体基板SBに沿って延在するONO膜ONと、制御ゲート電極CGの側面に沿って延在するONO膜ONとは連続的に形成されており、L字型の断面を有している。フィンFA上には、制御ゲート電極CG、および制御ゲート電極CGにONO膜ONを介して隣接するメモリゲート電極MGを有するパターンが一対形成されており、一対のメモリゲート電極MG同士の間において、一対の制御ゲート電極CG同士が対向している。
ところで、メモリゲート電極MGは、y方向に延在し、複数のフィンFA上を跨ぐように配置されている。しかし、メモリゲート電極MGとフィンFAの上面との間には、絶縁膜SN1/酸化膜PADの積層膜が形成されており、この積層膜はメモリ用トランジスタのゲート絶縁膜GBとしては機能しない。従って、メモリゲート電極MGは、フィンFAの両側の側壁に形成されたONO膜ONをゲート絶縁膜GBとする、ダブルゲート構造となる。
さらに、メモリゲート電極MGとフィンFAの上面との間には、メモリゲート電極MGとフィンFAの側壁との間に形成されたONO膜ONの厚さよりも大きい厚さの絶縁膜SN1/酸化膜PADの積層膜とONO膜ONとの重ね膜が形成されていることから、フィンFAの先端部分における電界集中を緩和することができる。
次に、図26および図27に示すように、メモリセル領域1Aを覆い、周辺回路領域1Bの一部および境界領域1Cの一部を露出するレジストパターン(図示しない)を形成する。続いて、当該レジストパターンをマスクとしたドライエッチングにより、周辺回路領域1Bの一部および境界領域1Cの一部の絶縁膜SN3を加工し、続いて、導電体膜SL1を加工する。
これにより、周辺回路領域1Bに、導電体膜SL1からなるトランジスタのゲート電極EGを形成し、フィンFBの上面および側壁に形成された酸化膜SO2からなるトランジスタのゲート絶縁膜GIを形成する。同様に、境界領域1Cに、導電体膜SL1からなるダミーゲート電極DGを形成する。その後、レジストパターンを除去する。
周辺回路領域1Bでは、ゲート電極EGは、フィンFB上を跨ぐように配置されている。しかし、前述した制御ゲート電極CGおよびメモリゲート電極MGとは異なり、ゲート電極EGとフィンFBの上面および側壁との間には、酸化膜SO2からなるゲート絶縁膜GIが形成されている。従って、ゲート電極EGは、フィンFBの上面および両側の側壁に形成された絶縁膜SO2をゲート絶縁膜GIとする、トリプルゲート構造となる。
周辺回路領域1BのフィンFBの上面には、ゲート電極EGとゲート電極EG上の絶縁膜SN3とからなる積層膜が、x方向に並んでフィンFBの直上に一対形成される。ゲート電極EGが形成された箇所以外の領域において、フィンFBの上面および側壁が露出している。
境界領域1Cでは、ダミーゲート電極DGとダミーゲート電極DG上の絶縁膜SN3とからなる積層膜が形成されており、この積層膜により、後の工程で形成される層間絶縁膜の平坦性などを向上させることができる。
次に、図28および図29に示すように、半導体基板SBの上面上に、例えばCVD法を用いてオフセットスペーサOSを形成する。続いて、メモリセル領域1Aでは、絶縁膜SN3、制御ゲート電極CG、メモリゲート電極MGおよびONO膜ONをマスクとして、周辺回路領域1Bでは、絶縁膜SN3およびゲート電極EGをマスクとして、フィンFA,FBの上面にn型不純物(例えばリン(P)または砒素(As))をそれぞれイオン注入する。
これにより、比較的不純物濃度が低いn型半導体領域であるエクステンション領域EXを複数形成する。メモリセル領域1Aのエクステンション領域EXは、制御ゲート電極CGと、制御ゲート電極CGにONO膜ONを介して隣接するメモリゲート電極MGとを有するパターンの横のフィンFAの上面に形成される。また、周辺回路領域1Bのエクステンション領域EXは、ゲート電極EGの横のフィンFBの上面に形成される。ここでは、必要に応じて、フィンFA,FBに対してハロー注入としてp型不純物(例えばホウ素(B))のイオン注入を行ってもよい。
次に、図30および図31に示すように、半導体基板SBの主面上に、例えばCVD法を用いて、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次形成し、これらを異方性ドライエッチングにより加工する。これにより、例えばメモリセル領域1Aでは、制御ゲート電極CGの側面およびメモリゲート電極MGの側面、周辺回路領域1Bでは、ゲート電極EGの両側の側面、境界領域1Cでは、ダミーゲート電極DGの両側の側面に、オフセットスペーサOSを介してサイドウォールSWを形成する。
続いて、サイドウォールSWから露出するオフセットスペーサOSを除去し、さらに、フィンFAの上面に露出している絶縁膜SN1/酸化膜PADの積層膜を除去する。
続いて、メモリセル領域1Aでは、絶縁膜SN3、制御ゲート電極CG、メモリゲート電極MG、ONO膜ONおよびサイドウォールSWをマスクとして、周辺回路領域1Bでは、絶縁膜SN3、ゲート電極EGおよびサイドウォールSWをマスクとして、フィンFA,FBの上面にn型不純物(例えばリン(P)または砒素(As))をそれぞれイオン注入する。
これにより、比較的不純物濃度が高いn型半導体領域である拡散層DFを複数形成する。メモリセル領域1Aの拡散層DFは、制御ゲート電極CGと、制御ゲート電極CGにONO膜ONを介して隣接するメモリゲート電極MGとを有するパターンの横のフィンFAの上面に形成される。また、周辺回路領域1Bの拡散層DFは、ゲート電極EGの横のフィンFBの上面に形成される。
拡散層DFは、拡散層DFに接するエクステンション領域EXに比べ、x方向において制御ゲート電極CG、メモリゲート電極MGまたはゲート電極EGよりも離れた位置に形成される。拡散層DFは、エクステンション領域EXよりも形成深さが深く、n型不純物濃度が高い。互いに接するエクステンション領域EXおよび拡散層DFは、トランジスタのソース・ドレイン領域を構成する。この後、エクステンション領域EX内および拡散層DF内の不純物を活性化させるため、必要に応じて熱処理を行う。
なお、ここでは、メモリセル領域1Aおよび周辺回路領域1Bのそれぞれのソース・ドレイン領域を同一工程で形成することについて説明したが、周辺回路領域1Bに形成するトランジスタに比べて高耐圧なメモリセルを形成するメモリセル領域1Aでは、ソース・ドレイン領域の不純物濃度を周辺回路領域のソース・ドレイン領域の不純物濃度よりも大きくすることが考えられる。よって、メモリセル領域1Aのエクステンション領域EX、拡散層DFの形成工程と、周辺回路領域1Bのエクステンション領域EX、拡散層DFの形成工程とを別々に行ってもよい。
次に、図32および図33に示すように、半導体基板SBの主面上に層間絶縁膜ILを形成する。層間絶縁膜ILは、例えば酸化シリコン膜からなる。なお、図示はしていないが、層間絶縁膜ILの下層には、薄い絶縁膜、例えば窒化シリコン膜が形成されている。
次に、層間絶縁膜ILの所望する位置にコンタクトホールCNを形成した後、コンタクトホールCNの内部にコンタクトプラグPLを形成する。コンタクトプラグPLは、例えば相対的に薄いバリア膜と、そのバリア膜に包まれるように形成された相対的に厚い導電体膜とを有している。バリア膜は、例えばチタン(Ti)膜または窒化チタン(TiN)膜などからなり、導電体膜は、例えばタングステン(W)膜またはアルミニウム(Al)膜などからなる。
その後、層間絶縁膜IL上に、例えば銅(Cu)またはアルミニウム(Al)などを主成分とする第1層目の配線M1を形成し、さらに上層の配線を形成することにより、半導体装置が略完成する。
《半導体装置の特徴および効果》
前述したように、本実施の形態による半導体装置の主な特徴は、メモリセル領域1Aに形成される制御用トランジスタおよびメモリ用トランジスタをダブルゲート構造とし、周辺回路領域1Bに形成されるトランジスタをトリプルゲート構造とすることである。
これにより、フィンFAの先端部分における電界集中を緩和することができて、特に、ONO膜ONの信頼性劣化を防止することができる。
さらに、上記した効果に加えて、以下に説明するように、メモリセルの動作特性のばらつきを抑制できるという他の効果を有する。
本実施の形態による半導体装置の他の効果について、比較例を示した図34を用いて説明する。図34(a)は、比較例によるフィンの形状を示す断面図、図34(b)は、本実施の形態によるフィンの形状を示す断面図である。
図34(a)に示すように、比較例による半導体装置では、メモリセル領域に形成されるフィンFCの上面には絶縁膜、例えば本実施の形態において形成した絶縁膜SN1/酸化膜PADの積層膜は形成されない。従って、フィンFCを形成した直後(図16および図17で説明した工程の直後)に、フィンFCの上面および側壁は露出する。さらに、制御ゲート電極を形成した直後(図20および図21で説明した工程の直後)に、メモリゲート電極を形成するフィンFCの上面および側壁は露出する。
このため、洗浄工程、熱酸化工程および制御ゲート電極を加工するエッチング工程などにおいて、フィンFCの上面および側壁はプロセスばらつきの影響を受けて、フィンFCの先端部分が丸くなりやすく、また、寸法がばらついて、複数のフィンFCにおいて所望する形状が得られない恐れがある。このため、メモリセルの動作特性にばらつきが生じる可能性がある。
これに対して、図34(b)に示すように、本実施の形態による半導体装置では、メモリセル領域に形成されるフィンFAの上面には絶縁膜IS、例えば絶縁膜SN1/酸化膜PADの積層膜が形成されている。これにより、洗浄工程、熱酸化工程および制御ゲート電極を加工するエッチング工程などにおいて、プロセスばらつきの影響を受けるのは、フィンFAの側壁のみになるので、フィンFAの先端部分の形状がばらつきにくくなり、メモリセルの動作特性のばらつきを抑制することができる。
《変形例》
前述したメモリセル領域では、制御用トランジスタとメモリ用トランジスタは共に、フィンFAの先端部分の電界集中を緩和するため、フィンFAの上面に絶縁膜SN1/酸化膜PADの積層膜を形成し、ダブルゲート構造とした。しかし、フィンFAの上面に形成される絶縁膜は、絶縁膜SN1/酸化膜PADの積層膜に限定されるものではない。以下に本実施の形態の変形例について説明する。
1.第1変形例
本実施の形態の第1変形例について、図35を用いて説明する。図35は、メモリセル領域に形成されたフィンの形状を示す断面図であり、図1のA線およびB線における断面図である。
図35に示すように、制御用トランジスタでは、フィンFAの上面に絶縁膜SN1/酸化膜PADの積層膜を形成し、フィンFAの側壁に酸化膜SO2を形成する。
そして、絶縁膜SN1/酸化膜PADの積層膜の厚さは、酸化膜SO2の厚さよりも大きいことから、フィンFAの上面に形成された絶縁膜SN1/酸化膜PADの積層膜は制御用トランジスタのゲート絶縁膜GAとしては機能しない。従って、制御ゲート電極は、フィンFAの両側の側壁に形成された酸化膜SO2をゲート絶縁膜GAとする、ダブルゲート構造となる。
一方、メモリ用トランジスタでは、フィンFAの上面に酸化膜PAD、酸化シリコン膜X3、窒化シリコン膜N1および酸化シリコン膜X2を順次積層した4層構造の積層膜(酸化シリコン膜X2/窒化シリコン膜N1/酸化シリコン膜X3/酸化膜PADの積層膜と記す場合がある。)を形成し、フィンFAの側壁に酸化シリコン膜X1、窒化シリコン膜N1および酸化シリコン膜X2を順次積層した3層構造のONO膜ONを形成する。
そして、酸化シリコン膜X3の厚さは、ONO膜ONを構成する酸化シリコン膜X1の厚さよりも大きいことから、フィンFAの上面に形成された積層膜はメモリ用トランジスタのゲート絶縁膜GBとしては機能しない。従って、メモリゲート電極は、フィンFAの両側の側壁に形成されたONO膜ONをゲート絶縁膜GBとする、ダブルゲート構造となる。
メモリ用トランジスタを形成するフィンFAの上面の酸化シリコン膜X2/窒化シリコン膜N1/酸化シリコン膜X3/酸化膜PADの積層膜は、例えば以下に説明する製造方法により形成することができる。
図20および図21を用いて説明した工程の後、例えば熱酸化法を用いて、フィンFAの露出した側壁を酸化する。これにより、フィンFAの側壁を覆う酸化シリコン膜X1を形成する。
この際、メモリ用トランジスタを形成するフィンFAの上面には、すでに絶縁膜SN1が形成されているが、事前に絶縁膜SN1の厚さを調整しておくことにより、上記熱酸化法を用いて絶縁膜SN1を全て酸化して、酸化シリコン膜X1の厚さよりも大きい厚さを有する酸化シリコン膜X3を形成する。これにより、メモリ用トランジスタを形成するフィンFAの上面に、酸化膜PAD、絶縁膜SN1を全て酸化して形成された酸化シリコン膜X3、窒化シリコン膜N1および酸化シリコン膜X2を順次積層した積層膜が形成される。
前述したように、これに対して、メモリゲート電極MGとフィンFAの側壁との間には、酸化シリコン膜X1、窒化シリコン膜N1および酸化シリコン膜X2を順次積層したONO膜ONが形成されている。
2.第2変形例
本実施の形態の第2変形例について、図36を用いて説明する。図36は、メモリセル領域に形成されたフィンの形状を示す断面図であり、図1のA線およびB線における断面図である。
図36に示すように、制御用トランジスタでは、フィンFAの上面に酸化膜PADおよび酸化シリコン膜X4からなる2層構造の積層膜(酸化シリコン膜X4/酸化膜PADの積層膜と記す場合がある。)を形成し、フィンFAの側壁に酸化膜SO2を形成する。
そして、酸化シリコン膜X4/酸化膜PADの積層膜の厚さは、酸化膜SO2の厚さよりも大きいことから、フィンFAの上面に形成された酸化シリコン膜X4/酸化膜PADの積層膜は制御用トランジスタのゲート絶縁膜GAとしては機能しない。従って、制御ゲート電極は、フィンFAの両側の側壁に形成された酸化膜SO2をゲート絶縁膜GAとする、ダブルゲート構造となる。
一方、メモリ用トランジスタでは、フィンFAの上面に酸化膜PAD、酸化シリコン膜X4、窒化シリコン膜N1および酸化シリコン膜X2を順次積層した4層構造の積層膜(酸化シリコン膜X2/窒化シリコン膜N1/酸化シリコン膜X4/酸化膜PADの積層膜と記す場合がある。)を形成し、フィンFAの側壁に酸化シリコン膜X1、窒化シリコン膜N1および酸化シリコン膜X2を順次積層した3層構造のONO膜ONを形成する。
そして、酸化シリコン膜X4の厚さは、ONO膜ONを構成する酸化シリコン膜X1の厚さよりも大きいことから、フィンFAの上面に形成された積層膜はメモリ用トランジスタのゲート絶縁膜GBとしては機能しない。従って、メモリゲート電極は、フィンFAの両側の側壁に形成されたONO膜ONをゲート絶縁膜GBとする、ダブルゲート構造となる。
制御用トランジスタを形成するフィンFAの上面の酸化シリコン膜X4/酸化膜PADの積層膜、およびメモリ用トランジスタを形成するフィンFAの酸化シリコン膜X2/窒化シリコン膜N1/酸化シリコン膜X4/酸化膜PADの積層膜は、例えば以下に説明する製造方法により形成することができる。
図16および図17を用いて説明した工程の後、例えば熱酸化法を用いて、フィンFAの露出した側壁に酸化膜SO2を形成する。
この際、フィンFAの上面には、すでに絶縁膜SN1が形成されているが、事前に絶縁膜SN1の厚さを調整しておくことにより、上記熱酸化法を用いて絶縁膜SN1を全て酸化して、酸化膜SO2の厚さよりも大きい厚さを有する酸化シリコン膜X4を形成する。これにより、フィンFAの上面には、酸化シリコン膜X4が形成され、フィンFAの側壁には、酸化膜SO2が形成される。
その後、図22および図23を用いて説明した工程とほぼ同様にして、酸化シリコン膜X1、窒化シリコン膜N1および酸化シリコン膜X2を順次積層した3層構造の積層膜を形成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1A メモリセル領域
1B 周辺回路領域
1C 境界領域
CG 制御ゲート電極
CN コンタクトホール
DA,DB 溝
DF 拡散層
DG ダミーゲート電極
EG ゲート電極
EI 絶縁膜
EX エクステンション領域
FA,FB,FC フィン
GA,GB,GI ゲート絶縁膜
IL 層間絶縁膜
IS 絶縁膜
LM 下層材
M1 配線
MC メモリセル
MG メモリゲート電極
N1 窒化シリコン膜
ON ONO膜
OS オフセットスペーサ
PAD 酸化膜
PL コンタクトプラグ
PW1,PW2 P型ウェル
Q1 トランジスタ
Q2 ダミートランジスタ
RP1,RP2 レジストパターン
SA1,SA2 犠牲酸化膜
SB 半導体基板
SL1,SL2 導電体膜
SN1,SN2,SN3 絶縁膜
SO1,SO2 酸化膜
SW サイドウォール
X1 酸化シリコン膜(ボトム酸化膜)
X2 酸化シリコン膜(トップ酸化膜)
X3,X4 酸化シリコン膜

Claims (16)

  1. 第1の領域および第2の領域を有する半導体基板と、
    前記第1の領域に形成され、第1素子分離部に囲まれ、前記第1素子分離部の上面から突出する前記半導体基板の一部分からなる複数の第1突出部と、
    前記第2の領域に形成され、第2素子分離部に囲まれ、前記第2素子分離部の上面から突出する前記半導体基板の一部分からなる複数の第2突出部と、
    前記第1突出部に、前記第1突出部が延在する方向に互いに隣接して形成された第1トランジスタおよび第2トランジスタと、
    前記第2突出部に形成された第3トランジスタと、
    を備え、
    前記第1トランジスタは、
    前記第1突出部の上面に形成された第1厚さの第1絶縁膜と、
    前記第1突出部の側壁に形成された前記第1厚さよりも薄い第2厚さの第2絶縁膜と、
    前記第1突出部の上面および側壁に前記第1絶縁膜および前記第2絶縁膜をそれぞれ介して形成された第1ゲート電極と、
    を有し、
    前記第2トランジスタは、
    前記第1突出部の上面に形成された、電荷蓄積膜を含む第3厚さの第3絶縁膜と、
    前記第1突出部の側壁に形成された、前記電荷蓄積膜を含む前記第3厚さよりも薄い第4厚さの第4絶縁膜と、
    前記第1突出部の上面および側壁に前記第3絶縁膜および前記第4絶縁膜をそれぞれ介して形成された第2ゲート電極と、
    を有し、
    前記第3トランジスタは、
    前記第2突出部の上面および側壁に形成された第5厚さの第5絶縁膜と、
    前記第2突出部の上面および側壁に前記第5絶縁膜を介して形成された第3ゲート電極と、
    を有する、半導体装置。
  2. 請求項1記載の半導体装置において、
    前記第1絶縁膜は、第1酸化シリコン膜および第1窒化シリコン膜を前記第1突出部の上面に順次積層した第1積層膜からなり、
    前記第3絶縁膜は、第2酸化シリコン膜および第2窒化シリコン膜を前記第1突出部の上面に順次積層した第2積層膜と、第3酸化シリコン膜、前記電荷蓄積膜および第4酸化シリコン膜を前記第2積層膜上に順次積層した第3積層膜と、を重ねた膜からなる、半導体装置。
  3. 請求項2記載の半導体装置において、
    前記第2絶縁膜は、第5酸化シリコン膜からなり、
    前記第4絶縁膜は、前記第3積層膜からなる、半導体装置。
  4. 請求項1記載の半導体装置において、
    前記第1絶縁膜は、第6酸化シリコン膜および第3窒化シリコン膜を前記第1突出部の上面に順次積層した第4積層膜からなり、
    前記第3絶縁膜は、第7酸化シリコン膜、前記電荷蓄積膜および第8酸化シリコン膜を前記第1突出部の上面に順次積層した第5積層膜からなる、半導体装置。
  5. 請求項4記載の半導体装置において、
    前記第2絶縁膜は、第9酸化シリコン膜からなり、
    前記第4絶縁膜は、第10酸化シリコン膜、前記電荷蓄積膜および前記第8酸化シリコン膜を前記第1突出部の側壁に順次積層した第6積層膜からなり、
    前記第10酸化シリコン膜の厚さが、前記第7酸化シリコン膜の厚さよりも薄い、半導体装置。
  6. 請求項1記載の半導体装置において、
    前記第1絶縁膜は、第11酸化シリコン膜からなり、
    前記第3絶縁膜は、第12酸化シリコン膜、前記電荷蓄積膜および第13酸化シリコン膜を前記第1突出部の上面に順次積層した第7積層膜からなる、半導体装置。
  7. 請求項6記載の半導体装置において、
    前記第2絶縁膜は、第14酸化シリコン膜からなり、
    前記第4絶縁膜は、第15酸化シリコン膜、前記電荷蓄積膜および前記第13酸化シリコン膜を前記第1突出部の側壁に順次積層した第8積層膜からなり、
    前記第15酸化シリコン膜の厚さが、前記第12酸化シリコン膜の厚さよりも薄い、半導体装置。
  8. 請求項1記載の半導体装置において、
    前記第2絶縁膜は、前記第1トランジスタの第1ゲート絶縁膜として機能し、
    前記第4絶縁膜は、前記第2トランジスタの第2ゲート絶縁膜として機能し、
    前記第5絶縁膜は、前記第3トランジスタの第3ゲート絶縁膜として機能する、半導体装置。
  9. 請求項1記載の半導体装置において、
    前記第4絶縁膜を介して、前記第1ゲート電極と前記第2ゲート電極とが配置されている、半導体装置。
  10. 請求項1記載の半導体装置において、
    前記第1トランジスタおよび前記第2トランジスタは、不揮発性メモリセルを構成する、半導体装置。
  11. 半導体基板の主面の第1の領域の第1トランジスタ領域に形成された第1トランジスタと、前記第1トランジスタ領域に隣接する前記第1の領域の第2トランジスタ領域に形成された第2トランジスタとを備える不揮発性メモリセル、および前記半導体基板の主面の第2の領域に形成された第3トランジスタを有する半導体装置の製造方法であって、
    (a)前記第1の領域の前記半導体基板の主面上に、第1酸化膜、第1窒化膜、第2酸化膜および第2窒化膜を順次形成し、前記第2の領域の前記半導体基板の主面上に、前記第1酸化膜、前記第1窒化膜および前記第2窒化膜を順次形成する工程、
    (b)前記第1の領域の前記第1酸化膜、前記第1窒化膜、前記第2酸化膜および前記第2窒化膜を加工し、さらに、前記半導体基板の上面の一部を加工して、前記第1の領域に前記半導体基板の一部分からなる複数の第1突出部を形成し、前記第2の領域の前記第1酸化膜、前記第1窒化膜および前記第2窒化膜を加工し、さらに、前記半導体基板の上面の一部を加工して、前記第2の領域に前記半導体基板の一部分からなる複数の第2突出部を形成する工程、
    (c)互いに隣り合う前記第1突出部の間および互いに隣り合う前記第2突出部の間を第1絶縁膜で埋め込む工程、
    (d)前記第1の領域の前記第2酸化膜および前記第2窒化膜を除去して、前記第1酸化膜および前記第1窒化膜を残し、前記第2の領域の前記第1酸化膜、前記第1窒化膜および前記第2窒化膜を除去する工程、
    (e)前記第1絶縁膜の上面を後退させて、前記第1突出部の上部の側壁および前記第2突出部の上部の側壁を露出させる工程、
    (f)前記半導体基板に対して、熱酸化処理を行い、前記第1突出部の露出した側壁に第3酸化膜を形成し、前記第2突出部の露出した上面および側壁に第4酸化膜を形成する工程、
    (g)前記半導体基板の主面上に第1導電体膜を堆積する工程、
    (h)前記第1導電体膜を加工して、前記第1トランジスタ領域の前記第1突出部を跨ぐ、前記第1導電体膜からなる前記第1トランジスタの第1ゲート電極を形成し、前記第2トランジスタ領域の前記第1導電体膜および前記第3酸化膜を除去する工程、
    (i)前記半導体基板の主面上に電荷蓄積膜を含む第2絶縁膜を形成する工程、
    (j)前記第2絶縁膜上に第2導電体膜を堆積する工程、
    (k)前記第2導電体膜を加工して、前記第2トランジスタ領域の前記第1突出部を跨ぐ、前記第2導電体膜からなる前記第2トランジスタの第2ゲート電極を形成し、前記第1トランジスタ領域および前記第2の領域の前記第2導電体膜および前記第2絶縁膜を除去する工程、
    (l)前記第1導電体膜を加工して、前記第2の領域の前記第2突出部を跨ぐ、前記第1導電体膜からなる前記第3トランジスタの第3ゲート電極を形成する工程、
    を含み、
    前記第1トランジスタ領域の前記第1突出部の側壁と前記第1ゲート電極との間に前記第3酸化膜が形成され、
    前記第2トランジスタ領域の前記第1突出部の側壁と前記第2ゲート電極との間に前記第2絶縁膜が形成され、
    前記第2の領域の前記第2突出部の上面および側壁と前記第3ゲート電極との間に前記第4酸化膜が形成される、半導体装置の製造方法。
  12. 請求項11記載の半導体装置の製造方法において、
    前記(i)工程は、
    (i1)前記半導体基板に対して熱酸化処理を行い、前記第2トランジスタ領域の前記第1突出部の側壁および前記第1窒化膜の表面に第5酸化膜を形成する工程、
    (i2)前記半導体基板の上面上に前記電荷蓄積膜を形成する工程、
    (i3)前記電荷蓄積膜上に第6酸化膜を形成し、前記第5酸化膜、前記電荷蓄積膜および前記第6酸化膜からなる前記第2絶縁膜を形成する工程、
    をさらに含み、
    前記第1トランジスタ領域の前記第1突出部の上面と前記第1ゲート電極との間に、前記第1酸化膜および前記第1窒化膜が形成され、
    前記第2トランジスタ領域の前記第1突出部の上面と前記第2ゲート電極との間に、前記第1酸化膜、前記第1窒化膜および前記第2絶縁膜が形成される、半導体装置の製造方法。
  13. 請求項11記載の半導体装置の製造方法において、
    前記(i)工程は、
    (i4)前記半導体基板に対して熱酸化処理を行い、前記第2トランジスタ領域の前記第1突出部の側壁に第7酸化膜を形成し、前記第1窒化膜を全て酸化して第8酸化膜を形成する工程、
    (i5)前記半導体基板の上面上に前記電荷蓄積膜を形成する工程、
    (i6)前記電荷蓄積膜上に第9酸化膜を形成し、前記第7酸化膜、前記電荷蓄積膜および前記第9酸化膜からなる前記第2絶縁膜を形成する工程、
    をさらに含み、
    前記第1トランジスタ領域の前記第1突出部の上面と前記第1ゲート電極との間に、前記第1酸化膜および前記第1窒化膜が形成され、
    前記第2トランジスタ領域の前記第1突出部の上面と前記第2ゲート電極との間に、前記第1酸化膜、前記第8酸化膜、前記電荷蓄積膜および前記第9酸化膜が形成される、半導体装置の製造方法。
  14. 請求項11記載の半導体装置の製造方法において、
    前記(f)工程では、前記半導体基板に対して熱酸化処理を行い、前記第1突出部の露出した側壁に前記第3酸化膜を形成し、前記第2突出部の露出した上面および側壁に前記第4酸化膜を形成し、さらに、前記第1窒化膜を全て酸化して第10酸化膜を形成する、半導体装置の製造方法。
  15. 請求項14記載の半導体装置の製造方法において、
    前記(i)工程は、
    (i7)前記半導体基板に対して熱酸化処理を行い、前記第2トランジスタ領域の前記第1突出部の側壁に第11酸化膜を形成する工程、
    (i8)前記半導体基板の上面上に前記電荷蓄積膜を形成する工程、
    (i9)前記電荷蓄積膜上に第12酸化膜を形成し、前記第11酸化膜、前記電荷蓄積膜および前記第12酸化膜からなる前記第2絶縁膜を形成する工程、
    をさらに含み、
    前記第1トランジスタ領域の前記第1突出部の上面と前記第1ゲート電極との間に、前記第1酸化膜および前記第10酸化膜が形成され、
    前記第2トランジスタ領域の前記第1突出部の上面と前記第2ゲート電極との間に、前記第1酸化膜、前記第10酸化膜、前記電荷蓄積膜および前記第12酸化膜が形成される、半導体装置の製造方法。
  16. 請求項11記載の半導体装置の製造方法において、
    前記第1トランジスタ領域の前記第1突部の側壁と前記第1ゲート電極との間に形成された前記第3酸化膜は、前記第1トランジスタのゲート絶縁膜として機能し、
    前記第2トランジスタ領域の前記第1突部の側壁と前記第2ゲート電極との間に形成された前記第2絶縁膜は、前記第2トランジスタのゲート絶縁膜として機能し、
    前記第2の領域の前記第2突部の上面および側壁と前記第3ゲート電極との間に形成された前記第4酸化膜は、前記第3トランジスタのゲート絶縁膜として機能する、半導体装置の製造方法。
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