JP4354892B2

JP4354892B2 - 不揮発性半導体記憶装置の製造方法

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Publication number: JP4354892B2
Application number: JP2004273508A
Authority: JP
Inventors: 貴光石原; 一也松澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-09-21
Filing date: 2004-09-21
Publication date: 2009-10-28
Anticipated expiration: 2024-09-21
Also published as: JP2006093215A

Description

本発明は、フィン（Ｆｉｎ）構造を利用したＮＡＮＤ型不揮発性半導体記憶装置及びその自己整合的な製造方法に関する。

近年、デジタルカメラを初めとする記録媒体や携帯電話を初めとする携帯オーディオ機器市場の急激な拡大に伴い、ＮＡＮＤ型フラッシュメモリの需要は急速に拡大しつつある。現在、これら機器の小型化、軽量化、高機能化の要求がますます厳しくなってきており、それに伴いＮＡＮＤ型フラッシュメモリの微細化、高集積化、低電源電圧化、信頼性の向上が益々要求されるようになってきている。

しかし、従来の平面型の構造(図１)での微細化については、その限界が認識されてきている。そのため、新規材料や新構造の導入が検討されている。そのうち、有力な新構造の一つとして考えられているのが、フィン構造を利用した構造である。図２はこの構造によって構成されるメモリ領域のレイアウトを模式的に示す平面図、図３は図２のＡ−Ａ断面（チャネルに垂直な断面）で切り取った断面図、図４は図２のＢ−Ｂ断面（チャネル方向の断面）で切り取った断面図である。図１に示した従来構造では、トンネル絶縁膜4直下の拡散層領域5、6に挟まれた領域のみがチャネルの電気伝導に関与しているが、図２、３、４に示したフィン構造を利用したＮＡＮＤ構造の場合は、図５におけるシリコン層領域8のうち、トンネル絶縁膜9で覆われた領域がすべてチャネルの電気伝導に寄与するので、電流駆動力が増大し、フローティングゲート10へのＦＮ(Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅｉｍ)電流書き込み効率が向上する。このような理由から、フィン構造を利用したＮＡＮＤＦｌａｓｈメモリー(以下フィン型ＮＡＮＤＦｌａｓｈメモリーと呼ぶ)は、更なる微細化・高集積化の要求に答えうる構造として、もっとも有力な構造のひとつと考えられている。

しかし、図３に示した従来のフィン型ＮＡＮＤＦｌａｓｈメモリーは、以下に例示する様にその製造が難しいという問題がある。この構造において、ＮＡＮＤ構造特有の動作を実現するためには、フローティングゲート10を、図３に示したように、他の素子領域から分離して形成する必要がある。そのための製造方法として、以下に説明する二つの方法が考えられる。一つは、図５に示したように、マスクを追加する方法である。まず、ＳＯＩ基板のＳＯＩ層をリソグラフィ技術の利用により図５(a)に示すような構造に加工し、シリコン領域8を形成する。次いで、シリコン領域8の表面を酸化するか、絶縁膜（ＣＶＤ等による）を堆積することにより、トンネル絶縁膜9を形成する。次いで、ポリシリコンを堆積し、上部をＣＭＰ等により平坦化して、図５(c)に示すような構造を形成する。次いで、レジストを堆積し、リソグラフィを利用することにより図５ (d)に示すようなレジスト領域16を形成し、これをマスクにしてポリシリコン領域15をエッチングすることにより、図５(e)に示す構造を得る。次いで、図５(e)のポリシリコン領域17表面を酸化あるいは絶縁膜を堆積することにより、絶縁膜11を形成し、この絶縁膜11を覆うようにポリシリコン12を堆積することによって、図５(f)に示す構造を得る。

しかし、図５に示した製造方法では、マスクを使用するので、コストの増大が深刻である。コスト低減のため、マスクの使用を極力避けることが至上命題となっている現状においては、マスクの数が増大する製造方法は生産におけるコスト効率を低下させる。また、マスク合わせの精度向上には限界がある為、合わせの設計上も不利である。

一方、マスクを使用せずに、自己整合的にフィン型ＮＡＮＤＦｌａｓｈメモリーを製造する方法としては、図６に示す方法が考えられる。この製造方法では、まず、図６(b)に示す構造を形成した後、ポリシリコン18を堆積する。すると、図６(a)に示すように、凸状のシリコン領域8の存在により、ポリシリコン18上面には凹凸が存在する。次いで、図６(b)に示すように、窒化膜などの絶縁膜をポリシリコン領域18上に堆積し、エッチバックすると、ポリシリコン領域18上の凹凸を利用して側壁絶縁膜19を形成することができる。この側壁絶縁膜19をマスクにしてポリシリコン領域18をエッチングすることにより、図６(c)に示す構造を得る。次いで、ポリシリコン層20を酸化するか、あるいは絶縁膜を堆積し、次いでポリシリコン層21を堆積することにより、図６(d)に示す構造を得る。

この製造方法によれば、マスクを使用せずに、自己整合的にフィン型ＮＡＮＤＦｌａｓｈメモリーを製造することができる。しかし、ポリシリコン18上面の凹凸の大きさの制御が難しいため、図６(b)に示した、マスクとして使用する側壁絶縁膜19を制御性よく形成することが困難である。このことは、フローティングゲートとして使用するポリシリコン層20のサイズのばらつきをもたらし、結果としてデバイス特性のばらつきをもたらしてしまうという問題がある。

以上説明したように、フィン型ＮＡＮＤＦｌａｓｈメモリーを著しいコストの増大を招くことなく自己整合的に製造することは難しい。

上記のマスクを使用した製造方法の工程例としては、絶縁膜を堆積し、リソグラフィを利用することにより前記絶縁膜を加工し、加工された絶縁膜をマスクにして溝を形成する方法（特許文献１参照）がある。
特開２０００−２２３６７６公報

本発明は、上記問題点を解決するために成されたもので、本発明の目的とするところは、フィン型ＮＡＮＤＦｌａｓｈメモリーを自己整合的に製造できる構造及びその製造方法を提供することにある。

上記目的を達成するために、第一の絶縁膜上に形成された第一導電型半導体基板からなり、かつ、第二の絶縁膜で覆われた複数のフィン層を形成する工程と、前記フィン層の上面領域に第一導電型の不純物拡散層を形成する工程と、前記第一の絶縁膜上及び前記第二の絶縁膜上に半導体層を堆積する工程と、前記半導体層をエッチバックして、前記不純物拡散層を覆う前記第二の絶縁膜を露出する工程と、前記第二の絶縁膜上及び前記半導体層上に前記第二の絶縁膜と選択比が異なる第三の絶縁膜を堆積する工程と、前記第三の絶縁膜を前記半導体層上面が露出するまでエッチングし、前記第二の絶縁膜で覆われた前記フィン層の側面に前記第二の絶縁膜を介して側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクとして前記半導体層を前記第一の絶縁膜上面が露出するまでエッチングすることにより前記フィン層側面に前記第二の絶縁膜を介してフローティングゲートを形成する工程と、前記フローティングゲートを第四の絶縁膜で覆う工程と、少なくとも、前記フローティングゲートを覆う前記第四の絶縁膜を覆うようにコントロールゲートを形成する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。

また、請求項２の発明である不揮発性半導体装置の製造方法は、第一の絶縁膜の第一の半導体層の上に形成された第二の絶縁膜を前記第二の絶縁膜及び前記第一の半導体層を前記第一の絶縁膜表面が露出するまでリソグラフィにより加工し、第一の半導体層からなる複数のフィン層を形成する工程と、前記レジストをエッチングにより除去する工程と、前記第一の半導体層の側面に第三の絶縁膜を形成し、前記第二の絶縁膜及び前記第三の絶縁膜で複数の前記フィン層を覆う工程と、前記第一の絶縁膜上、前記第二の絶縁膜上及び前記第三の絶縁膜上に半導体層を堆積する工程と、前記半導体層をエッチバックして、前記第二の絶縁膜の上部を露出し、前記半導体層の上端から前記第一の絶縁膜までの高さを前記フィン層の上端から前記第一の絶縁膜までの高さよりも高く形成する工程と、前記第二の絶縁膜上及び前記半導体層上に前記第二の絶縁膜と選択比が異なる第四の絶縁膜を堆積する工程と、前記第四の絶縁膜を前記半導体層上面が露出するまでエッチバックし、前記第三の絶縁膜の側面に側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクとして前記半導体層を前記第一の絶縁膜上面が露出するまでエッチングすることにより前記第二の絶縁膜及び前記第三の絶縁膜で覆われた前記フィン層側面にフローティンゲートを形成する工程と、前記フローティングゲートを第四の絶縁膜で覆う工程と、少なくとも、前記フローティングゲートを覆う前記第四の絶縁膜を覆うようにコントロールゲートを形成する工程とを含むことを特徴とする。

また、請求項３の発明である不揮発性半導体装置の製造方法は、第一導電型半導体基板に溝を形成することにより複数のフィン層を形成する工程と、前記溝に第一の絶縁膜層を前記フィン層の上面高さよりも低く形成する工程と、前記フィン層の上面領域に第一導電型の不純物拡散層を形成する工程と、前記フィン層を第二の絶縁膜で覆う工程と、前記第一の絶縁膜上、及び前記第二の絶縁膜上に半導体層を堆積する工程と、前記半導体層をエッチバックして、前記不純物拡散を覆う前記第二の絶縁膜を露出する工程と、前記第二の絶縁膜上及び前記半導体層上に前記第二の絶縁膜と選択比が異なる第三の絶縁膜を堆積する工程と、前記第三の絶縁膜を前記半導体層上面が露出するまでエッチングすることにより、前記第二の絶縁膜で覆われた前記フィン層側面に側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクとして前記半導体層を前記半導体基板上面が露出するまでエッチングすることにより前記フィン層側面に前記第二の絶縁膜を介してフローティングゲートを形成する工程と、前記フローティングゲートを第四の絶縁膜で覆う工程と、少なくとも、前記フローティングゲートを覆う前記第四の絶縁膜を覆うようにコントロールゲートを形成する工程とを含むことを特徴とする。

また、請求項４の発明である不揮発性半導体装置の製造方法は、半導体基板上に形成された第一の絶縁膜上の一部領域にレジストを堆積する工程と、前記レジストを塗布していない領域の前記第一の絶縁膜及び前記半導体基板の一部をエッチングして、前記半導体基板に溝を形成することにより前記第一の絶縁膜及び前記半導体基板を構成する第一の半導体層からなる複数のフィン層を形成する工程と、前記フィン層を構成する前記第一の半導体層の側面に第二の絶縁膜を形成する工程と、前記溝に第三の絶縁膜を堆積して、前記第三の絶縁膜をエッチングにより前記フィン層を構成する前記第一の半導体層上面よりも低く形成する工程と、前記第一の絶縁膜上及び前記第三の絶縁膜上に第二の半導体層を堆積する工程と、前記第二の半導体層をエッチバックして前記第一の絶縁膜の上部を露出する工程と、前記第一の絶縁膜上及び前記第二の半導体層上に前記第一の絶縁膜及び前記第二の絶縁膜と選択比が異なる第四の絶縁膜を堆積する工程と、前記第四の絶縁膜を前記第一の絶縁膜が露出するまでエッチングすることにより、前記フィン層側面に側壁絶縁膜を形成する工程と、前記側壁絶縁膜をマスクとして前記第二の半導体層を前記第三の絶縁膜の上面が露出するまでエッチングすることにより前記フィン層側面にフローティングゲートを形成する工程と、前記フローティングゲートを第五の絶縁膜で覆う工程と、少なくとも、前記フローティングゲートを覆う前記第五の絶縁膜を覆うようにコントロールゲートを形成する工程とを含むことを特徴とする。

本発明のフィン構造を利用した不揮発性半導体記憶装置の製造方法は、マスクを用いることのない、自己整合的な製造方法であるため、コストの増大をもたらすことなく、良好な形状のフローティングゲートの形成が可能となり、その結果、フィン構造の特性を利用した高性能の不揮発性半導体記憶装置を提供できる。

以下、図面を用いて本発明の実施形態について説明する。

(第一の実施形態)
図７は、本発明の第一の実施形態に関わる不揮発性半導体記憶装置の素子構造を示すチャネルに垂直な方向の断面図である。この素子構造を形成するための製造方法を、図８を用いて説明する。

まず、図５(a)(b)に示す製造工程を経て、図８(a)に示す構造を得る。次いで、イオン注入により、図８(b)に示すように、p型拡散領域22を形成することで8,22からなるフィンを形成する。次いで、図８(c)に示すように、ポリシリコン層23を堆積する。次いで、図８(d)に示すように、ポリシリコン層23をエッチバックすることにより、ポリシリコン層24を形成する。次いで、図８(e)に示すように、側壁絶縁膜25を例えばＣＶＤ後にエッチバックすることで形成する。この側壁絶縁膜は、ゲート絶縁膜9と選択比がとれる絶縁膜であればよく、例えば、ゲート絶縁膜9として熱酸化膜を用いた場合には、窒化膜を用いればよい。次いで、この側壁絶縁膜25をマスクにしてポリシリコン層24をエッチングすることにより、フローティングゲート26を形成する(図８(f))。次いで、絶縁膜を堆積あるいは酸化することにより、絶縁膜領域27、28を形成する(図８(g))。最後に、ポリシリコン層29を堆積して、コントロールゲート29を形成することにより、図８(h)に示す構造を得る。

図３と図７を比較して、顕著な違いは、図７では、p型拡散層領域22が存在し、この領域がフローティングゲートに覆われておらず、コントロールゲート29に覆われていることである。すなわち、この領域は通常のＭＯＳ構造となっている。フィン型ＮＡＮＤＦｌａｓｈメモリーを自己整合的に形成するためには、図８(h)に示したように、コントロールゲート29、ゲート絶縁膜9、凸状のシリコン領域22からなるＭＯＳ構造が必然的に形成されてしまう。コントロールゲートには高い電圧が印加されるため、このままでは凸状のシリコン領域22にリーク電流が流れてしまい、フラッシュメモリーとして動作しなくなる。これを防ぐため、本発明の第一の実施形態では、図７、８に示すように、イオン注入を行って、p型拡散層を領域22に形成することによりしきい値を大きくしてリーク電流を防止しているわけである。

(第二の実施形態)
図９は、本発明の第一の実施形態に関わる不揮発性半導体記憶装置の素子構造を示す断面図である。この素子構造を形成するための製造方法を、図１０を用いて説明する。

まず、図１０(a)に示すように、埋め込み酸化膜13上のシリコン基板39上に、絶縁膜層30を堆積する。次いで、リソグラフィ工程およびエッチング工程を経て、さらに絶縁膜を形成することで図１０(b)に示す構造（フィンであるシリコン層8に対して、上に絶縁膜31、側壁にトンネル絶縁膜9を有する構造）を形成する。次いで、ポリシリコン層33を堆積し(図１０(c))、このポリシリコン層33をエッチバックした後、側壁絶縁膜34を形成する(図１０ (d))。この場合、ポリシリコン層35の高さhを、絶縁膜層30の堆積量とポリシリコン層33のエッチバック量を調節することにより、シリコン領域8の高さlよりも高くなるように形成する。次いで、側壁絶縁膜34をマスクにしてポリシリコン層35をエッチングすることによりフローティングゲート領域36を形成した後、酸化あるいは堆積により、絶縁膜領域37を形成する。次いで、ポリシリコン層を堆積することにより、コントロールゲート領域38を形成する。このようにして、図９、図１０(f)に示す構造を得る。

この構造の特徴は、フローティングゲート36の高さhが、シリコン領域8の高さlよりも高い位置に設定されていることである。このような構造を有する理由を図１１を用いて説明する。図１１では、フローティングゲート36の高さhが、シリコン領域8の高さlよりも低い位置に設定されている。この場合、図１１の点線で囲まれた領域は、コントロールゲート38、ゲート絶縁膜9、シリコン領域8からなるＭＯＳ構造から構成される。コントロールゲート38には高電圧が印加されるので、図１１の点線で囲まれた領域中のシリコン層領域にはリーク電流が流れてしまう。この問題を避けるため、図９、図１０(f)に示した構造では、フローティングゲート36の高さhが、シリコン領域8の高さlよりも高い位置に設定されている。

(第三の実施形態)
図１２は、本発明の第三の実施形態に関わる不揮発性半導体記憶装置の素子構造を示す断面図である。本発明の第一の実施形態との違いは、ＳＯＩ基板ではなく、シリコン基板50を利用していることである。この素子構造を形成するための製造方法を、図１３を用いて説明する。

まず、図１３(a)に示すように、シリコン基板39上にレジストを堆積し、リソグラフィを利用してパターニングした後シリコン層をエッチングすることにより、図１３(b)に示すような凸状のシリコン領域41を形成する。次いで、絶縁膜層42を堆積し、この絶縁膜層を選択エッチングすることにより、図１３ (c)に示す構造を得る。次いで、イオン注入により、図１３(d)に示すように、シリコン領域41上部にp型拡散層領域43を形成する。次いで、図１３(e)に示すように、絶縁膜44を形成した後、ポリシリコン層を堆積してエッチバックを行うことにより、図１３(f)に示すようにポリシリコン層45を形成する。次いで、絶縁膜44と選択比の異なる絶縁膜を堆積して、選択エッチングを行うことにより、側壁絶縁膜46を形成する。この側壁絶縁膜46をマスクにして、ポリシリコン層45をエッチングすることにより、図１３(h)のフローティングゲート47を形成し、次いで、図１３(h)に示すように絶縁膜48を形成する。次いで、ポリシリコン層を堆積することにより、図１３(i)に示すコントロールゲート49を形成する。図１３(i)に示す製造工程の後、図１３(j)に示すように、ソース・ドレイン領域形成のためのイオン注入が行われる。このとき、絶縁膜領域42の存在により、各トランジスタのソース・ドレイン領域が短絡されることが防止されるので、絶縁膜領域42の存在は必須である。このようにして、図１２に示す構造が形成される。

第三の実施形態において期待されるデバイス動作上の効果は、第一の実施形態と同じであるが、第一の実施形態においては価格の高いＳＯＩ基板を用いているのに対し、第三の実施形態においては従来のシリコン基板を利用しているので、第一の実施形態におけるデバイス構造よりもコストの点で有利であることが特徴である。

(第四の実施形態)
図１４は、本発明の第三の実施形態に関わる不揮発性半導体記憶装置の素子構造を示す断面図である。本発明の第二の実施形態との違いは、ＳＯＩ基板ではなく、シリコン基板50を利用していることである。この素子構造を形成するための製造方法を、図１５を用いて説明する。

まず、図１５(a)に示すように、シリコン基板39上に、絶縁膜層51を堆積する。次いで、絶縁膜層51上にレジストを堆積し、リソグラフィを利用してパターニングした後シリコン層をエッチングすることにより、図１５(b)に示すような凸状のシリコン領域41及び絶縁膜層52を形成する。次いで、絶縁膜53を形成した後、絶縁膜53と選択比が異なる絶縁膜層を堆積して、この絶縁膜層を選択エッチングすることにより、絶縁膜領域42を形成する(図１５(c))。次いで、ポリシリコン層を堆積してこのポリシリコン層をエッチバックすることにより、図１５(d)に示す構造を得る。次いで、図１５(e)に示すように、絶縁膜52と選択比が異なる絶縁膜を堆積して、選択エッチングすることにより、側壁絶縁膜46を形成する。この側壁絶縁膜46をマスクにして、ポリシリコン領域54をエッチングすることにより、図１５(f)に示すように、フローティングゲート55を形成する。次いで、絶縁膜56を酸化あるいは堆積により形成し(図１５(g))、最後にポリシリコン層57を堆積することにより、図１４に示す構造を得る。

第四の実施形態において期待されるデバイス動作上の効果は、第二の実施形態と同じであるが、第二の実施形態においては価格の高いＳＯＩ基板を用いているのに対し、第四の実施形態においては従来のシリコン基板を利用しているので、第二の実施形態におけるデバイス構造よりもコストの点で有利であることが特徴である。

(第五の実施形態)
本実施形態は実際のチップへの適用例を示すもので、図１６は、本発明の第一及び第四の実施形態の不揮発性半導体記憶装置を組み込んだ、携帯電話のメディアチップを表すブロック図である。図１６中のメモリー部に本発明の不揮発性半導体記憶装置が組み込まれている。図１６はメモリー・ロジック混載回路の典型的な例である。本発明のフィン構造を利用したＮＡＮＤフラッシュメモリーをメモリー部に組み込む場合、ロジック部や周辺回路を構成するトランジスタもフィン構造を利用するということが考えられる。しかし、回路を構成するすべてのトランジスタにフィン構造を利用したとしても、必ずしも全体のパフォーマンスが向上するとは限らない。従って、図１６のメモリー部に本発明の不揮発性半導体記憶装置を組み込む場合、それ以外の部分については従来のシリコン基板上のＭＯＳトランジスタを利用するという方法が現実的である。

従来の不揮発性半導体記憶装置を示す素子構造断面図。メモリセル・アレイの平面図。従来のフィン型ＮＡＮＤフラッシュメモリーの幅方向の素子構造断面図（図２のＡ−Ａにおける断面）。従来のフィン型ＮＡＮＤフラッシュメモリーのチャネル方向の素子構造断面図（図２のＢ−Ｂにおける断面）。従来のフィン型ＮＡＮＤフラッシュメモリーの製造工程を示す断面図。従来のフィン型ＮＡＮＤフラッシュメモリーの製造工程を示す断面図。第一の実施形態の不揮発性半導体記憶装置の素子構造を示す断面図。第一の実施形態の不揮発性半導体記憶装置の製造工程を示す断面図。第二の実施形態の不揮発性半導体記憶装置の素子構造を示す断面図。第二の実施形態の不揮発性半導体記憶装置の製造工程を示す断面図。第二の実施形態において、シリコン領域8の高さがフローティングゲート36の高さよりも大きく形成されている不揮発性半導体記憶装置の素子構造を示す断面図。第三の実施形態の不揮発性半導体記憶装置の素子構造を示す断面図。第三の実施形態の不揮発性半導体記憶装置の製造工程を示す断面図。第三の実施形態の不揮発性半導体記憶装置の素子構造を示す断面図。第三の実施形態の不揮発性半導体記憶装置の製造工程を示す断面図。本発明の不揮発性半導体記憶装置を組み込んだ携帯電話のメディアチップを表すブロック図。

符号の説明

1、12、21、29、38、49、57：コントロールゲート
2、11、27、28、30、31、37、42、48、52、56：絶縁膜
3、10、17、20、26、36、47、55：フローティングゲート
4、9、32、44、53：トンネル絶縁膜
5：ソース領域
6：ドレイン領域
7、39：シリコン基板
8、41、50：シリコン層
9：ドレイン領域
13：埋め込み酸化膜
14：拡散層領域
15、18、33、35、45、54：ポリシリコン層
16、40：レジスト
19、25、34、46：側壁絶縁膜
22、43：p型高濃度拡散層領域
23、24：ポリシリコン層

Claims

第一の絶縁膜上に形成された第一導電型半導体基板からなり、かつ、第二の絶縁膜で覆われた複数のフィン層を形成する工程と、
前記フィン層の上面領域に第一導電型の不純物拡散層を形成する工程と、
前記第一の絶縁膜上及び前記第二の絶縁膜上に半導体層を堆積する工程と、
前記半導体層をエッチバックして、前記不純物拡散層を覆う前記第二の絶縁膜を露出する工程と、
前記第二の絶縁膜上及び前記半導体層上に前記第二の絶縁膜と選択比が異なる第三の絶縁膜を堆積する工程と、
前記第三の絶縁膜を前記半導体層上面が露出するまでエッチングし、前記第二の絶縁膜で覆われた前記フィン層の側面に前記第二の絶縁膜を介して側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクとして前記半導体層を前記第一の絶縁膜上面が露出するまでエッチングすることにより前記フィン層側面に前記第二の絶縁膜を介してフローティングゲートを形成する工程と、
前記フローティングゲートを第四の絶縁膜で覆う工程と、
少なくとも、前記フローティングゲートを覆う前記第四の絶縁膜を覆うようにコントロールゲートを形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
第一の絶縁膜上に形成された第一の半導体層及び第二の絶縁膜を前記第一の絶縁膜表面が露出するまでリソグラフィにより加工し、第一の半導体層からなる複数のフィン層を形成する工程と、
前記第一の半導体層の側面に第三の絶縁膜を形成し、前記第二の絶縁膜及び前記第三の絶縁膜で複数の前記フィン層を覆う工程と、
前記第一の絶縁膜上、前記第二の絶縁膜上及び前記第三の絶縁膜上に半導体層を堆積する工程と、
前記半導体層をエッチバックして、前記第二の絶縁膜の上部を露出し、前記半導体層の上端から前記第一の絶縁膜までの高さを前記フィン層の上端から前記第一の絶縁膜までの高さよりも高く形成する工程と、
前記第二の絶縁膜上及び前記半導体層上に前記第二の絶縁膜と選択比が異なる第四の絶縁膜を堆積する工程と、
前記第四の絶縁膜を前記半導体層上面が露出するまでエッチバックし、前記第三の絶縁膜の側面に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクとして前記半導体層を前記第一の絶縁膜上面が露出するまでエッチングすることにより前記第二の絶縁膜及び前記第三の絶縁膜で覆われた前記フィン層側面にフローティンゲートを形成する工程と、
前記フローティングゲートを第四の絶縁膜で覆う工程と、
少なくとも、前記フローティングゲートを覆う前記第四の絶縁膜を覆うようにコントロールゲートを形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
第一導電型半導体基板に溝を形成することにより複数のフィン層を形成する工程と、
前記溝に第一の絶縁膜層を前記フィン層の上面高さよりも低く形成する工程と、
前記フィン層の上面領域に第一導電型の不純物拡散層を形成する工程と、
前記フィン層を第二の絶縁膜で覆う工程と、
前記第一の絶縁膜上、及び前記第二の絶縁膜上に半導体層を堆積する工程と、
前記半導体層をエッチバックして、前記不純物拡散を覆う前記第二の絶縁膜を露出する工程と、
前記第二の絶縁膜上及び前記半導体層上に前記第二の絶縁膜と選択比が異なる第三の絶縁膜を堆積する工程と、
前記第三の絶縁膜を前記半導体層上面が露出するまでエッチングすることにより、前記第二の絶縁膜で覆われた前記フィン層側面に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクとして前記半導体層を前記半導体基板上面が露出するまでエッチングすることにより前記フィン層側面に前記第二の絶縁膜を介してフローティングゲートを形成する工程と、
前記フローティングゲートを第四の絶縁膜で覆う工程と、
少なくとも、前記フローティングゲートを覆う前記第四の絶縁膜を覆うようにコントロールゲートを形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
半導体基板上に形成された第一の絶縁膜上の一部領域にレジストを堆積する工程と、
前記レジストを塗布していない領域の前記第一の絶縁膜及び前記半導体基板の一部をエッチングして、前記半導体基板に溝を形成することにより前記第一の絶縁膜及び前記半導体基板を構成する第一の半導体層からなる複数のフィン層を形成する工程と、
前記フィン層を構成する前記第一の半導体層の側面に第二の絶縁膜を形成する工程と、
前記溝に第三の絶縁膜を堆積して、前記第三の絶縁膜をエッチングにより前記フィン層を構成する前記第一の半導体層上面よりも低く形成する工程と、
前記第一の絶縁膜上及び前記第三の絶縁膜上に第二の半導体層を堆積する工程と、
前記第二の半導体層をエッチバックして前記第一の絶縁膜の上部を露出する工程と、
前記第一の絶縁膜上及び前記第二の半導体層上に前記第一の絶縁膜及び前記第二の絶縁膜と選択比が異なる第四の絶縁膜を堆積する工程と、
前記第四の絶縁膜を前記第一の絶縁膜が露出するまでエッチングすることにより、前記フィン層側面に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクとして前記第二の半導体層を前記第三の絶縁膜の上面が露出するまでエッチングすることにより前記フィン層側面にフローティングゲートを形成する工程と、
前記フローティングゲートを第五の絶縁膜で覆う工程と、
少なくとも、前記フローティングゲートを覆う前記第五の絶縁膜を覆うようにコントロールゲートを形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。