JP2008124423A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【解決手段】半導体基板11上面に、第1高さを有するフィン12aと、第1高さよりも低い第2高さを有するフィン12bとを形成する工程と、フィン12a及び12bそれぞれの上面及び側面にシリコン酸化膜を形成する工程と、シリコン酸化膜上に導電性を有するポリシリコン膜を形成する工程と、シリコン酸化膜及びポリシリコン膜をパターニングすることで、フィン12a及び12bそれぞれの上面から側面にかけてゲート絶縁膜15及びゲート電極16を形成する工程と、フィン12a及び12bそれぞれにおけるゲート電極16下を挟む2つの領域に一対の拡散領域14を形成する工程とを備えた。
【選択図】図1
Description
図1(a)から図1(c)に示すように、本実施例による半導体装置1は、半導体基板11と、半導体基板11に形成され、第1高さを有するフィン12a(第1突起部)と、フィン12a(第1突起部)の上面から側面にかけて形成されたゲート絶縁膜15(第1ゲート絶縁膜)と、ゲート絶縁膜15(第1ゲート絶縁膜)上に形成されたゲート電極16(第2ゲート電極)と、フィン12a(第1突起部)におけるゲート電極16(第1ゲート電極)下を挟む2つの領域に形成された一対の拡散領域14(第1拡散領域)と、半導体基板11に形成され、第1高さよりも低い第2高さを有するフィン12b(第2突起部)と、フィン12b(第2突起部)の上面から側面にかけて形成されたゲート絶縁膜15(第2ゲート絶縁膜)と、ゲート絶縁膜15(第2ゲート絶縁膜)上に形成されたゲート電極16(第2ゲート電極)と、フィン12b(第2突起部)におけるゲート電極16(第2ゲート電極)下を挟む2つの領域に形成された一対の拡散領域14(第2拡散領域)とを有して構成される。各フィン12a及び12bに形成された一対の拡散領域14は、ソース・ドレインである。
次に、以上のような構成を有する半導体装置1の製造方法を、以下に図面を用いて詳細に説明する。図2(a)から図2(c)並びに図3(a)及び図3(b)は、本実施例による半導体装置1の製造方法を示すプロセス図である。
これにより、図2(c)に示すように、フィン12aよりも高さの低いフィン12bが形成される。エッチング後のフィン12Bの高さは、例えば500Å程度とすることができる。なお、このエッチングは、例えばドライエッチングであってもウェットエッチングであっても良い。
また、特記しない構成に関しては実施例1と同様である。図4(a)は、本実施例による半導体装置2の概略構成を示す上視図である。図4(b)は、図4(a)におけるC−C断面図である。図4(c)は、図4(a)におけるD−D断面図である。なお、本実施例では、実施例1と同様に、フィン型FETが形成された半導体装置2を例に挙げて説明する。
図4(a)から図4(c)に示すように、本実施例による半導体装置2は、支持基板21aと埋込み酸化膜21bとシリコン薄膜21c(第2半導体膜)とを有するSOI基板21(半導体基板)と、SOI基板21(半導体基板)におけるシリコン薄膜21c(第2半導体膜)に形成され、第1高さを有するフィン22a(第1突起部)と、フィン22a(第1突起部)の上面から側面にかけて形成されたゲート絶縁膜15(第1ゲート絶縁膜)と、ゲート絶縁膜15(第1ゲート絶縁膜)上に形成されたゲート電極16(第2ゲート電極)と、フィン22a(第1突起部)におけるゲート電極16(第1ゲート電極)下を挟む2つの領域に形成された一対の拡散領域14(第1拡散領域)と、SOI基板21(半導体基板)におけるシリコン薄膜21c(第2半導体膜)に形成され、第1高さよりも低い第2高さを有するフィン22b(第2突起部)と、フィン22b(第2突起部)の上面から側面にかけて形成されたゲート絶縁膜15(第2ゲート絶縁膜)と、ゲート絶縁膜15(第2ゲート絶縁膜)上に形成されたゲート電極16(第2ゲート電極)と、フィン22b(第2突起部)におけるゲート電極16(第2ゲート電極)下を挟む2つの領域に形成された一対の拡散領域14(第2拡散領域)とを有して構成される。各フィン22a及び22bに形成された一対の拡散領域14は、ソース・ドレインである。
次に、以上のような構成を有する半導体装置2の製造方法を、以下に図面を用いて詳細に説明する。図5(a)及び図5(b)並びに図6(a)及び図6(b)は、本実施例による半導体装置2の製造方法を示すプロセス図である。なお、ゲート絶縁膜15、ゲート電極16、拡散領域14、及び、図示しない層間絶縁膜や配線層(ビアコンタクト18を含む)を形成する工程は、実施例1において図3(a)及び図3(b)を用いて説明した工程と同様であるため、ここでは詳細な説明を省略する。
11 半導体基板
12B、12a、12b、22A、22C、22a、22b フィン
13 ボディ領域
14 拡散領域
15 ゲート絶縁膜
16 ゲート電極
18 ビアコンタクト
21 SOI基板
21a 支持基板
21b 埋込み酸化膜
21c シリコン薄膜
101、102、201 シリコン酸化膜
102a、201a 開口
R1、R11 ホトレジスト
Claims (9)
- 半導体基板上面に、第1高さを有する第1突起部と、前記第1高さよりも低い第2高さを有する第2突起部とを形成する工程と、
前記第1及び第2突起部それぞれの上面及び側面に第1絶縁膜を形成する工程と、
前記第1絶縁膜上に導電体膜を形成する工程と、
前記第1絶縁膜及び前記導電体膜をパターニングすることで、前記第1及び第2突起部それぞれの上面から側面にかけてゲート絶縁膜及びゲート電極を形成する工程と、
前記第1及び第2突起部それぞれにおける前記ゲート電極下を挟む2つの領域に一対の拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第1及び第2突起部を形成する工程は、前記半導体基板上面をエッチングにより彫り込むことで前記第1高さを有する前記第1突起部及び第3突起部を形成する工程と、前記第3突起部を上面からエッチングすることで、当該第3突起部を前記第2高さを有する前記第2突起部に加工する工程とを含むことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1及び第2突起部を形成する工程は、前記半導体基板上面をエッチングにより彫り込むことで前記第2高さを有する前記第2突起部及び第3突起部を形成する工程と、前記第3突起部上面からの膜厚が前記第1高さと前記第2高さとの差よりも大きい第2絶縁膜を前記半導体基板上面に形成する工程と、前記第2絶縁膜に前記第3突起部上面を露出させる開口を形成する工程と、前記第1高さと前記第2高さとの差に等しい膜厚を有する第1半導体膜を前記開口内に形成することで前記第1突起部を形成する工程と、前記第2絶縁膜を除去する工程とを含むことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記開口内に前記第1半導体膜を形成する工程は、前記開口底部に露出した前記第3突起部を種として前記第1半導体膜をエピタキシャル成長させることを特徴とする請求項3記載の半導体装置の製造方法。
- 前記開口内に前記第1半導体膜を形成する工程は、前記第2絶縁膜上及び前記開口内に半導体物を堆積する工程と、前記第2絶縁膜上に形成された第1半導体膜を除去する工程とを含むことを特徴とする請求項3記載の半導体装置の製造方法。
- 前記半導体基板はバルク基板であることを特徴とする請求項1から5の何れか1項に記載の半導体装置の製造方法。
- 前記半導体基板は、支持基板と、当該支持基板上の酸化膜と、当該酸化膜上の第2半導体膜とを含むSOI基板であり、
前記第1及び第2突起部の少なくとも一部は、前記第2半導体膜を彫り込むことで形成されることを特徴とする請求項1から5の何れか1項に記載の半導体装置の製造方法。 - 半導体基板と、
前記半導体基板に形成され、第1高さを有する第1突起部と、
前記第1突起部の上面から側面にかけて形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された第2ゲート電極と、
前記第1突起部における前記第1ゲート電極下を挟む2つの領域に形成された一対の第1拡散領域と、
前記半導体基板に形成され、前記第1高さよりも低い第2高さを有する第2突起部と、
前記第2突起部の上面から側面にかけて形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された第2ゲート電極と、
前記第2突起部における前記第2ゲート電極下を挟む2つの領域に形成された一対の第2拡散領域と
を有することを特徴とする半導体装置。 - 前記第1突起部は、前記半導体基板に形成され、前記第1高さを有する第3突起部と、当該該3突起部上に形成された一層以上の半導体膜とを含むことを特徴とする請求項8記載の半導体装置。
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