JP2005167068A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 耐圧の異なるトランジスタが同一基板に混載された半導体装置であって、信頼性の高い配線層を有する半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置は、絶縁層１２と、前記絶縁層１２の上方に設けられた半導体層部であって、ゲート絶縁層３０が設けられる第１領域１０Ａと、ソース領域およびドレイン領域４６が設けられ、該第１領域１０Ａと膜厚が異なる第２領域１０Ｂと、を有する第１半導体層部２０ａと、
前記第１半導体層部２０ａに設けられた第１トランジスタ１００Ａと、
前記絶縁層１２の上方に設けられ、前記第１半導体層部２０ａの前記第２領域１０Ｂの半導体層と上面の高さが同一である第２半導体層部２０ｂと、
前記第２半導体層部２０ｂに設けられた第２トランジスタ１００Ｂと、を含む、半導体装置。
【選択図】 図１

Description

本発明は、絶縁層上に膜厚の異なる半導体層が複数設けられている半導体装置およびその製造方法に関する。

近年の半導体装置の高集積化に伴ない、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）化が注目を集めている。そのため、種々の耐圧の異なるデバイスを同一基板に混載する技術や、デジタルのデバイスとアナログのデバイスを混載する技術の開発が行なわれるようになっている。たとえば、特許文献１には、同一基板上であって、異なる膜厚を有する半導体層に駆動電圧の異なる電界効果型トランジスタが混載された半導体装置が開示されている。
特開２００１−１４４１７５号公報

しかし、上述のように、同一基板上で、異なる半導体層に電界効果型トランジスタを形成する場合、半導体層の膜厚が異なるため、ソース領域およびドレイン領域の表面の高さが異なることとなってしまう。そのため、コンタクトホール形成時のフォトリソグラフィの焦点深度が異なり、コンタクトホールの形状が異なることとなってしまう。その結果、エッチング残りが生じてしまったり、エッチングダメージが生じてしまうこととなり、配線と、ソース領域およびドレイン領域間のコンタクト抵抗が不安定となり、半導体装置の信頼性が損なわれることがあった。そのため、半導体装置の信頼性のさらなる向上が望まれていた。

本発明の目的は、耐圧の異なるトランジスタが同一基板に混載された半導体装置であって、信頼性の高い配線層を有する半導体装置およびその製造方法を提供することにある。

本発明の半導体装置は、
絶縁層と、
前記絶縁層の上方に設けられた半導体層部であって、ゲート絶縁層が設けられる第１領域と、ソース領域およびドレイン領域が設けられ、該第１領域と膜厚が異なる第２領域と、を有する第１半導体層部と、
前記第１半導体層部に設けられた第１トランジスタと、
前記絶縁層の上方に設けられ、前記第１半導体層部の前記第２領域の半導体層と上面の高さが同一である第２半導体層部と、
前記第２半導体層部に設けられた第２トランジスタと、を含む。

本発明の半導体装置は、駆動電圧の異なるトランジスタが同一基板に設けられている場合に特に利点を有する。本発明の半導体装置は、第１および第２半導体層部が設けられている。第１半導体層部では、第１トランジスタのゲート絶縁層が形成される第１領域と、ソース領域およびドレイン領域が形成される第２領域とで半導体層の膜厚が異なる形状を有している。また、第２半導体層部は、均一な膜厚の半導体層であり、第１半導体層部の第２領域と上面の高さが同一となる形状を有している。そのため、第１半導体層部の第１トランジスタと、第２半導体層部の第２トランジスタとでは、チャネル領域の上面の高さは異なるものの、ソース領域およびドレイン領域を、上面の高さが同一の半導体層に設けることができる。その結果、コンタクトホール形成時のフォトリソグラフィの焦点深度や、コンタクトホールのエッチング時間の制御が容易になり、より安定したコンタクト抵抗のコンタクト層を有することができる。その結果、配線の信頼性を向上させることができ、信頼性の高い半導体装置を提供することができる。

また、駆動電圧が異なるトランジスタを同一基板に混載する場合などに、ゲート絶縁層が形成される領域（チャネル領域）の半導体層の膜厚を、各トランジスタの用途に応じて制御することが可能となる。その結果、高速動作性の向上および低消費電力化が実現された半導体装置を提供することができる。

本発明は、さらに、下記の態様をとることができる。

（Ａ）本発明の半導体装置において、前記第１および第２トランジスタのソース領域およびドレイン領域の上面の高さが同一であることができる。

（Ｂ）本発明の半導体装置において、前記第１および第２のトランジスタのゲート電極の上面の高さは、同一であることができる。

（Ｃ）本発明の半導体装置において、前記絶縁層は、ＳＯＩ基板の絶縁層であることができる。

（Ｄ）本発明の半導体装置において、前記絶縁層は、ガラス基板であることができる。

本発明の半導体装置の製造方法は、
（ａ）絶縁層の上方に設けられた第１半導体層において、ゲート絶縁層が形成される第１領域を覆うようにマスク層を形成した後、該マスク層に覆われていない第２領域の上方に堆積半導体層を形成することにより、第１半導体層部を形成する工程と、
（ｂ）前記絶縁層の上方に設けられた第２半導体層の上方に、前記第１半導体層部の第２領域と上面の高さが同一となるように堆積半導体層を形成することにより、第２半導体層部を形成する工程と、
（ｃ）前記第１半導体層部に第１トランジスタを形成する工程と、
（ｄ）前記第２半導体層部に第２トランジスタを形成する工程と、を含み、
前記（ｃ）は、
（ｃ−１）前記第１領域の半導体層の上方にゲート絶縁層を形成する工程と、
（ｃ−２）前記第２領域にソース領域およびドレイン領域を形成する工程と、を有し、
前記（ｄ）は、
（ｄ−１）前記堆積半導体層にゲート絶縁層を形成する工程と、
（ｄ−２）前記堆積半導体層にソース領域およびドレイン領域を形成する工程と、を有する。

本発明の半導体装置の製造方法は、たとえば、駆動電圧の異なる複数のトランジスタを同一基板に混載する場合に特に利点を有する。第１半導体層部の形成では、第１トランジスタのソース領域およびドレイン領域となる領域にのみ堆積半導体層の形成が行なわれる。一方、第２半導体層部の形成では、全面に堆積半導体層が形成される。つまり、第２トランジスタは、ゲート絶縁層が形成される領域（チャネル領域）とソース領域およびドレイン領域とを、上面の高さが同一である半導体層に形成することができる。そのため、第１トランジスタと第２トランジスタとで、ソース領域およびドレイン領域の上面の高さを同一にすることができる。その結果、ソース領域およびドレイン領域と配線層とを電気的に接続するのコンタクト層の形成を容易に行なうことができる。つまり、同一基板に混載される第１および第２トランジスタにおいて、ソース領域およびドレイン領域の表面の高さは同一であるため、コンタクトホールを形成する際にフォトリソグラフィの焦点深度や、コンタクトホールのエッチング時間の制御を容易に行なうことができるのである。その結果、より安定したコンタクト抵抗の配線層を形成することができる。

また、本発明の半導体装置の製造方法によれば、第１トランジスタと第２トランジスタにおいて、チャネル領域の膜厚が異なるように形成することができる。そのため、トランジスタの用途や駆動電圧に応じて作り分けることが可能となり、高速動作性の向上および低消費電力化を実現できる半導体装置を製造することができる。

本発明の半導体装置の製造方法は、さらに下記の態様をとることができる。

（Ａ）本発明の半導体装置の製造方法において、前記（ａ）と前記（ｂ）おいて、行なわれる堆積半導体層の形成は、同一の工程で行なわれることができる。

（Ｂ）本発明の半導体装置の製造方法において、前記第１および第２トランジスタのゲート電極を同一工程で形成することができる。

以下、本発明の実施の形態の一例について述べる。

１．第１の実施の形態
１．１．半導体装置
図１は、本実施の形態にかかる半導体装置を模式的に示す断面図である。

本実施の形態にかかる半導体装置は、支持基板１０の上に、絶縁層１２が設けられている。絶縁層１２の上に、複数の半導体層部２０ａ，ｂが設けられている。本実施の形態の半導体装置では、第１半導体層部２０ａと、第２半導体層部２０ｂとが設けられている場合を例として説明する。第１半導体層部２０ａと第２半導体層部２０ｂとの間には、素子分離領域１８が設けられている。第１半導体層部２０ａは、第１半導体層１４ａと第２領域１０Ｂにのみ設けられた堆積半導体層１６とからなる。つまり、第１半導体層部２０ａは、全体をみたとき半導体層の膜厚が均一ではなく、第１半導体層部２０ａにおいて、第１領域１０Ａの膜厚は、第２領域１０Ｂの膜厚と比して小さい。第２トランジスタ領域１０ＨＶの第２半導体層部２０ｂは、第１半導体層１４ｂとその上に設けられた堆積半導体層１６とからなり、第２半導体層部２０ｂは、全体をみたとき半導体層の膜厚が均一である。第２半導体層部２０ｂの上面の高さは、第１半導体層部２０ａの第２領域１０Ｂの上面の高さと同一である。つまり、第１半導体層部２０ａと、第２半導体層部２０ｂのそれぞれの上面で最上の高さが同一である。

第１半導体層部２０ａには、第１トランジスタ１００Ａが設けられ、第２半導体層部２０ｂには、第１トランジスタ１００Ａと比して、高駆動電圧で動作する第２トランジスタ１００Ｂが設けられている。

第１トランジスタ１００Ａは、第１トランジスタ領域１０ＬＶにおいて第１領域１０Ａの半導体層１４ａ上に設けられたゲート絶縁層３０と、ゲート絶縁層３０の上に設けられたゲート電極３２と、ゲート電極３２の側面に設けられたサイドウォール絶縁層３４と、エクステンション領域となる低濃度不純物層３８と、第２領域１０Ｂに設けられたソース／ドレイン領域となる高濃度不純物層３６と、を有する。すなわち、第１トランジスタ１００Ａでは、チャネル領域である半導体層１４ａの上面と、ソース／ドレイン領域３６である半導体層の上面の高さが異なる。

第２トランジスタ１００Ｂは、堆積半導体層１６の上に設けられたゲート絶縁層４０と、ゲート絶縁層４０の上に設けられたゲート電極４２と、ゲート電極４２の側面に設けられたサイドウォール絶縁層４４と、エクステンション領域となる低濃度不純物層４８と、ソース／ドレイン領域となる高濃度不純物層４６とを有する。

第１半導体層部２０ａの第２領域１０Ｂと、第２半導体層部２０ｂの上面の高さは同一であるため、第１トランジスタ１００Ａと第２トランジスタ１００Ｂのソース／ドレイン領域の上面は同一の位置にあり、チャネル領域の半導体層は異なる位置に形成されている。

本実施の形態の半導体装置は、駆動電圧の異なるトランジスタが同一基板に設けられている場合に特に利点を有する。本実施の形態の半導体装置は、第１および第２半導体層部２０ａ，ｂが設けられている。第１半導体層部２０ａでは、第１トランジスタ１００Ａのゲート絶縁層３０が形成される第１領域１０Ａと、ソース領域およびドレイン領域３６が形成される第２領域１０Ｂとで半導体層の膜厚が異なる形状を有している。また、第２半導体層部２０ｂは、均一な膜厚の半導体層であり、第１半導体層部２０ａの第２領域１０Ｂと上面の高さが同一となる形状を有している。そのため、第１半導体層部２０ａの第１トランジスタ１００Ａと、第２半導体層部２０ｂの第２トランジスタ１００Ｂとでは、チャネル領域の上面の高さは異なるものの、ソース領域およびドレイン領域３６，４６を、上面の高さが同一の半導体層に設けることができる。その結果、コンタクトホール５０形成時のフォトリソグラフィの焦点深度や、コンタクトホール５０のエッチング時間の制御が容易になり、より安定したコンタクト抵抗のコンタクト層５２を有することができる。その結果、配線の信頼性を向上させることができ、信頼性の高い半導体装置を提供することができる。

また、駆動電圧が異なるトランジスタ１００Ａ，Ｂを同一基板に混載する場合などに、ゲート絶縁層３０，４０が形成される領域（チャネル領域）の半導体層の膜厚を、各トランジスタ１００Ａ，Ｂの用途に応じて制御することが可能となる。その結果、高速動作性の向上および低消費電力化が実現された半導体装置を提供することができる。

１．２．半導体装置の製造方法
次に、半導体装置の製造方法について図２〜６を参照しながら説明する。図２〜６は、本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図である。

（１）まず、支持基板１０の上に絶縁層１２と半導体層（図示せず）とが積層されたＳＯＩ基板を準備する。半導体層としては、単結晶シリコン層を用いることができる。ついで、半導体層を分離するための素子分離領域１８の形成を行なう。素子分離領域１８の形成では、まず、素子分離領域１８を形成したい領域の上方に開口を有するマスク層（図示せず）を形成する。マスク層をマスクとして半導体層を絶縁層１２が露出するまで除去する。半導体層の除去方法は、公知の一般的な技術により行なうことができる。このようにして、図２に示すように、第１半導体層１４ａと、第２半導体層１４ｂとが形成される。

（２）次に、図３に示すように、第１半導体層１４ａにおいて、第１トランジスタ１００Ａのゲート絶縁層３０、ゲート電極３２、エクステンション領域となる低濃度不純物層３８およびサイドウォール絶縁層３４までを形成する。この工程は、たとえば以下の方法により行なうことができる。

まず、第１半導体層１４ａの上に、ゲート絶縁層３０を形成する。ゲート絶縁層３０としては、たとえば、酸化シリコン膜を形成することができ、その形成方法としては、熱酸化法、ＣＶＤ法などを挙げることができる。ついで、ゲート絶縁層３０の上にゲート電極３２となる導電層（図示せず）を形成する。導電層としては、ポリシリコン層などを形成することができ、その形成方法としては、ＣＶＤ法などを挙げることができる。その後、導電層をパターニングすることで、ゲート電極３２が形成される。ついで、第１半導体層１４ａにおいて、第２トランジスタ領域１０ＨＶを覆った状態で、不純物を導入することにより、エクステンション領域となる低濃度不純物層３８が形成される。ついで、全面に絶縁層（図示せず）を形成し、この絶縁層に異方性エッチングを施すことにより、サイドウォール絶縁層３４が形成される。

（３）次に、図４に示すように、第１半導体層１４ａの露出部および第２半導体層１４ｂの上に、堆積半導体層１６を形成する。これにより、第１半導体層１４ａの第２領域１０Ｂに堆積半導体層１６が形成された第１半導体層部２０ａが形成され、第２半導体層１４ｂと堆積半導体層１６とが積層した第２半導体層部２０ｂが形成される。堆積半導体層の形成は、たとえば、エピタキシャル成長法により行なうことができる。

（４）次に、図５に示すように、第２トランジスタ領域１０ＨＶに、第２トランジスタ１００Ｂを形成する。第２トランジスタ１００Ｂの形成方法の一例として、以下の方法を挙げることができる。

まず、第２半導体層部２０ｂの堆積半導体層１６の上に、ゲート絶縁層４０を形成する。ゲート絶縁層４０としては、たとえば、酸化シリコン膜を形成することができ、その形成方法としては、熱酸化法、ＣＶＤ法などを挙げることができる。ついで、ゲート絶縁層４０の上にゲート電極４２となる導電層（図示せず）を形成する。導電層としては、ポリシリコン層などを形成することができ、その形成方法としては、ＣＶＤ法などを挙げることができる。その後、導電層をパターニングすることで、ゲート電極４２が形成される。ついで、第１トランジスタ領域１０ＬＶを覆った状態で、不純物を導入することにより、エクステンション領域となる低濃度不純物層４８が形成される。

（５）次に、図６に示すように、第１および第２トランジスタ１００Ａ，Ｂのソース領域およびドレイン領域となる高濃度不純物層３６，４６の形成を行なう。高濃度不純物層３６，４６の形成では、所定の導電型の不純物を各半導体層部２０ａ，ｂに導入することにより行なわれる。不純物の導入は、公知の一般的な方法により行なうことができる。また、不純物を導入した後に必要に応じて熱処理を行ない、拡散させてもよい。この高濃度不純物層３６，４６は、絶縁層１２に到達する深さを有するように形成される。

（６）次に、図１に参照されるように、第１および第２トランジスタ１００Ａ，Ｂを覆うように層間絶縁層６０を形成する。層間絶縁層６０としては、酸化シリコン層などを例示することができる。その後、層間絶縁層６０の所定の領域にソース／ドレイン領域３６，４６と配線層５４とを電気的に接続するためのコンタクト層５２を形成する。この工程では、まず、コンタクトホール５０を形成する。コンタクトホール５０の形成としては、コンタクトホール５０を形成したい領域に開口を有するマスク層（図示せず）を形成した後、エッチングを行なうなどの一般的なコンタクトホール５０の形成技術により行なうことができる。ついで、コンタクトホール５０に導電層を埋め込み、コンタクト層５２を形成する。その後、コンタクト層５２の上に、配線層５４を形成する。コンタクト層５２および配線層５４の形成は、公知の一般的な技術により行なうことができる。

以上の工程により、第１の実施の形態にかかる半導体装置を製造することができる。

本実施の形態の半導体装置の製造方法は、たとえば、駆動電圧の異なる複数のトランジスタ１００Ａ，Ｂを同一基板に混載する場合に特に利点を有する。第１半導体層部２０ａの形成では、第１トランジスタ１００Ａのソース領域およびドレイン領域４６となる第１領域１０Ｂにのみ堆積半導体層１６の形成が行なわれる。一方、第２半導体層部２０ｂの形成では、第２半導体層１４ｂの全面に堆積半導体層１６が形成される。つまり、第２トランジスタ１００Ｂは、ゲート絶縁層４０が形成される領域（チャネル領域）とソース領域およびドレイン領域４６とを、上面の高さが同一である半導体層に形成されることができる。そのため、第１トランジスタ１００Ａと第２トランジスタ１００Ｂとで、ソース領域およびドレイン領域３６，４６の上面の高さを同一にすることができる。その結果、ソース領域およびドレイン領域３６，４６と配線層５４とを電気的に接続するコンタクト層５２の形成を容易に行なうことができる。つまり、同一基板に混載される第１および第２トランジスタ１００Ａ，Ｂにおいて、ソース領域およびドレイン領域３６，４６の表面の高さは同一であるため、コンタクトホール５０を形成する際にフォトリソグラフィの焦点深度や、コンタクトホールのエッチング時間の制御を容易に行なうことができるのである。その結果、より安定したコンタクト抵抗の配線層を形成することができる。

また、本実施の形態の半導体装置の製造方法によれば、第１トランジスタ１００Ａと第２トランジスタ１００Ｂにおいて、ゲート絶縁層３０，４０が形成される領域（チャネル領域）の半導体層の膜厚が異なるように形成することができる。そのため、トランジスタの用途や駆動電圧に応じて作り分けることが可能となり、高速動作性の向上および低消費電力化を実現できる半導体装置を製造することができる。

２．第２の実施の形態
２．１．第２半導体装置
次に、第２の実施の形態にかかる半導体装置について説明する。図７に示すように、
本実施の形態にかかる半導体装置は、支持基板１０の上に、絶縁層１２が設けられている。絶縁層１２の上に、複数の半導体層部２０ａ，ｂが設けられている。本実施の形態の半導体装置では、第１半導体層部２０ａと、第２半導体層部２０ｂとが設けられている場合を例として説明する。第１半導体層部２０ａと第２半導体層部２０ｂとの間には、素子分離領域１８が設けられている。第１半導体層部２０ａは第１半導体層１４ａと第２領域１０Ｂにのみ設けられた堆積半導体層１６とからなる。つまり、第１半導体層部２０ａは、全体をみたとき半導体層の膜厚が均一ではなく、第１半導体層部２０ａにおいて、第１領域１０Ａの膜厚は、第２領域１０Ｂの膜厚と比して小さい。第２半導体層部２０ｂは、第１半導体層部２０ａの第２領域１０Ｂと表面の高さが同一である。第２トランジスタ領域１０ＨＶの第２半導体層部２０ｂは、第１半導体層１４ｂとその上に設けられた堆積半導体層１６とからなる。つまり、第２半導体層部２０ｂは、全体をみたとき半導体層の膜厚が均一である。第２半導体層部２０ｂの上面の高さは、第１半導体層部２０ａの第２領域１０Ｂの上面の高さと同一である。つまり、第１半導体層部２０ａと、第２半導体層部２０ｂのそれぞれの上面で最上の高さが同一である。

第１半導体層部２０ａには、第１トランジスタ１００Ａが設けられ、第２半導体層部２０ｂには、第１トランジスタ１００Ａと比して、高駆動電圧で動作する第２トランジスタ１００Ｂが設けられている。

第１トランジスタ１００Ａは、第１領域１０Ａの半導体層１４ａの上に設けられたゲート絶縁層３０と、ゲート絶縁層３０の上に設けられたゲート電極３２と、第１領域１０Ａと第２領域の境界に存在する堆積半導体層１６の側面に設けられた埋め込み型のサイドウォール絶縁層３４と、第２領域１０Ｂに設けられたソース／ドレイン領域となる高濃度不純物層３６と、を有する。すなわち、第１トランジスタ１００Ａでは、チャネル領域である半導体層の上面と、ソース／ドレイン領域である高濃度不純物層３６が形成されている半導体層の上面の高さが異なる。

第２トランジスタ１００Ｂは、堆積半導体層１６の上に設けられたゲート絶縁層４０と、ゲート絶縁層４０の上に設けられたゲート電極４２と、ソース／ドレイン領域となる高濃度不純物層４６とを有する。

第１半導体層部２０ａの第２領域１０Ｂと、第２半導体層部２０ｂの上面の高さは同一であるため、第１トランジスタ１００Ａと第２トランジスタ１００Ｂのソース／ドレイン領域３６，４６の上面は同一の位置にあり、チャネル領域の半導体層の上面の高さは異なるという形状を有している。

本実施の形態の半導体装置によれば、第１の実施の形態の半導体装置と同様の効果を有し、配線の信頼性を向上させることができ、信頼性の高い半導体装置を提供することができる。

２．２．第２半導体装置の製造方法
次に、第２の半導体装置の製造方法について、図８〜１６を参照しながら説明する。

（１）まず、第１の実施の形態の製造工程の（１）と同様にして、第１トランジスタ領域１０ＬＶと、第２トランジスタ領域１０ＨＶを確定する。ついで、図８に示すように、基板の全面に酸化シリコン層などの絶縁層７０ａを形成する。この絶縁層７０ａは、後の工程で半導体層１４ａ，ｂの上にエピタキシャル成長により堆積半導体層を形成する際のマスクの役割を果すことができる材質であればよく、特に限定はされない。また、絶縁層７０ａの膜厚に関しても同様の役割を果すことができればよく、特に限定されない。その後、第１トランジスタ形成領域１０ＬＶの第１領域１０Ａにマスク層となるレジスト層Ｒ１を形成する。第１領域１０Ａは、第１トランジスタ１００Ａのゲート絶縁層が形成される領域、すなわちチャネル領域となる箇所である。

（２）次に、図９に示すように、レジスト層Ｒ１（図８参照）を用いて絶縁層７０ａをパターニングし、堆積半導体層１６の形成の際のエピタキシャル成長時のマスクとなる、ハードマスク層７０を形成する。その後、第１トランジスタ領域１０ＬＶの第２領域１０Ｂの半導体層１４ａおよび第２トランジスタ領域１０ＨＶの半導体層１４ｂの上に、堆積半導体層１６を形成する。堆積半導体層１６の形成は、第１の実施の形態と同様に行なうことができる。その後、ハードマスク層７０を除去する。ハードマスク層７０の除去としては、たとえば、希フッ酸などを用いたウェットエッチングにより行なうことができる。

（３）次に、図１０に示すように、基板の全面に酸化シリコン膜７２と窒化シリコン膜７４とを順次形成する。窒化シリコン膜７４は、後の工程で埋め込み型のサイドウォール絶縁層３４を形成するための異方性エッチング時に堆積半導体層１６の表面がエッチングによるダメージを受けることを防止する役割を果す。よって、窒化シリコン膜７４の膜厚としては、その役割を果すことができるだけの膜厚を有していればよい。その後、窒化シリコン膜７４の上方に絶縁層３４ａを形成する。

（４）次に、図１１に示すように、絶縁層３４ａに異方性エッチングを施すことにより、第１トランジスタ領域１０ＬＶにおいて、第１領域１０Ａと第２領域１０Ｂの境界となる側の堆積半導体層１６の側面に埋め込み型のサイドウォール絶縁層３４を形成する。このとき、同時に、第１トランジスタ領域１０ＬＶの境界となる半導体層部２０ａの側面と、第２トランジスタ領域１０ＨＶの半導体層部２０ｂの側面にもサイドウォール状の絶縁層７６が形成されることとなる。

（５）次に、図１２に示すように、第１トランジスタ領域１０ＬＶを覆うように、マスク層として、たとえば、レジスト層Ｒ２を形成する。その後、第２トランジスタ領域１０ＨＶの堆積半導体層１６上にある窒化シリコン膜７４および酸化シリコン膜７２を除去する。窒化シリコン膜７４の除去としては、たとえば、ＲＩＥエッチングにより行なうことができる。酸化シリコン膜７２の除去としては、たとえば、希フッ酸などのウェットエッチングにより行なうことができる。酸化シリコン膜７２の除去を、希フッ酸などのウェットエッチングにより行なうと、半導体層表面に与えるダメージをより低減した状態でエッチングを行なうことができる。

（６）次に、図１３に示すように、第２トランジスタ領域１０ＨＶにおいて、第２トランジスタ１００Ｂのためのゲート絶縁層４０の形成を行なう。ゲート絶縁層４０の形成は、たとえば、熱酸化法により行われ、ゲート絶縁層４０の膜厚は、第２トランジスタ１００Ｂの駆動電圧により決定される。

ついで、第２トランジスタ領域１０ＨＶを覆うマスク層として、たとえば、レジスト層Ｒ３を形成する。それから第１トランジスタ領域１０ＬＶの半導体層部２０ａの表面にある窒化シリコン膜７４および酸化シリコン膜７２の除去を行なう。窒化シリコン膜７４および酸化シリコン膜７２の除去方法としては、上述した（５）の工程と同様にして行なうことができる。

（７）次に、図１４に示すように、第１トランジスタ１００Ａのためのゲート絶縁層３０を第１領域１０Ａの半導体層１４ａの上方に形成する。ゲート絶縁層３０の形成は、第１の実施の形態の工程と同様に行なうことができる。

（８）次に、図１５に示すように、第１および第２トランジスタ１００Ａ，Ｂのためのゲート電極３２，４２を形成する。このゲート電極３２，４２の形成では、まず、基板の全面に導電層（図示せず）を形成する。導電層としては、ポリシリコン層を挙げることができる。その後、導電層をパターニングすることにより、ゲート電極３２，４２を形成することができる。導電層のパターニングは、公知の一般的なリソグラフィおよびエッチング技術により行なうことができる。

（９）次に、図１６に示すように、第１および第２トランジスタ１００Ａ，Ｂのためのソース領域およびドレイン領域となる不純物層３６，４６を形成する。ソースおよびドレイン領域３６，４６の形成では、所定の導電型の不純物を各半導体層部２０ａ，ｂに導入する。不純物層の形成は、公知の一般的なイオン注入などの技術により行なわれる。また、必要に応じて、半導体層部２０ａ，ｂに不純物を導入した後、熱処理などの拡散処理を施してもよい。

（１０）次に、図７に参照されるように、第１および第２トランジスタ１００Ａ，Ｂを覆うように層間絶縁層６０を形成する。層間絶縁層６０としては、酸化シリコン層などを例示することができる。その後、層間絶縁層６０の所定の領域にソース／ドレイン領域３６，４６と配線層５４とを電気的に接続するためのコンタクト層５２を形成する。この工程では、まず、コンタクトホール５０を形成する。コンタクトホール５０の形成としては、コンタクトホール５０を形成をしたい領域に開口を有するマスク層（図示せず）を形成した後、エッチングを行なうなどの一般的なコンタクトホール５０の形成技術により行なうことができる。ついで、コンタクトホール５０に導電層を埋め込み、コンタクト層５２を形成する。その後、コンタクト層５２の上に、配線層５４を形成する。コンタクト層５２および配線層５４の形成は、公知の一般的な技術により行なうことができる。

以上の工程により、第２の実施の形態にかかる半導体装置を製造することができる。

本発明の半導体装置の製造方法は、第１の実施の形態と同様の利点を有し、高速動作性の向上および低消費電力化が図られた半導体装置を製造することができる。

なお、本発明は、上述の第１の実施の形態および第２の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。

たとえば、第１の実施の形態および第２の実施の形態は、ともに、ＳＯＩ基板を用いた場合について説明したが、ガラス基板などの絶縁体基板の上に半導体層が設けられた基板の場合にも用いることができる。この態様では、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｔａ：薄膜トランジスタ）を形成する場合に有効である。

また、第１トランジスタ１００Ａおよび第２トランジスタ１００Ｂの形成方法も適宜変更が可能である。

第１の実施の形態の半導体装置を模式的に示す断面図。 第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第１の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第２の実施の形態の半導体装置を模式的に示す断面図。 第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。 第２の実施の形態の半導体装置の製造工程を模式的に示す断面図。

符号の説明

１０ＨＶ 第２トランジスタ領域， １０ＬＶ 第１トランジスタ領域、 １００Ａ 第１トランジスタ、 １００Ｂ 第２トランジスタ、 １０ 支持基板、 １２ 絶縁層、 １４ａ 第１半導体層、 １４ｂ 第２半導体層、 １６ 堆積半導体層、 ２０ａ 第１半導体層部、 ２０ｂ 第２半導体層部、 ３０，４０ ゲート絶縁層、 ３２，４２ ゲート電極、 ３４，４４ サイドウォール絶縁層、 ３６，４６ ソース領域およびドレイン領域 ３８，４８ 低濃度不純物層、 ５０ コンタクトホール、 ５２ コンタクト層、 ５４ 配線層、 ６０ 層間絶縁層、 １０Ａ 第１領域、 １０Ｂ 第２領域

Claims (8)

1. 絶縁層と、
   前記絶縁層の上方に設けられた半導体層部であって、ゲート絶縁層が設けられる第１領域と、ソース領域およびドレイン領域が設けられ、該第１領域と膜厚が異なる第２領域と、を有する第１半導体層部と、
   前記第１半導体層部に設けられた第１トランジスタと、
   前記絶縁層の上方に設けられ、前記第１半導体層部の前記第２領域の半導体層と上面の高さが同一である第２半導体層部と、
   前記第２半導体層部に設けられた第２トランジスタと、を含む、半導体装置。
2. 請求項１において、
   前記第１および第２トランジスタのソース領域およびドレイン領域の上面の高さが同一である、半導体装置。
3. 請求項１または２において、
   前記第１および第２のトランジスタのゲート電極の上面の高さは、同一である、半導体装置。
4. 請求項１〜３のいずれかにおいて、
   前記絶縁層は、ＳＯＩ基板の絶縁層である、半導体装置。
5. 請求項１〜３のいずれかにおいて、
   前記絶縁層は、ガラス基板である、半導体装置。
6. （ａ）絶縁層の上方に設けられた第１半導体層において、ゲート絶縁層が形成される第１領域を覆うようにマスク層を形成した後、該マスク層に覆われていない第２領域の上方に堆積半導体層を形成することにより、第１半導体層部を形成する工程と、
   （ｂ）前記絶縁層の上方に設けられた第２半導体層の上方に、前記第１半導体層部の第２領域と上面の高さが同一となるように堆積半導体層を形成することにより、第２半導体層部を形成する工程と、
   （ｃ）前記第１半導体層部に第１トランジスタを形成する工程と、
   （ｄ）前記第２半導体層部に第２トランジスタを形成する工程と、を含み、
   前記（ｃ）は、
   （ｃ−１）前記第１領域の半導体層の上方にゲート絶縁層を形成する工程と、
   （ｃ−２）前記第２領域にソース領域およびドレイン領域を形成する工程と、を有し、
   前記（ｄ）は、
   （ｄ−１）前記堆積半導体層にゲート絶縁層を形成する工程と、
   （ｄ−２）前記堆積半導体層にソース領域およびドレイン領域を形成する工程と、を有する、半導体装置の製造方法。
7. 請求項６において、
   前記（ａ）と前記（ｂ）において、行なわれる堆積半導体層の形成は、同一の工程で行なわれる、半導体装置の製造方法。
8. 請求項６または７において、
   前記第１および第２トランジスタのゲート電極を同一工程で形成する、半導体装置の製造方法。

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