JP2003168802A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＯＩ型半導体装置において、接合容量及び
接合リーク電流を抑制でき、閾値電圧を制御することが
困難であった。 【解決手段】 埋め込み絶縁膜２のソース／ドレイン領
域９の下方に位置する部分２−１の膜厚は、ソース／ド
レイン領域相互間の下方に位置する部分の膜厚よりも厚
く設定されている。ソース／ドレイン領域の底部は膜厚
の厚い部分２−１に接している。チャネル領域の下の素
子形成領域３の厚みを十分確保でき、部分空乏型の素子
とされている。
接合リーク電流を抑制でき、閾値電圧を制御することが
困難であった。 【解決手段】 埋め込み絶縁膜２のソース／ドレイン領
域９の下方に位置する部分２−１の膜厚は、ソース／ド
レイン領域相互間の下方に位置する部分の膜厚よりも厚
く設定されている。ソース／ドレイン領域の底部は膜厚
の厚い部分２−１に接している。チャネル領域の下の素
子形成領域３の厚みを十分確保でき、部分空乏型の素子
とされている。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＳＯＩ（Si
licon on Insulator）型半導体装置とその製造方法に関
する。
licon on Insulator）型半導体装置とその製造方法に関
する。
【０００２】
【従来の技術】近時、半導体集積回路は、低消費電力及
び動作速度の高速化等が要求されている。これに伴い、
低電源電圧化、素子の微細化が求められている。そこ
で、従来用いられてきたバルク（bulk）型素子に対し
て、低寄生容量、低サブスレッショルド係数等の利点を
持つＳＯＩ型素子が注目されている。
び動作速度の高速化等が要求されている。これに伴い、
低電源電圧化、素子の微細化が求められている。そこ
で、従来用いられてきたバルク（bulk）型素子に対し
て、低寄生容量、低サブスレッショルド係数等の利点を
持つＳＯＩ型素子が注目されている。
【０００３】しかし、バルクやＳＯＩのような基板構造
に係わらず、ＭＩＳＦＥＴ（MetalInsulator Semicondu
ctor FET）の微細化に伴ってゲート側壁幅が減少する
と、短チャネル効果による特性の劣化が無視できなくな
る。この短チャネル効果を抑制するためには浅いソース
／ドレイン領域を形成することが有効である。
に係わらず、ＭＩＳＦＥＴ（MetalInsulator Semicondu
ctor FET）の微細化に伴ってゲート側壁幅が減少する
と、短チャネル効果による特性の劣化が無視できなくな
る。この短チャネル効果を抑制するためには浅いソース
／ドレイン領域を形成することが有効である。
【０００４】接合容量、及び接合リーク電流を低減する
ためには、ＭＩＳＦＥＴをＳＯＩ基板に形成し、ソース
／ドレイン領域の底部を埋め込み絶縁膜に接する構造と
することが望ましい。しかし、浅いソース／ドレイン領
域を用いた場合、同時にチャネル形成領域の素子形成層
も薄くなるため、完全空乏型（Fully Depleted）素子と
なる。この場合、閾値電圧を制御することが困難とな
る。以下、これらの課題について具体的に説明する。
ためには、ＭＩＳＦＥＴをＳＯＩ基板に形成し、ソース
／ドレイン領域の底部を埋め込み絶縁膜に接する構造と
することが望ましい。しかし、浅いソース／ドレイン領
域を用いた場合、同時にチャネル形成領域の素子形成層
も薄くなるため、完全空乏型（Fully Depleted）素子と
なる。この場合、閾値電圧を制御することが困難とな
る。以下、これらの課題について具体的に説明する。
【０００５】
【発明が解決しようとする課題】図１９、図２０は、Ｓ
ＯＩ基板内に形成された従来の半導体装置の構造の一例
を示している。図１９、図２０において同一部分には同
一符号を付している。
ＯＩ基板内に形成された従来の半導体装置の構造の一例
を示している。図１９、図２０において同一部分には同
一符号を付している。
【０００６】図１９に示すように、ＳＯＩ基板は、シリ
コン基板１と、このシリコン基板１上に形成されたシリ
コン酸化膜からなる埋め込み絶縁膜（BOX : Buried Oxi
de）２と、この埋め込み絶縁膜２上に形成された単結晶
シリコン活性層３とにより構成されている。このシリコ
ン活性層３上にゲート絶縁膜５が形成され、このゲート
絶縁膜５上にゲート電極６が形成されている。このゲー
ト電極６の側面には側壁絶縁膜８が形成されている。ま
た、シリコン活性層３の内部には、シリコン活性層３と
逆導電型のソース／ドレインエクステンション領域７、
及びソース／ドレイン領域９が形成されている。これら
エクステンション領域７、及びソース／ドレイン領域９
は、例えばイオン注入法により形成される。
コン基板１と、このシリコン基板１上に形成されたシリ
コン酸化膜からなる埋め込み絶縁膜（BOX : Buried Oxi
de）２と、この埋め込み絶縁膜２上に形成された単結晶
シリコン活性層３とにより構成されている。このシリコ
ン活性層３上にゲート絶縁膜５が形成され、このゲート
絶縁膜５上にゲート電極６が形成されている。このゲー
ト電極６の側面には側壁絶縁膜８が形成されている。ま
た、シリコン活性層３の内部には、シリコン活性層３と
逆導電型のソース／ドレインエクステンション領域７、
及びソース／ドレイン領域９が形成されている。これら
エクステンション領域７、及びソース／ドレイン領域９
は、例えばイオン注入法により形成される。
【０００７】図１９に示すＭＩＳＦＥＴは、シリコン活
性層３の膜厚が比較的厚い部分空乏型（Partially Depl
eted）ＳＯＩ素子を示している。このような部分空乏型
ＳＯＩ素子は、ソース／ドレイン領域９と活性層との接
合部がシリコン活性層３の膜厚よりも浅い位置に形成さ
れる。したがって、図１９に破線で示すように、ソース
／ドレイン領域９の底面部に空乏層が形成されるため、
接合容量が増大する。また、空乏層内のトラップを介し
てキャリアが移動しリーク電流が発生することがある。
性層３の膜厚が比較的厚い部分空乏型（Partially Depl
eted）ＳＯＩ素子を示している。このような部分空乏型
ＳＯＩ素子は、ソース／ドレイン領域９と活性層との接
合部がシリコン活性層３の膜厚よりも浅い位置に形成さ
れる。したがって、図１９に破線で示すように、ソース
／ドレイン領域９の底面部に空乏層が形成されるため、
接合容量が増大する。また、空乏層内のトラップを介し
てキャリアが移動しリーク電流が発生することがある。
【０００８】一方、図２０は、完全空乏型ＳＯＩ素子の
構造を示している。この素子構造の場合、ソース／ドレ
イン領域９が埋め込み絶縁膜２に接するようにシリコン
活性層３の膜厚が薄くされている。このため、ゲート電
極６下のシリコン活性層３の全領域に空乏層が形成さ
れ、完全空乏型ＳＯＩ素子となる。このような、完全空
乏型ＳＯＩ素子は閾値電圧がシリコン活性層３の膜厚に
よって変動するため、閾値電圧の制御が困難となる。
構造を示している。この素子構造の場合、ソース／ドレ
イン領域９が埋め込み絶縁膜２に接するようにシリコン
活性層３の膜厚が薄くされている。このため、ゲート電
極６下のシリコン活性層３の全領域に空乏層が形成さ
れ、完全空乏型ＳＯＩ素子となる。このような、完全空
乏型ＳＯＩ素子は閾値電圧がシリコン活性層３の膜厚に
よって変動するため、閾値電圧の制御が困難となる。
【０００９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、接合容量及
び接合リーク電流を抑制でき、しかも、閾値電圧を制御
可能な半導体装置を提供しようとするものである。
れたものであり、その目的とするところは、接合容量及
び接合リーク電流を抑制でき、しかも、閾値電圧を制御
可能な半導体装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、半導体基板上の埋め込み絶縁
膜上に形成された素子形成層と、前記素子形成層上に形
成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成さ
れたゲート電極と、前記ゲート電極の両側に位置する前
記素子形成層内に形成されたソース／ドレイン領域とを
具備し、前記ソース／ドレイン領域の下方に位置する前
記埋め込み絶縁膜の第１の部分の膜厚が、前記ソース／
ドレイン領域相互間の下方に位置する第２の部分の膜厚
よりも厚く設定され、前記ソース／ドレイン領域の底部
は前記第１の部分に接している。
上記課題を解決するため、半導体基板上の埋め込み絶縁
膜上に形成された素子形成層と、前記素子形成層上に形
成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成さ
れたゲート電極と、前記ゲート電極の両側に位置する前
記素子形成層内に形成されたソース／ドレイン領域とを
具備し、前記ソース／ドレイン領域の下方に位置する前
記埋め込み絶縁膜の第１の部分の膜厚が、前記ソース／
ドレイン領域相互間の下方に位置する第２の部分の膜厚
よりも厚く設定され、前記ソース／ドレイン領域の底部
は前記第１の部分に接している。
【００１１】また、本発明の半導体装置の製造方法は、
埋め込み絶縁膜により半導体基板から絶縁された素子形
成層内に素子分離領域を形成し、前記素子形成層上にチ
ャネル形成領域に対応してマスク材を形成し、前記マス
ク材をマスクとして前記素子形成層内に酸素をイオン注
入し、前記埋め込み絶縁膜の第１の部分の膜厚を厚く
し、前記マスク材を除去した後、前記素子形成層上にゲ
ート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極
を形成し、前記ゲート電極の両側に位置する前記素子形
成層内に底部が前記埋め込み絶縁膜の前記第１の部分に
接触するソース／ドレイン領域を形成することを特徴と
している。
埋め込み絶縁膜により半導体基板から絶縁された素子形
成層内に素子分離領域を形成し、前記素子形成層上にチ
ャネル形成領域に対応してマスク材を形成し、前記マス
ク材をマスクとして前記素子形成層内に酸素をイオン注
入し、前記埋め込み絶縁膜の第１の部分の膜厚を厚く
し、前記マスク材を除去した後、前記素子形成層上にゲ
ート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極
を形成し、前記ゲート電極の両側に位置する前記素子形
成層内に底部が前記埋め込み絶縁膜の前記第１の部分に
接触するソース／ドレイン領域を形成することを特徴と
している。
【００１２】さらに、第１の部分の膜厚を厚くした後に
素子分離領域を形成してもよい。
素子分離領域を形成してもよい。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】（第１の実施形態）図１は、本発明の第１
の実施形態によるＭＩＳＦＥＴを示している。ＳＯＩ基
板は、シリコン基板１と、このシリコン基板１上に形成
されたシリコン酸化膜からなる埋め込み絶縁膜２と、こ
の埋め込み絶縁膜２上に形成された素子形成層としての
例えば単結晶シリコン活性層３とにより構成されてい
る。シリコン活性層３内には例えばＳＴＩ（Shallow Tr
ench Isolation）からなる素子分離領域４が形成されて
いる。この素子分離領域４は埋め込み絶縁膜２に接して
いる。これら素子分離領域４及び埋め込み絶縁膜２によ
り囲まれたシリコン活性層３内にＭＩＳＦＥＴが形成さ
れる。
の実施形態によるＭＩＳＦＥＴを示している。ＳＯＩ基
板は、シリコン基板１と、このシリコン基板１上に形成
されたシリコン酸化膜からなる埋め込み絶縁膜２と、こ
の埋め込み絶縁膜２上に形成された素子形成層としての
例えば単結晶シリコン活性層３とにより構成されてい
る。シリコン活性層３内には例えばＳＴＩ（Shallow Tr
ench Isolation）からなる素子分離領域４が形成されて
いる。この素子分離領域４は埋め込み絶縁膜２に接して
いる。これら素子分離領域４及び埋め込み絶縁膜２によ
り囲まれたシリコン活性層３内にＭＩＳＦＥＴが形成さ
れる。
【００１５】すなわち、シリコン活性層３上にゲート絶
縁膜５が形成され、このゲート絶縁膜５上に例えばポリ
シリコンからなるゲート電極６が形成されている。この
ゲート電極６の側面には側壁絶縁膜８が形成されてい
る。また、シリコン活性層３の内部には、ゲート電極６
に対して自己整合的にソース／ドレインエクステンショ
ン領域７が形成されている。さらに、シリコン活性層３
の内部には、側壁絶縁膜８対して自己整合的にソース／
ドレイン領域９が形成されている。これらソース／ドレ
インエクステンション領域７及びソース／ドレイン領域
９の導電型は、シリコン活性層３と逆導電型とされてい
る。また、ソース／ドレインエクステンション領域７の
不純物濃度は、ソース／ドレイン領域９の不純物濃度よ
り低く設定されている。ソース／ドレイン領域９及びゲ
ート電極６の上には、後述するシリサイド膜１０が形成
されている。
縁膜５が形成され、このゲート絶縁膜５上に例えばポリ
シリコンからなるゲート電極６が形成されている。この
ゲート電極６の側面には側壁絶縁膜８が形成されてい
る。また、シリコン活性層３の内部には、ゲート電極６
に対して自己整合的にソース／ドレインエクステンショ
ン領域７が形成されている。さらに、シリコン活性層３
の内部には、側壁絶縁膜８対して自己整合的にソース／
ドレイン領域９が形成されている。これらソース／ドレ
インエクステンション領域７及びソース／ドレイン領域
９の導電型は、シリコン活性層３と逆導電型とされてい
る。また、ソース／ドレインエクステンション領域７の
不純物濃度は、ソース／ドレイン領域９の不純物濃度よ
り低く設定されている。ソース／ドレイン領域９及びゲ
ート電極６の上には、後述するシリサイド膜１０が形成
されている。
【００１６】さらに、前記埋め込み絶縁膜２は、ＭＩＳ
ＦＥＴのチャネル領域に対応する部分の膜厚が、チャネ
ル領域以外の部分の膜厚より薄くされている。このた
め、チャネル領域に対応するシリコン活性層３の膜厚を
十分確保することができる。また、ソース／ドレイン領
域９の底部は埋め込み絶縁膜２の膜厚の厚い部分２−１
に接触されている。
ＦＥＴのチャネル領域に対応する部分の膜厚が、チャネ
ル領域以外の部分の膜厚より薄くされている。このた
め、チャネル領域に対応するシリコン活性層３の膜厚を
十分確保することができる。また、ソース／ドレイン領
域９の底部は埋め込み絶縁膜２の膜厚の厚い部分２−１
に接触されている。
【００１７】次に、上記構成のＭＩＳＦＥＴの製造方法
について、図２乃至図６を参照して説明する。
について、図２乃至図６を参照して説明する。
【００１８】先ず、図２に示すように、ＳＯＩ基板を構
成するシリコン活性層３内に素子分離領域４が形成され
る。すなわち、シリコン活性層３内に埋め込み絶縁膜２
を露出するトレンチ４−１が形成される。この後、シリ
コン活性層３の全面に例えばシリコン酸化膜が堆積され
る。シリコン活性層３上のシリコン酸化膜は、例えばＣ
ＭＰ（Chemical Mechanical Polishing）により除去さ
れ、トレンチ４−１がシリコン酸化膜により埋め込まれ
る。素子分離領域は、ＳＴＩに限定されるものではな
く、ＬＯＣＯＳ法によって形成してもよい。
成するシリコン活性層３内に素子分離領域４が形成され
る。すなわち、シリコン活性層３内に埋め込み絶縁膜２
を露出するトレンチ４−１が形成される。この後、シリ
コン活性層３の全面に例えばシリコン酸化膜が堆積され
る。シリコン活性層３上のシリコン酸化膜は、例えばＣ
ＭＰ（Chemical Mechanical Polishing）により除去さ
れ、トレンチ４−１がシリコン酸化膜により埋め込まれ
る。素子分離領域は、ＳＴＩに限定されるものではな
く、ＬＯＣＯＳ法によって形成してもよい。
【００１９】この後、シリコン活性層３上に例えばシリ
コン窒化膜からなるマスク材が堆積される。このマスク
材をパターニングし、チャネル形成領域以外のマスク材
を除去する。
コン窒化膜からなるマスク材が堆積される。このマスク
材をパターニングし、チャネル形成領域以外のマスク材
を除去する。
【００２０】図３は、チャネル形成領域上に形成された
マスク材１１を示している。次に、このマスク材１１を
マスクとして、シリコン活性層３内に酸素がイオン注入
される。このイオン注入において、加速電圧は酸素イオ
ンが埋め込み絶縁膜２の近傍に到達する電圧に設定さ
れ、ドーズ量は熱処理後に新たに形成される埋め込みシ
リコン酸化膜が、その下の埋め込み酸化膜と同等となる
ように設定される。具体的には、加速電圧が例えば、２
０〜３０ｋｅＶであり、ドーズ量は例えば５×１０17〜
１×１０18ｃｍ-2である。
マスク材１１を示している。次に、このマスク材１１を
マスクとして、シリコン活性層３内に酸素がイオン注入
される。このイオン注入において、加速電圧は酸素イオ
ンが埋め込み絶縁膜２の近傍に到達する電圧に設定さ
れ、ドーズ量は熱処理後に新たに形成される埋め込みシ
リコン酸化膜が、その下の埋め込み酸化膜と同等となる
ように設定される。具体的には、加速電圧が例えば、２
０〜３０ｋｅＶであり、ドーズ量は例えば５×１０17〜
１×１０18ｃｍ-2である。
【００２１】次に、図４に示すように、マスク材１１が
除去される。続いて、熱処理することにより、酸素が注
入された領域の埋め込み絶縁膜２の膜厚が増加し、厚い
部分２−１が形成される。すなわち、チャネル領域以外
の部分に対応する埋め込み絶縁膜２の膜厚が厚くされ
る。次に、シリコン活性層３に閾値電圧を調整するため
の図示せぬ不純物が導入される。
除去される。続いて、熱処理することにより、酸素が注
入された領域の埋め込み絶縁膜２の膜厚が増加し、厚い
部分２−１が形成される。すなわち、チャネル領域以外
の部分に対応する埋め込み絶縁膜２の膜厚が厚くされ
る。次に、シリコン活性層３に閾値電圧を調整するため
の図示せぬ不純物が導入される。
【００２２】次に、図５に示すように、シリコン活性層
３上に例えばシリコン酸窒化膜からなるゲート絶縁膜５
が形成される。この後、ゲート絶縁膜５上にポリシリコ
ン膜が堆積され、ゲート電極６が形成される。このゲー
ト電極６をマスクとして、シリコン活性層３内に不純物
が導入され、ソース／ドレインエクステンション領域７
が形成される。このソース／ドレインエクステンション
領域７の導電型は、シリコン活性層３の導電型と逆の導
電型である。ソース／ドレインエクステンション領域７
の不純物のドーズ量は、例えば５×１０14ｃｍ-2であ
る。
３上に例えばシリコン酸窒化膜からなるゲート絶縁膜５
が形成される。この後、ゲート絶縁膜５上にポリシリコ
ン膜が堆積され、ゲート電極６が形成される。このゲー
ト電極６をマスクとして、シリコン活性層３内に不純物
が導入され、ソース／ドレインエクステンション領域７
が形成される。このソース／ドレインエクステンション
領域７の導電型は、シリコン活性層３の導電型と逆の導
電型である。ソース／ドレインエクステンション領域７
の不純物のドーズ量は、例えば５×１０14ｃｍ-2であ
る。
【００２３】次に、上記結果として形成された構造上
に、例えばシリコン窒化膜からなる絶縁膜が堆積され
る。この後、ＲＩＥ（Reactive Ion Etching）により絶
縁膜がエッチングされる。
に、例えばシリコン窒化膜からなる絶縁膜が堆積され
る。この後、ＲＩＥ（Reactive Ion Etching）により絶
縁膜がエッチングされる。
【００２４】このようにして、図６に示すように、ゲー
ト電極６の側面に側壁絶縁膜８が形成される。この側壁
絶縁膜８をマスクとして、シリコン活性層３内に不純物
がイオン注入され、ソース／ドレイン領域９が形成され
る。このソース／ドレイン領域９は、埋め込み絶縁膜２
の厚い部分２−１に接している。ソース／ドレイン領域
９の不純物のドーズ量は、例えば５×１０15ｃｍ-2であ
る。
ト電極６の側面に側壁絶縁膜８が形成される。この側壁
絶縁膜８をマスクとして、シリコン活性層３内に不純物
がイオン注入され、ソース／ドレイン領域９が形成され
る。このソース／ドレイン領域９は、埋め込み絶縁膜２
の厚い部分２−１に接している。ソース／ドレイン領域
９の不純物のドーズ量は、例えば５×１０15ｃｍ-2であ
る。
【００２５】この後、上記結果として形成された構造上
に、例えばＣｏ、Ｎｉ、Ｔｉ等の金属膜がスパッタ法に
よって堆積される。次いで、熱処理を行うことにより、
図１に示すように、ソース／ドレイン領域９及びゲート
電極６上に金属シリサイド膜１０が形成される。
に、例えばＣｏ、Ｎｉ、Ｔｉ等の金属膜がスパッタ法に
よって堆積される。次いで、熱処理を行うことにより、
図１に示すように、ソース／ドレイン領域９及びゲート
電極６上に金属シリサイド膜１０が形成される。
【００２６】この後、通常の工程に従って図示せぬ層間
絶縁膜が堆積される。この層間絶縁膜に前記金属シリサ
イド膜１０を露出する複数のコンタクトが形成される。
これらコンタクトに例えばタングステンが埋め込まれ、
ソース／ドレイン領域９及びゲート電極６に接続された
配線が形成される。以上により、ＭＩＳＦＥＴが完成す
る。
絶縁膜が堆積される。この層間絶縁膜に前記金属シリサ
イド膜１０を露出する複数のコンタクトが形成される。
これらコンタクトに例えばタングステンが埋め込まれ、
ソース／ドレイン領域９及びゲート電極６に接続された
配線が形成される。以上により、ＭＩＳＦＥＴが完成す
る。
【００２７】上記実施形態によれば、ソース／ドレイン
領域９と、チャネル領域ＣＨに対応する埋め込み絶縁膜
２の膜厚を変えている。すなわち、ソース／ドレイン領
域９に対応する埋め込み絶縁膜２の膜厚を、チャネル領
域ＣＨに対応する埋め込み絶縁膜２の膜厚より厚くして
いる。このため、ソース／ドレイン領域９の厚みを増加
することなく、ソース／ドレイン領域９の底部を埋め込
み絶縁膜２に接触させることができる。したがって、浅
いソース／ドレイン領域９により、短チャネル効果を抑
制でき、且つ、ソース／ドレイン領域９の底部に空乏層
が形成されないため、接合容量を低減でき、且つ接合リ
ーク電流を低減できる。
領域９と、チャネル領域ＣＨに対応する埋め込み絶縁膜
２の膜厚を変えている。すなわち、ソース／ドレイン領
域９に対応する埋め込み絶縁膜２の膜厚を、チャネル領
域ＣＨに対応する埋め込み絶縁膜２の膜厚より厚くして
いる。このため、ソース／ドレイン領域９の厚みを増加
することなく、ソース／ドレイン領域９の底部を埋め込
み絶縁膜２に接触させることができる。したがって、浅
いソース／ドレイン領域９により、短チャネル効果を抑
制でき、且つ、ソース／ドレイン領域９の底部に空乏層
が形成されないため、接合容量を低減でき、且つ接合リ
ーク電流を低減できる。
【００２８】しかも、チャネル領域ＣＨのシリコン活性
層３の膜厚を十分に確保できる。したがって、部分空乏
型ＳＯＩ構造とすることができるため、閾値電圧を確実
に制御することができる。
層３の膜厚を十分に確保できる。したがって、部分空乏
型ＳＯＩ構造とすることができるため、閾値電圧を確実
に制御することができる。
【００２９】さらに、シリコン活性層３の電位は、フロ
ーティングとされている。このため、基板浮遊効果によ
って、トランジスタのオン／オフ比を改善することがで
きる。
ーティングとされている。このため、基板浮遊効果によ
って、トランジスタのオン／オフ比を改善することがで
きる。
【００３０】また、酸素イオンの注入及び欠陥回復アニ
ールは、素子を形成するための不純物の導入前に行って
いる。このため、基板に十分な熱を加えることができ、
イオン注入によって発生した欠陥を回復することができ
る。したがって、良質な埋め込み絶縁膜を形成すること
ができる。
ールは、素子を形成するための不純物の導入前に行って
いる。このため、基板に十分な熱を加えることができ、
イオン注入によって発生した欠陥を回復することができ
る。したがって、良質な埋め込み絶縁膜を形成すること
ができる。
【００３１】（第２の実施形態）本発明の第２の実施形
態のデバイス構造は、第１の実施形態と同一であり、製
造方法のみが相違している。第２の実施形態において、
第１の実施形態と同一部分には同一符号を付す。
態のデバイス構造は、第１の実施形態と同一であり、製
造方法のみが相違している。第２の実施形態において、
第１の実施形態と同一部分には同一符号を付す。
【００３２】図７、図８を参照して、第２の実施形態に
係るＭＩＳＦＥＴの製造方法について説明する。
係るＭＩＳＦＥＴの製造方法について説明する。
【００３３】図７に示すように、ＳＯＩ基板を構成する
シリコン活性層３上にマスク材１１が堆積される。この
マスク材１１をパターニングし、チャネル領域以外のマ
スク材を除去する。次に、マスク材１１をマスクとして
シリコン活性層３内に酸素がイオン注入される。
シリコン活性層３上にマスク材１１が堆積される。この
マスク材１１をパターニングし、チャネル領域以外のマ
スク材を除去する。次に、マスク材１１をマスクとして
シリコン活性層３内に酸素がイオン注入される。
【００３４】次に、図８に示すように、マスク材１１が
除去される。この後、熱処理により酸素を導入した領域
の埋め込み絶縁膜の膜厚を厚くする。次いで、第１の実
施形態と同様の方法により素子分離領域４が形成され
る。
除去される。この後、熱処理により酸素を導入した領域
の埋め込み絶縁膜の膜厚を厚くする。次いで、第１の実
施形態と同様の方法により素子分離領域４が形成され
る。
【００３５】この後の工程は、第1の実施形態と同様で
ある。すなわち、シリコン活性層３の上に順次ゲート絶
縁膜５、ゲート電極６が形成される。ゲート電極６をマ
スクとしてシリコン活性層３内に不純物が導入され、ソ
ース／ドレインエクステンション領域７が形成される。
続いて、ゲート電極６の側面に側壁絶縁膜８が形成され
る。この側壁絶縁膜８をマスクとしてシリコン活性層３
内に不純物が導入され、ソース／ドレイン領域９が形成
される。この後、ソース／ドレイン領域９及びゲート電
極６上に金属シリサイド膜１０が形成される。これによ
り、ＭＩＳＦＥＴが完成する。
ある。すなわち、シリコン活性層３の上に順次ゲート絶
縁膜５、ゲート電極６が形成される。ゲート電極６をマ
スクとしてシリコン活性層３内に不純物が導入され、ソ
ース／ドレインエクステンション領域７が形成される。
続いて、ゲート電極６の側面に側壁絶縁膜８が形成され
る。この側壁絶縁膜８をマスクとしてシリコン活性層３
内に不純物が導入され、ソース／ドレイン領域９が形成
される。この後、ソース／ドレイン領域９及びゲート電
極６上に金属シリサイド膜１０が形成される。これによ
り、ＭＩＳＦＥＴが完成する。
【００３６】上記第２の実施形態によれば、最初に高温
で長時間が必要な欠陥回復アニール処理を行った後、素
子分離領域を形成している。このため、素子形成層の応
力を小さくすることができる。したがって、素子形成層
に生じる欠陥を削減することができる。しかも、接合リ
ーク電流及び接続容量を低減することができる。
で長時間が必要な欠陥回復アニール処理を行った後、素
子分離領域を形成している。このため、素子形成層の応
力を小さくすることができる。したがって、素子形成層
に生じる欠陥を削減することができる。しかも、接合リ
ーク電流及び接続容量を低減することができる。
【００３７】（第３の実施形態）本発明の第３の実施形
態のデバイス構造は、第１の実施形態と同一であり、製
造方法のみが相違している。第３の実施形態において、
第１の実施形態と同一部分には同一符号を付す。
態のデバイス構造は、第１の実施形態と同一であり、製
造方法のみが相違している。第３の実施形態において、
第１の実施形態と同一部分には同一符号を付す。
【００３８】図９乃至図１３を参照して、第３の実施形
態に係るＭＩＳＦＥＴの製造方法について説明する。
態に係るＭＩＳＦＥＴの製造方法について説明する。
【００３９】図９に示すように、ＳＯＩ基板を構成する
シリコン活性層３上に、例えばシリコン酸化膜１２が形
成される。この後、シリコン酸化膜１２の上に、シリコ
ン酸化膜１２と選択比が異なる絶縁膜、例えばシリコン
窒化膜１３が堆積される。このシリコン窒化膜１３の上
にフォトレジスト膜１４が形成される。このフォトレジ
スト膜１４はチャネル形成領域に対応した開口１４−１
を有している。このフォトレジスト膜１４を用いて、例
えばＲＩＥにより、チャネル形成領域に対応するシリコ
ン窒化膜１３、シリコン酸化膜１３、シリコン活性層
３、及び埋め込み絶縁膜２が順次エッチングされる。
シリコン活性層３上に、例えばシリコン酸化膜１２が形
成される。この後、シリコン酸化膜１２の上に、シリコ
ン酸化膜１２と選択比が異なる絶縁膜、例えばシリコン
窒化膜１３が堆積される。このシリコン窒化膜１３の上
にフォトレジスト膜１４が形成される。このフォトレジ
スト膜１４はチャネル形成領域に対応した開口１４−１
を有している。このフォトレジスト膜１４を用いて、例
えばＲＩＥにより、チャネル形成領域に対応するシリコ
ン窒化膜１３、シリコン酸化膜１３、シリコン活性層
３、及び埋め込み絶縁膜２が順次エッチングされる。
【００４０】この結果、図１０に示すように、開口部１
５が形成される。この時、埋め込み絶縁膜２のエッチン
グ量を調整することにより、チャネル領域下の埋め込み
絶縁膜の膜厚が調整される。次に、図１０に示すよう
に、例えば選択的エピタキシャル成長により、開口部１
５内に単結晶シリコン層１６が形成される。
５が形成される。この時、埋め込み絶縁膜２のエッチン
グ量を調整することにより、チャネル領域下の埋め込み
絶縁膜の膜厚が調整される。次に、図１０に示すよう
に、例えば選択的エピタキシャル成長により、開口部１
５内に単結晶シリコン層１６が形成される。
【００４１】続いて、図１１に示すように、シリコン窒
化膜１３が除去され、シリコン酸化膜１２をストッパー
としてＣＭＰ法により、単結晶シリコン層１６がポリッ
シングされる。
化膜１３が除去され、シリコン酸化膜１２をストッパー
としてＣＭＰ法により、単結晶シリコン層１６がポリッ
シングされる。
【００４２】次に、図１２に示すように、シリコン層１
６を酸化してシリコン酸化膜１７が形成される。この酸
化によってチャネル領域のシリコン層１６の膜厚が調整
される。
６を酸化してシリコン酸化膜１７が形成される。この酸
化によってチャネル領域のシリコン層１６の膜厚が調整
される。
【００４３】次に、図１３に示すように、シリコン活性
層３、シリコン層１６上のシリコン酸化膜１２、１７が
除去される。さらに、シリコン活性層３内に素子分離領
域４が形成される。この素子分離領域４は第１、第２の
実施形態と同様である。
層３、シリコン層１６上のシリコン酸化膜１２、１７が
除去される。さらに、シリコン活性層３内に素子分離領
域４が形成される。この素子分離領域４は第１、第２の
実施形態と同様である。
【００４４】この後、第１の実施形態と同様の製造工程
を経て、ＭＩＳＦＥＴが完成される。
を経て、ＭＩＳＦＥＴが完成される。
【００４５】上記第３の実施形態によれば、単結晶シリ
コン層１６からなる素子形成層、及び埋め込み絶縁膜２
の膜厚をエッチングにより調整している。このため、第
１、第２の実施形態のように、酸素イオンをシリコン活
性層３に注入する場合に比べて結晶欠陥の発生を低減で
きる。
コン層１６からなる素子形成層、及び埋め込み絶縁膜２
の膜厚をエッチングにより調整している。このため、第
１、第２の実施形態のように、酸素イオンをシリコン活
性層３に注入する場合に比べて結晶欠陥の発生を低減で
きる。
【００４６】また、第３の実施形態の場合、埋め込みシ
リコン酸化膜を厚く形成するための長時間の熱処理を必
要としない。したがって、製造工程を削減でき、コスト
を低減できる利点を有している。
リコン酸化膜を厚く形成するための長時間の熱処理を必
要としない。したがって、製造工程を削減でき、コスト
を低減できる利点を有している。
【００４７】尚、第３の実施形態において、素子分離領
域４は、単結晶シリコン層１６を形成した後に形成し
た。しかし、これに限定されるものではない。
域４は、単結晶シリコン層１６を形成した後に形成し
た。しかし、これに限定されるものではない。
【００４８】図１４は、第３の実施形態の変形例を示す
ものである。この例の場合、シリコン活性層３上にシリ
コン酸化膜１２、及びシリコン窒化膜１３、フォトレジ
スト膜１４を形成する前に、素子分離領域４を形成して
いる。この後の製造工程は第３の実施形態と同様であ
る。この変形例によっても第３の実施形態と同様の効果
を得ることができる。
ものである。この例の場合、シリコン活性層３上にシリ
コン酸化膜１２、及びシリコン窒化膜１３、フォトレジ
スト膜１４を形成する前に、素子分離領域４を形成して
いる。この後の製造工程は第３の実施形態と同様であ
る。この変形例によっても第３の実施形態と同様の効果
を得ることができる。
【００４９】（第４の実施形態）図１５乃至図１８は、
第４の実施形態によるＭＩＳＦＥＴの製造方法を示して
いる。第４の実施形態において、第１乃至第３の実施形
態と同一部分には同一符号を付す。
第４の実施形態によるＭＩＳＦＥＴの製造方法を示して
いる。第４の実施形態において、第１乃至第３の実施形
態と同一部分には同一符号を付す。
【００５０】図１５に示すように、先ず、ＳＯＩ基板を
構成するシリコン活性層３内に素子分離領域４が形成さ
れる。素子分離領域４の形成方法は第１、第２の実施形
態と同様である。この後、シリコン活性層３上にゲート
絶縁膜５、例えばポリシリコンからなるゲート電極６、
例えばシリコン窒化膜からなるゲートキャップ２０が周
知の方法により形成される。続いて、ゲート電極６、ゲ
ートキャップ２０をマスクとしてシリコン活性層３内に
不純物がイオン注入され、ソース／ドレインエクステン
ション領域７が形成される。このソース／ドレインエク
ステンション領域７は、シリコン活性層３と逆導電型で
ある。この後、ゲート電極の側面に側壁絶縁膜８が形成
される。
構成するシリコン活性層３内に素子分離領域４が形成さ
れる。素子分離領域４の形成方法は第１、第２の実施形
態と同様である。この後、シリコン活性層３上にゲート
絶縁膜５、例えばポリシリコンからなるゲート電極６、
例えばシリコン窒化膜からなるゲートキャップ２０が周
知の方法により形成される。続いて、ゲート電極６、ゲ
ートキャップ２０をマスクとしてシリコン活性層３内に
不純物がイオン注入され、ソース／ドレインエクステン
ション領域７が形成される。このソース／ドレインエク
ステンション領域７は、シリコン活性層３と逆導電型で
ある。この後、ゲート電極の側面に側壁絶縁膜８が形成
される。
【００５１】次に、図１６に示すように、側壁絶縁膜
８、ゲートキャップ２０及び素子分離領域４をマスクと
して、例えばＲＩＥにより自己整合的にシリコン活性層
３がエッチングされる。このエッチングにより、埋め込
み絶縁膜２の表面が露出される。
８、ゲートキャップ２０及び素子分離領域４をマスクと
して、例えばＲＩＥにより自己整合的にシリコン活性層
３がエッチングされる。このエッチングにより、埋め込
み絶縁膜２の表面が露出される。
【００５２】次に、上記結果として形成された構造上
に、素子分離領域４及び側壁絶縁膜８とエッチングの選
択比が異なる例えばシリコン窒化膜２１が堆積される。
さらに、このシリコン窒化膜２１の上にシリコン酸化膜
２２が堆積される。この後、シリコン酸化膜２２が平坦
化されエッチバックされる。続いて、シリコン窒化膜２
１が選択的に除去され、シリコン活性層３の側面が露出
される。このとき、埋め込み絶縁膜２の上には、シリコ
ン窒化膜２１及びシリコン酸化膜２２が僅かに残され
る。このようにして、チャネル領域（ＣＨ）以外の部分
に位置する埋め込み絶縁膜２にシリコン窒化膜２１とシ
リコン酸化膜２２からなる厚い部分２−１が形成され
る。
に、素子分離領域４及び側壁絶縁膜８とエッチングの選
択比が異なる例えばシリコン窒化膜２１が堆積される。
さらに、このシリコン窒化膜２１の上にシリコン酸化膜
２２が堆積される。この後、シリコン酸化膜２２が平坦
化されエッチバックされる。続いて、シリコン窒化膜２
１が選択的に除去され、シリコン活性層３の側面が露出
される。このとき、埋め込み絶縁膜２の上には、シリコ
ン窒化膜２１及びシリコン酸化膜２２が僅かに残され
る。このようにして、チャネル領域（ＣＨ）以外の部分
に位置する埋め込み絶縁膜２にシリコン窒化膜２１とシ
リコン酸化膜２２からなる厚い部分２−１が形成され
る。
【００５３】次に、図１７に示すように、シリコン選択
成長プロセスを用いて、シリコン窒化膜２１、シリコン
酸化膜２２の上に例えばエピタキシャルシリコン層２３
を形成する。すなわち、このエピタキシャルシリコン層
２３は、シリコン活性層３をシードとして成長する。こ
の時、プロセス条件を最適化することにより、エレベー
トソース／ドレイン構造とすることができる。すなわ
ち、エピタキシャルシリコン層２３の表面はシリコン活
性層３の表面の高さより若干高く設定される。
成長プロセスを用いて、シリコン窒化膜２１、シリコン
酸化膜２２の上に例えばエピタキシャルシリコン層２３
を形成する。すなわち、このエピタキシャルシリコン層
２３は、シリコン活性層３をシードとして成長する。こ
の時、プロセス条件を最適化することにより、エレベー
トソース／ドレイン構造とすることができる。すなわ
ち、エピタキシャルシリコン層２３の表面はシリコン活
性層３の表面の高さより若干高く設定される。
【００５４】次に、図１８に示すように、ゲートキャッ
プ２０が除去され、この後、側壁絶縁膜８をマスクとし
てエピタキシャルシリコン層２３に不純物がイオン注入
される。これにより、シリコン活性層３と逆導電型のソ
ース／ドレイン領域９が形成される。次いで、ソース／
ドレイン領域９及びゲート電極６上に金属シリサイド膜
１０が形成される。これにより、ＭＩＳＦＥＴが完成す
る。
プ２０が除去され、この後、側壁絶縁膜８をマスクとし
てエピタキシャルシリコン層２３に不純物がイオン注入
される。これにより、シリコン活性層３と逆導電型のソ
ース／ドレイン領域９が形成される。次いで、ソース／
ドレイン領域９及びゲート電極６上に金属シリサイド膜
１０が形成される。これにより、ＭＩＳＦＥＴが完成す
る。
【００５５】上記第４の実施形態によれば、側壁絶縁膜
８をマスクとしてシリコン活性層３をエッチングして埋
め込み絶縁膜２を露出させ、この後、シリコン窒化膜２
１及びシリコン酸化膜２２を埋め込み絶縁膜２に形成す
ることにより、チャネル領域以外の位置の埋め込み絶縁
膜２の膜厚を増加している。このため、この方法によっ
ても、チャネル領域と、それ以外の領域に対応する部分
の膜厚が異なる埋め込み絶縁膜２を形成できる。
８をマスクとしてシリコン活性層３をエッチングして埋
め込み絶縁膜２を露出させ、この後、シリコン窒化膜２
１及びシリコン酸化膜２２を埋め込み絶縁膜２に形成す
ることにより、チャネル領域以外の位置の埋め込み絶縁
膜２の膜厚を増加している。このため、この方法によっ
ても、チャネル領域と、それ以外の領域に対応する部分
の膜厚が異なる埋め込み絶縁膜２を形成できる。
【００５６】さらに、このシリコン窒化膜２１及びシリ
コン酸化膜２２の上にソース／ドレイン領域９となるエ
ピタキシャルシリコン層２３を形成している。底部が埋
め込み絶縁膜２に接触したソース／ドレイン領域９を形
成することができる。このため、接合容量、及び接合リ
ーク電流を低減できる。
コン酸化膜２２の上にソース／ドレイン領域９となるエ
ピタキシャルシリコン層２３を形成している。底部が埋
め込み絶縁膜２に接触したソース／ドレイン領域９を形
成することができる。このため、接合容量、及び接合リ
ーク電流を低減できる。
【００５７】また、シリコン活性層３の膜厚を十分確保
できるため、部分空乏型のＳＯＩ素子を形成できる。こ
のため、閾値電圧を容易に制御することが可能である。
できるため、部分空乏型のＳＯＩ素子を形成できる。こ
のため、閾値電圧を容易に制御することが可能である。
【００５８】さらに、エレベートソース／ドレイン構造
とすることすることができる。このため、シリサイド／
シリコン界面から埋め込み絶縁膜までの距離を一定に保
ったまま、チャネル領域に対してソース／ドレイン領域
の接合を浅くすることができる。したがって、短チャネ
ル効果を改善できる。
とすることすることができる。このため、シリサイド／
シリコン界面から埋め込み絶縁膜までの距離を一定に保
ったまま、チャネル領域に対してソース／ドレイン領域
の接合を浅くすることができる。したがって、短チャネ
ル効果を改善できる。
【００５９】また、自己整合的にソース／ドレイン領域
の素子形成層及び埋め込み絶縁膜の膜厚を調整できる。
このため、チャネル領域を規定するためのリソグラフィ
工程を追加する必要が無い。したがって、製造工程を削
減できる。
の素子形成層及び埋め込み絶縁膜の膜厚を調整できる。
このため、チャネル領域を規定するためのリソグラフィ
工程を追加する必要が無い。したがって、製造工程を削
減できる。
【００６０】エレベートソース／ドレイン構造を形成す
ることができるため、シリコン活性層３内に形成される
ソース・ドレイン領域の厚みを薄くした場合において
も、実質的なソース・ドレインの厚みを厚くすることが
できる。したがって、ソース／ドレイン領域の寄生抵抗
が低減され、駆動電流が向上する。
ることができるため、シリコン活性層３内に形成される
ソース・ドレイン領域の厚みを薄くした場合において
も、実質的なソース・ドレインの厚みを厚くすることが
できる。したがって、ソース／ドレイン領域の寄生抵抗
が低減され、駆動電流が向上する。
【００６１】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
いて種々変形実施可能なことは勿論である。
【００６２】
【発明の効果】以上、詳述したように本発明によれば、
接合容量及び接合リーク電流を抑制でき、しかも、閾値
電圧を制御可能な半導体装置を提供できる。
接合容量及び接合リーク電流を抑制でき、しかも、閾値
電圧を制御可能な半導体装置を提供できる。
【図１】本発明の第１の実施形態に係る半導体装置を示
す断面図。
す断面図。
【図２】図１に示す半導体装置の製造工程を示す断面
図。
図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】本発明の第２の実施形態に係る半導体装置の製
造工程を示す断面図。
造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】本発明の第３の実施形態に係る半導体装置の製
造工程を示す断面図。
造工程を示す断面図。
【図１０】図９に続く製造工程を示す断面図。
【図１１】図１０に続く製造工程を示す断面図。
【図１２】図１１に続く製造工程を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】第３の実施形態の変形例を示す断面図。
【図１５】本発明の第４の実施形態に係る半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図１６】図１５に続く製造工程を示す断面図。
【図１７】図１６に続く製造工程を示す断面図。
【図１８】図１７に続く製造工程を示す断面図。
【図１９】一般的な半導体装置の構成の一例を示す断面
図。
図。
【図２０】一般的な半導体装置の構成の他の例を示す断
面図。
面図。
１…シリコン基板、
２…埋め込み絶縁膜、
２−１…厚い部分、
３…シリコン活性層（素子形成層）、
４…素子分離領域、
５…ゲート絶縁膜、
６…ゲート電極、
７…ソース／ドレインエクステンション領域、
８…側壁絶縁膜、
９…ソース／ドレイン領域、
１０…金属シリサイド膜、
１１…マスク材、
１５…開口部、
１６…単結晶シリコン層、
１７…シリコン酸化膜、
２１…シリコン窒化膜、
２２…シリコン酸化膜、
２３…エピタキシャルシリコン層。
Claims (9)
- 【請求項１】 半導体基板上の埋め込み絶縁膜上に形成
された素子形成層と、 前記素子形成層上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の両側に位置する前記素子形成層内に形
成されたソース／ドレイン領域とを具備し、 前記ソース／ドレイン領域の下方に位置する前記埋め込
み絶縁膜の第１の部分の膜厚が、前記ソース／ドレイン
領域相互間の下方に位置する第２の部分の膜厚よりも厚
く設定され、前記ソース／ドレイン領域の底部は前記第
１の部分に接していることを特徴とする半導体装置。 - 【請求項２】 前記第２の部分に対応する前記素子形成
層の膜厚は、前記第１の部分に対応する前記素子形成層
の膜厚よりも厚く設定され、部分空乏素子を形成するこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記素子形成層の電位は浮遊しているこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】 半導体基板上の埋め込み絶縁膜上に形成
された素子形成層と、 前記素子形成層上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の両側に位置する前記素子形成層内に形
成されたソース／ドレイン領域と、 前記ソース／ドレイン領域の下方に位置する前記埋め込
み絶縁膜の第１の部分の上に形成され、前記ソース／ド
レイン領域の底部に接触された絶縁膜とを具備し、 前記ソース／ドレイン領域の表面は前記素子形成層の表
面より高く設定されていることを特徴とする半導体装
置。 - 【請求項５】 埋め込み絶縁膜により半導体基板から絶
縁された素子形成層内に素子分離領域を形成し、 前記素子形成層上にチャネル形成領域に対応してマスク
材を形成し、 前記マスク材をマスクとして前記素子形成層内に酸素を
イオン注入し、前記埋め込み絶縁膜の第１の部分の膜厚
を厚くし、 前記マスク材を除去した後、前記素子形成層上にゲート
絶縁膜を形成し、 前記ゲート絶縁膜上にゲート電極を形成し、 前記ゲート電極の両側に位置する前記素子形成層内に底
部が前記埋め込み絶縁膜の前記第１の部分に接触するソ
ース／ドレイン領域を形成することを特徴とする半導体
装置の製造方法。 - 【請求項６】 埋め込み絶縁膜により半導体基板から絶
縁された素子形成層上にチャネル形成領域に対応してマ
スク材を形成し、 前記マスク材をマスクとして前記素子形成層内に酸素を
イオン注入し、前記埋め込み絶縁膜の第１の部分の膜厚
を厚くし、 前記マスク材を除去した後、前記素子形成層内に素子分
離領域を形成し、 前記素子形成層上にゲート絶縁膜を形成し、 前記ゲート絶縁膜上にゲート電極を形成し、 前記ゲート電極の両側に位置する前記素子形成層内に底
部が前記埋め込み絶縁膜の前記第１の部分に接触するソ
ース／ドレイン領域を形成することを特徴とする半導体
装置の製造方法。 - 【請求項７】 埋め込み絶縁膜により半導体基板から絶
縁された素子形成層上にマスク膜を堆積し、 前記素子形成層上にチャネル形成領域以外の部分に対応
してマスク材を形成し、 前記マスク材をマスクとして前記素子形成層及び前記埋
め込み絶縁膜の上面部を除去して開口部を形成し、 前記開口下にエピタキシャルシリコン膜を形成し、 前記マスク膜を除去した後、前記素子形成層に素子分離
領域を形成し、 前記素子形成層上にゲート絶縁膜を形成し、 前記ゲート絶縁膜上にゲート電極を形成し、 前記ゲート電極の両側に位置する前記素子形成層内に底
部が前記埋め込み絶縁膜に接触するソース／ドレイン領
域を形成することを特徴とする半導体装置の製造方法。 - 【請求項８】 埋め込み絶縁膜により半導体基板から絶
縁された素子形成層内に素子分離領域を形成し、 前記素子形成層上にチャネル形成領域以外の部分に対応
してマスク材を形成し、 前記マスク材をマスクとして前記素子形成層及び前記埋
め込み絶縁膜の上面部を除去して開口部を形成し、 前記開口部内にエピタキシャルシリコン膜を形成し、 前記マスク材を除去した後、前記素子形成層上にゲート
絶縁膜を形成し、 前記ゲート絶縁膜上にゲート電極を形成し、 前記ゲート電極の両側に位置する前記素子形成層内に底
部が前記埋め込み絶縁膜に接触するソース／ドレイン領
域を形成することを特徴とする半導体装置の製造方法。 - 【請求項９】 埋め込み絶縁膜により半導体基板から絶
縁された素子形成層内に素子分離領域を形成し、 前記素子形成層上にゲート絶縁膜を形成し、 前記ゲート絶縁膜上にゲート電極を形成し、 前記ゲート電極の側面に側壁絶縁膜を形成し、 前記素子分離領域、前記ゲート電極、前記側壁絶縁膜を
マスクとして前記素子形成層を除去し、 結果として形成された構造上に、前記ゲート電極及び前
記側壁絶縁膜とエッチング選択比が異なる第１の絶縁
膜、及び前記第１の絶縁膜とエッチング選択比が異なる
第２の絶縁膜を順次堆積し、 前記第２の絶縁膜、前記第１の絶縁膜を順次エッチング
して前記埋め込み絶縁膜の上に残すとともに、前記素子
形成層の側面を露出させ、 残った前記第１、第２の絶縁膜上に前記素子形成層から
エピタキシャルシリコン膜を形成し、 前記エピタキシャルシリコン膜内に、底部が、残った前
記第１、第２の絶縁膜に接触するソース／ドレイン領域
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001367945A JP2003168802A (ja) | 2001-11-30 | 2001-11-30 | 半導体装置及びその製造方法 |
| US10/061,320 US6501133B1 (en) | 2001-11-30 | 2002-02-04 | SOI semiconductor device and method of manufacturing the same |
| US10/287,508 US6724049B2 (en) | 2001-11-30 | 2002-11-05 | SOI semiconductor device with insulating film having different properties relative to the buried insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001367945A JP2003168802A (ja) | 2001-11-30 | 2001-11-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003168802A true JP2003168802A (ja) | 2003-06-13 |
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ID=19177617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (2)
| Country | Link |
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| JP (1) | JP2003168802A (ja) |
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| JP2004152962A (ja) * | 2002-10-30 | 2004-05-27 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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| CN104599968B (zh) * | 2015-01-09 | 2017-09-22 | 中航（重庆）微电子有限公司 | 场效应晶体管及其制备方法 |
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|---|---|---|---|---|
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| US5712173A (en) | 1996-01-24 | 1998-01-27 | Advanced Micro Devices, Inc. | Method of making semiconductor device with self-aligned insulator |
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| US6403433B1 (en) * | 1999-09-16 | 2002-06-11 | Advanced Micro Devices, Inc. | Source/drain doping technique for ultra-thin-body SOI MOS transistors |
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- 2001-11-30 JP JP2001367945A patent/JP2003168802A/ja not_active Abandoned
-
2002
- 2002-02-04 US US10/061,320 patent/US6501133B1/en not_active Expired - Lifetime
- 2002-11-05 US US10/287,508 patent/US6724049B2/en not_active Expired - Lifetime
Also Published As
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|---|---|
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