JP2003174035A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JP2003174035A JP2003174035A JP2001370243A JP2001370243A JP2003174035A JP 2003174035 A JP2003174035 A JP 2003174035A JP 2001370243 A JP2001370243 A JP 2001370243A JP 2001370243 A JP2001370243 A JP 2001370243A JP 2003174035 A JP2003174035 A JP 2003174035A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- gettering
- semiconductor
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 238000002955 isolation Methods 0.000 claims abstract description 53
- 238000005247 gettering Methods 0.000 claims abstract description 46
- 230000007547 defect Effects 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000012535 impurity Substances 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 12
- 239000000356 contaminant Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 6
- 229910001385 heavy metal Inorganic materials 0.000 abstract description 22
- 230000006866 deterioration Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 137
- 239000011229 interlayer Substances 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 101000592773 Halobacterium salinarum (strain ATCC 700922 / JCM 11081 / NRC-1) 50S ribosomal protein L22 Proteins 0.000 description 1
- 101001099381 Homo sapiens Peroxisomal biogenesis factor 19 Proteins 0.000 description 1
- 102100038883 Peroxisomal biogenesis factor 19 Human genes 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- -1 silicon ions Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Abstract
(57)【要約】
【課題】 ＳＯＩ基板を用いた半導体装置の場合、基板
裏面からゲッタリングすることが困難であった。 【解決手段】 埋め込み酸化膜１２上の活性層１３の内
部で、素子分離絶縁膜１４の近傍にゲッタリング層とし
ての２次欠陥層１５、１５−１を形成する。この２次欠
陥層１５、１５−１は主に素子分離絶縁膜１４から活性
層１３内に拡散する重金属をトラップし、素子の特性劣
化を防止する。
裏面からゲッタリングすることが困難であった。 【解決手段】 埋め込み酸化膜１２上の活性層１３の内
部で、素子分離絶縁膜１４の近傍にゲッタリング層とし
ての２次欠陥層１５、１５−１を形成する。この２次欠
陥層１５、１５−１は主に素子分離絶縁膜１４から活性
層１３内に拡散する重金属をトラップし、素子の特性劣
化を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＳＯＩ（Si
licon On Insulator）基板を用いた半導体装置及びその
製造方法に関する。
licon On Insulator）基板を用いた半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】近時、半導体集積回路は、低消費電力及
び動作速度の高速化等が要求されている。これに伴い、
低電源電圧化、素子の微細化が求められている。そこ
で、従来用いられてきたバルク（bulk）型素子に対し
て、低寄生容量、低サブスレッショルド係数等の利点を
持つＳＯＩ型素子が注目されている。
び動作速度の高速化等が要求されている。これに伴い、
低電源電圧化、素子の微細化が求められている。そこ
で、従来用いられてきたバルク（bulk）型素子に対し
て、低寄生容量、低サブスレッショルド係数等の利点を
持つＳＯＩ型素子が注目されている。
【０００３】ＳＯＩ上の半導体層内に形成されたＭＯＳ
型半導体装置（以下、ＳＯＩ―ＭＯＳと称する）は、素
子間が絶縁膜で分離されている。これに対して、半導体
基板上に直接形成されたバルク型のＭＯＳ型半導体装置
は、接合分離によって素子間が分離されている。このよ
うにＳＯＩ―ＭＯＳとバルク型のＭＯＳ型半導体装置は
構成が異なっている。
型半導体装置（以下、ＳＯＩ―ＭＯＳと称する）は、素
子間が絶縁膜で分離されている。これに対して、半導体
基板上に直接形成されたバルク型のＭＯＳ型半導体装置
は、接合分離によって素子間が分離されている。このよ
うにＳＯＩ―ＭＯＳとバルク型のＭＯＳ型半導体装置は
構成が異なっている。
【０００４】図１２は、一般的なＳＯＩ−ＭＯＳの構成
を示している。ＳＯＩ基板を構成するシリコン基板１上
には埋め込み酸化膜２が形成され、この埋め込み酸化膜
２上には、半導体層３が形成されている。この半導体層
３内には、例えばＳＴＩ（Shallow Trench Isolation）
からなる埋め込み型の素子分離絶縁膜４が形成されてい
る。この素子分離絶縁膜４により、各半導体層３が分離
される。また、半導体層３の表面には、ゲート酸化膜５
が形成され、このゲート酸化膜５の上にはゲート電極６
が形成されている。このゲート電極６の両側に位置する
前記半導体層３内にはソース／ドレイン領域７が形成さ
れている。ＳＯＩ基板の全面上には層間絶縁膜８が形成
されている。この層間絶縁膜８内にはゲート電極６、ソ
ース／ドレイン領域７に接続された複数のコンタクト９
が形成されている。また、層間絶縁膜８上には前記コン
タクト９にそれぞれ接続された例えばアルミニウム配線
１０が形成されている。
を示している。ＳＯＩ基板を構成するシリコン基板１上
には埋め込み酸化膜２が形成され、この埋め込み酸化膜
２上には、半導体層３が形成されている。この半導体層
３内には、例えばＳＴＩ（Shallow Trench Isolation）
からなる埋め込み型の素子分離絶縁膜４が形成されてい
る。この素子分離絶縁膜４により、各半導体層３が分離
される。また、半導体層３の表面には、ゲート酸化膜５
が形成され、このゲート酸化膜５の上にはゲート電極６
が形成されている。このゲート電極６の両側に位置する
前記半導体層３内にはソース／ドレイン領域７が形成さ
れている。ＳＯＩ基板の全面上には層間絶縁膜８が形成
されている。この層間絶縁膜８内にはゲート電極６、ソ
ース／ドレイン領域７に接続された複数のコンタクト９
が形成されている。また、層間絶縁膜８上には前記コン
タクト９にそれぞれ接続された例えばアルミニウム配線
１０が形成されている。
【０００５】上記ＳＯＩ−ＭＯＳにおいて、素子分離絶
縁膜４からなるメサ型分離構造を形成するには、先ず、
半導体層３の上にリソグラフィ技術を用いてレジストパ
ターンを形成する。このレジストパターンをマスクとし
て半導体層３を精密に加工することにより、メサ型分離
構造が得られる。メサ型分離構造は、一般的な半導体の
製造プロセスを用いて容易に形成できる。このため、微
細化されたＳＯＩ−ＭＯＳの分離方法として適してい
る。
縁膜４からなるメサ型分離構造を形成するには、先ず、
半導体層３の上にリソグラフィ技術を用いてレジストパ
ターンを形成する。このレジストパターンをマスクとし
て半導体層３を精密に加工することにより、メサ型分離
構造が得られる。メサ型分離構造は、一般的な半導体の
製造プロセスを用いて容易に形成できる。このため、微
細化されたＳＯＩ−ＭＯＳの分離方法として適してい
る。
【０００６】上記構造を有するＳＯＩ−ＭＯＳは、素子
間を完全に分離することができる。このため、ＳＯＩ−
ＭＯＳを用いてＣＭＯＳを構成した場合、Ｎ型領域とＰ
型領域を接近して形成しても寄生サイリスタが形成され
ない。このため、ラッチアップの発生を抑えることがで
きるとともに、浮遊容量を低減できる。これにより、信
頼性の高い半導体装置を提供することができる。
間を完全に分離することができる。このため、ＳＯＩ−
ＭＯＳを用いてＣＭＯＳを構成した場合、Ｎ型領域とＰ
型領域を接近して形成しても寄生サイリスタが形成され
ない。このため、ラッチアップの発生を抑えることがで
きるとともに、浮遊容量を低減できる。これにより、信
頼性の高い半導体装置を提供することができる。
【０００７】ＳＯＩ−ＭＯＳは、上記利点を有するため
最近特に注目されている。また、半導体層３の厚みを
０．１μｍ程度と薄くし、その半導体層３内に薄いソー
ス／ドレイン領域を形成した場合、その形状効果によっ
てＳＯＩ−ＭＯＳの電流駆動力が向上するとともに短チ
ャンネル効果が低減するということが知られている。こ
のため、ＳＯＩ−ＭＯＳはサブミクロンオーダーのトラ
ンジスタの基本構造として期待されている。
最近特に注目されている。また、半導体層３の厚みを
０．１μｍ程度と薄くし、その半導体層３内に薄いソー
ス／ドレイン領域を形成した場合、その形状効果によっ
てＳＯＩ−ＭＯＳの電流駆動力が向上するとともに短チ
ャンネル効果が低減するということが知られている。こ
のため、ＳＯＩ−ＭＯＳはサブミクロンオーダーのトラ
ンジスタの基本構造として期待されている。
【０００８】
【発明が解決しようとする課題】ところで、上記構成の
ＳＯＩ−ＭＯＳを形成する際、半導体層３の内部には例
えば結晶欠陥が発生する。また、上記ＳＯＩ−ＭＯＳ
は、例えばＴＥＯＳを材料とする埋め込み型の素子分離
絶縁膜４を用いている。このため、半導体層３の内部に
は、素子分離絶縁膜４から汚染不純物としての重金属が
拡散する。バルク基板の場合、基板裏面からのゲッタリ
ングにより結晶欠陥や重金属を除去することができる。
しかし、ＳＯＩ−ＭＯＳは、埋め込み酸化膜２を有する
ＳＯＩ基板を用いている。このため、バルク基板で用い
られていた基板裏面からのゲッタリング方法を使用する
ことができない。このため、ＳＯＩ−ＭＯＳの信頼性を
向上させることが課題となっている。
ＳＯＩ−ＭＯＳを形成する際、半導体層３の内部には例
えば結晶欠陥が発生する。また、上記ＳＯＩ−ＭＯＳ
は、例えばＴＥＯＳを材料とする埋め込み型の素子分離
絶縁膜４を用いている。このため、半導体層３の内部に
は、素子分離絶縁膜４から汚染不純物としての重金属が
拡散する。バルク基板の場合、基板裏面からのゲッタリ
ングにより結晶欠陥や重金属を除去することができる。
しかし、ＳＯＩ−ＭＯＳは、埋め込み酸化膜２を有する
ＳＯＩ基板を用いている。このため、バルク基板で用い
られていた基板裏面からのゲッタリング方法を使用する
ことができない。このため、ＳＯＩ−ＭＯＳの信頼性を
向上させることが課題となっている。
【０００９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ＳＯＩ基板
を用いた半導体装置の信頼性を向上させることが可能な
半導体装置及びその製造方法を提供しようとするもので
ある。
れたものであり、その目的とするところは、ＳＯＩ基板
を用いた半導体装置の信頼性を向上させることが可能な
半導体装置及びその製造方法を提供しようとするもので
ある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、半導体基板上の埋め込み絶縁
膜上に形成された半導体層と、前記半導体層内に形成さ
れ、半導体層を分離する素子分離絶縁膜と、前記半導体
層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極と、前記ゲート電極の両側に位
置する前記半導体層内に形成されたソース／ドレイン領
域としての拡散層と、前記拡散層内で前記素子分離絶縁
膜の近傍に形成されたゲッタリング層とを具備してい
る。
上記課題を解決するため、半導体基板上の埋め込み絶縁
膜上に形成された半導体層と、前記半導体層内に形成さ
れ、半導体層を分離する素子分離絶縁膜と、前記半導体
層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極と、前記ゲート電極の両側に位
置する前記半導体層内に形成されたソース／ドレイン領
域としての拡散層と、前記拡散層内で前記素子分離絶縁
膜の近傍に形成されたゲッタリング層とを具備してい
る。
【００１１】また、本発明の半導体装置の製造方法は、
半導体基板上の埋め込み絶縁膜の上に形成された半導体
層内に絶縁膜により素子分離領域を形成し、前記素子分
離領域をアニールし、前記素子分離領域により分離され
た前記半導体層内で前記素子分離領域の近傍にイオンを
注入して第１のゲッタリング層を形成し、前記半導体層
上で前記第１のゲッタリング層から離れた位置にゲート
絶縁膜により絶縁されたゲート電極を形成し、前記ゲー
ト電極の両側に位置する前記半導体層内に不純物を注入
してソース／ドレイン領域となる拡散領域を形成し、前
記拡散領域をアニールするとともに、前記第１のゲッタ
リング層に汚染不純物をゲッタリングする。
半導体基板上の埋め込み絶縁膜の上に形成された半導体
層内に絶縁膜により素子分離領域を形成し、前記素子分
離領域をアニールし、前記素子分離領域により分離され
た前記半導体層内で前記素子分離領域の近傍にイオンを
注入して第１のゲッタリング層を形成し、前記半導体層
上で前記第１のゲッタリング層から離れた位置にゲート
絶縁膜により絶縁されたゲート電極を形成し、前記ゲー
ト電極の両側に位置する前記半導体層内に不純物を注入
してソース／ドレイン領域となる拡散領域を形成し、前
記拡散領域をアニールするとともに、前記第１のゲッタ
リング層に汚染不純物をゲッタリングする。
【００１２】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１３】図１は、本発明の実施形態に係るＳＯＩ−
ＭＯＳ、例えばＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタを示している。図１におい
て、ＳＯＩ基板を構成する支持基板（半導体基板）１１
の上には埋め込み酸化膜（埋め込み絶縁膜）１２が形成
されている。この埋め込み酸化膜１２の上には素子形成
層としての活性層１３が形成されている。この活性層１
３内にはＳＩＴとしての埋め込み型素子分離絶縁膜１４
が形成されている。この素子分離絶縁膜１４は前記埋め
込み酸化膜１２に接しており、各活性層１３は素子分離
絶縁膜１４、埋め込み酸化膜１２により分離されてい
る。図１は、ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタを示しており、活性層１３ａに
は、例えばＰ型の不純物が導入され、活性層１３ｂに
は、例えばＮ型の不純物が導入されている。
ＭＯＳ、例えばＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタを示している。図１におい
て、ＳＯＩ基板を構成する支持基板（半導体基板）１１
の上には埋め込み酸化膜（埋め込み絶縁膜）１２が形成
されている。この埋め込み酸化膜１２の上には素子形成
層としての活性層１３が形成されている。この活性層１
３内にはＳＩＴとしての埋め込み型素子分離絶縁膜１４
が形成されている。この素子分離絶縁膜１４は前記埋め
込み酸化膜１２に接しており、各活性層１３は素子分離
絶縁膜１４、埋め込み酸化膜１２により分離されてい
る。図１は、ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタを示しており、活性層１３ａに
は、例えばＰ型の不純物が導入され、活性層１３ｂに
は、例えばＮ型の不純物が導入されている。
【００１４】各活性層１３ａ、１３ｂの上にはゲート酸
化膜（ゲート絶縁膜）１６が形成されている。このゲー
ト酸化膜１６の上には例えばポリシリコンからなるゲー
ト電極１７が形成されている。このゲート電極１７の両
側に位置する前記活性層１３ａの内部には、エクステン
ション領域としてのＮ型のＬＤＤ（Lightly Doped Drai
n）領域１８が形成されている。また、ゲート電極１７
の両側に位置する前記活性層１３ｂの内部には、Ｐ型の
ＬＤＤ領域１９が形成されている。
化膜（ゲート絶縁膜）１６が形成されている。このゲー
ト酸化膜１６の上には例えばポリシリコンからなるゲー
ト電極１７が形成されている。このゲート電極１７の両
側に位置する前記活性層１３ａの内部には、エクステン
ション領域としてのＮ型のＬＤＤ（Lightly Doped Drai
n）領域１８が形成されている。また、ゲート電極１７
の両側に位置する前記活性層１３ｂの内部には、Ｐ型の
ＬＤＤ領域１９が形成されている。
【００１５】さらに、ゲート電極１７の側壁には側壁絶
縁膜２０が形成されている。側壁絶縁膜２０の両側に位
置する前記活性層１３ａの内部には、Ｎ型のソース／ド
レイン領域２１が形成されている。また、ゲート電極１
７の両側に位置する前記活性層１３ｂの内部には、Ｐ型
のソース／ドレイン領域２２が形成されている。各ソー
ス／ドレイン領域２１、２２及びゲート電極１７の上に
は、例えばチタンからなるシリサイド層２３がそれぞれ
形成されている。
縁膜２０が形成されている。側壁絶縁膜２０の両側に位
置する前記活性層１３ａの内部には、Ｎ型のソース／ド
レイン領域２１が形成されている。また、ゲート電極１
７の両側に位置する前記活性層１３ｂの内部には、Ｐ型
のソース／ドレイン領域２２が形成されている。各ソー
ス／ドレイン領域２１、２２及びゲート電極１７の上に
は、例えばチタンからなるシリサイド層２３がそれぞれ
形成されている。
【００１６】ＳＯＩ基板の全面上には層間絶縁膜２４が
形成されている。層間絶縁膜２４内には各シリサイド層
２３に接触される複数のコンタクト２５が形成されてい
る。また、層間絶縁膜２４の上には、各コンタクト２５
に接続される例えばアルミニウムからなる複数の配線２
６が形成されている。
形成されている。層間絶縁膜２４内には各シリサイド層
２３に接触される複数のコンタクト２５が形成されてい
る。また、層間絶縁膜２４の上には、各コンタクト２５
に接続される例えばアルミニウムからなる複数の配線２
６が形成されている。
【００１７】一方、前記活性層１３ａ、１３ｂの内部
で、前記トランジスタのチャネル長方向の両端に位置す
る素子分離絶縁膜１４の近傍には、ゲッタリング層とし
ての２次欠陥層１５がそれぞれ形成されている。ここ
で、２次欠陥とは、活性層１３内に予め存在する１次欠
陥とは異なり、後述するように、Ｓｉ＋イオンを選択的
にイオン注入することにより形成された結晶欠陥であ
る。これら２次欠陥層１５はソース／ドレイン領域２
１、２２内に位置している。２次欠陥層１５は、主に素
子分離絶縁膜１４から活性層１３ａ，１３ｂ内の拡散さ
れた汚染不純物としての重金属をトラップする。
で、前記トランジスタのチャネル長方向の両端に位置す
る素子分離絶縁膜１４の近傍には、ゲッタリング層とし
ての２次欠陥層１５がそれぞれ形成されている。ここ
で、２次欠陥とは、活性層１３内に予め存在する１次欠
陥とは異なり、後述するように、Ｓｉ＋イオンを選択的
にイオン注入することにより形成された結晶欠陥であ
る。これら２次欠陥層１５はソース／ドレイン領域２
１、２２内に位置している。２次欠陥層１５は、主に素
子分離絶縁膜１４から活性層１３ａ，１３ｂ内の拡散さ
れた汚染不純物としての重金属をトラップする。
【００１８】次に、上記構成のＳＯＩ−ＭＯＳの製造方
法について説明する。尚、図１と同一部分には同一符号
を付す。
法について説明する。尚、図１と同一部分には同一符号
を付す。
【００１９】図２は、ＳＯＩ基板の一例を示している。
このＳＯＩ基板は、シリコンの支持基板１１の上に埋め
込み酸化膜１２が形成されており、この埋め込み酸化膜
１２の上に素子形成層としての例えば単結晶シリコンか
らなる活性層１３が形成されている。この活性層１３の
不純物濃度は、例えば１×１０14ｃｍ-3に設定されてい
る。
このＳＯＩ基板は、シリコンの支持基板１１の上に埋め
込み酸化膜１２が形成されており、この埋め込み酸化膜
１２の上に素子形成層としての例えば単結晶シリコンか
らなる活性層１３が形成されている。この活性層１３の
不純物濃度は、例えば１×１０14ｃｍ-3に設定されてい
る。
【００２０】先ず、図３に示すように、活性層１３内に
素子分離絶縁膜１４が形成される。すなわち、活性層１
３上に図示せぬマスク材が形成される。このマスク材を
マスクとして、例えばＲＩＥ（Reactive Ion Etching）
により、素子領域以外の活性層１３が除去され、図示せ
ぬトレンチが形成される。次いで、上記処理の結果とし
て形成された構造の全面に例えばＴＥＯＳを用いたＣＶ
Ｄ（Chemical Vapor Deposition）により、シリコン酸
化膜が堆積される。このシリコン酸化膜は例えばＣＭＰ
（Chemical Mechanical Polishing）を用いて平坦化さ
れ、トレンチがシリコン酸化膜により埋め込まれる。こ
のようにしてＳＴＩとしての素子分離絶縁膜１４が形成
される。
素子分離絶縁膜１４が形成される。すなわち、活性層１
３上に図示せぬマスク材が形成される。このマスク材を
マスクとして、例えばＲＩＥ（Reactive Ion Etching）
により、素子領域以外の活性層１３が除去され、図示せ
ぬトレンチが形成される。次いで、上記処理の結果とし
て形成された構造の全面に例えばＴＥＯＳを用いたＣＶ
Ｄ（Chemical Vapor Deposition）により、シリコン酸
化膜が堆積される。このシリコン酸化膜は例えばＣＭＰ
（Chemical Mechanical Polishing）を用いて平坦化さ
れ、トレンチがシリコン酸化膜により埋め込まれる。こ
のようにしてＳＴＩとしての素子分離絶縁膜１４が形成
される。
【００２１】この後、図４に示すように、上記処理の結
果として形成された構造上にレジストパターン３１が形
成される。このレジストパターン３１は、素子分離絶縁
膜１４と隣接した活性層１３の一部領域を露出する開口
を有している。このレジストパターン３１をマスクとし
て活性層１３の一部領域に例えばＳｉ＋がイオン注入さ
れる。このイオン注入により、活性層１３内に多くの２
次欠陥層１５が形成される。この２次欠陥層１５は、活
性層１３内に拡散された汚染不純物としての重金属をゲ
ッタリングする第１のゲッタリング層となる。Ｓｉ＋の
注入条件は、ドーズ量が例えば１×１０15ｃｍ-2、加速
電圧が例えば１００ＫｅＶ、例えばＲｐ＝１５０ｎｍで
ある。シリコンイオンの濃度のピーク位置は活性層１３
と埋め込み酸化膜１２の界面になるように適宜設定す
る。
果として形成された構造上にレジストパターン３１が形
成される。このレジストパターン３１は、素子分離絶縁
膜１４と隣接した活性層１３の一部領域を露出する開口
を有している。このレジストパターン３１をマスクとし
て活性層１３の一部領域に例えばＳｉ＋がイオン注入さ
れる。このイオン注入により、活性層１３内に多くの２
次欠陥層１５が形成される。この２次欠陥層１５は、活
性層１３内に拡散された汚染不純物としての重金属をゲ
ッタリングする第１のゲッタリング層となる。Ｓｉ＋の
注入条件は、ドーズ量が例えば１×１０15ｃｍ-2、加速
電圧が例えば１００ＫｅＶ、例えばＲｐ＝１５０ｎｍで
ある。シリコンイオンの濃度のピーク位置は活性層１３
と埋め込み酸化膜１２の界面になるように適宜設定す
る。
【００２２】図５は、上記レジストパターン３１の平面
図を示している。上記第１のゲッタリング層としての２
次欠陥層１５を形成する際、ゲート電極１７の形成予定
領域内にもイオンを注入して２次欠陥を形成すると、チ
ャネルリークの原因となる。このため、ゲート電極１７
の形成予定領域にはイオンを注入しない必要がある。し
たがって、ゲート電極１７の形成予定領域は、レジスト
パターン３１により覆われる。
図を示している。上記第１のゲッタリング層としての２
次欠陥層１５を形成する際、ゲート電極１７の形成予定
領域内にもイオンを注入して２次欠陥を形成すると、チ
ャネルリークの原因となる。このため、ゲート電極１７
の形成予定領域にはイオンを注入しない必要がある。し
たがって、ゲート電極１７の形成予定領域は、レジスト
パターン３１により覆われる。
【００２３】次いで、図６に示すように、レジストパタ
ーン３１を除去した後、ＳＯＩ基板が例えば約１１００
℃に加熱され、素子分離絶縁膜１４がデンシファイアニ
ールされる。この際、素子分離絶縁膜１４から活性層１
３に拡散された重金属が第１のゲッタリング層としての
２次欠陥層１５によりトラップされる。このため、この
後形成されるゲート酸化膜の信頼性を向上できる。この
素子分離絶縁膜１４のデンシファイアニールにより、２
次欠陥が殆ど回復される。
ーン３１を除去した後、ＳＯＩ基板が例えば約１１００
℃に加熱され、素子分離絶縁膜１４がデンシファイアニ
ールされる。この際、素子分離絶縁膜１４から活性層１
３に拡散された重金属が第１のゲッタリング層としての
２次欠陥層１５によりトラップされる。このため、この
後形成されるゲート酸化膜の信頼性を向上できる。この
素子分離絶縁膜１４のデンシファイアニールにより、２
次欠陥が殆ど回復される。
【００２４】次に、図６に示すように、後の処理の際
に、素子分離絶縁膜１４から拡散される重金属を確実に
ゲッタリングするため、第２のゲッタリング層としての
２次欠陥層１５−１が形成される。すなわち、この２次
欠陥層１５−１は、上記と同様にして再度、図示せぬレ
ジストパターンを形成する。このレジストパターンをマ
スクとして、Ｓｉ＋を活性層１３の一部の領域にイオン
注入することにより形成される。レジストパターンとイ
オン注入の条件は１回目と同様である。その後、活性層
１３ａにＰ型の不純物が導入され、活性層１３ｂにＮ型
の不純物が導入され、チャネル領域が形成される。
に、素子分離絶縁膜１４から拡散される重金属を確実に
ゲッタリングするため、第２のゲッタリング層としての
２次欠陥層１５−１が形成される。すなわち、この２次
欠陥層１５−１は、上記と同様にして再度、図示せぬレ
ジストパターンを形成する。このレジストパターンをマ
スクとして、Ｓｉ＋を活性層１３の一部の領域にイオン
注入することにより形成される。レジストパターンとイ
オン注入の条件は１回目と同様である。その後、活性層
１３ａにＰ型の不純物が導入され、活性層１３ｂにＮ型
の不純物が導入され、チャネル領域が形成される。
【００２５】次いで、図７に示すように、ＳＯＩ基板の
全面にゲート酸化膜１６が形成される。このゲート酸化
膜１６の上に、膜厚が例えば３００ｎｍ程度のポリシリ
コン層１７−１が堆積される。
全面にゲート酸化膜１６が形成される。このゲート酸化
膜１６の上に、膜厚が例えば３００ｎｍ程度のポリシリ
コン層１７−１が堆積される。
【００２６】次に、図８に示すように、ポリシリコン層
１７−１及びゲート酸化膜１６が所定のマスク材を用い
てＲＩＥによりエッチングされ、ゲート電極１７が形成
される。
１７−１及びゲート酸化膜１６が所定のマスク材を用い
てＲＩＥによりエッチングされ、ゲート電極１７が形成
される。
【００２７】その後、図９に示すように、活性層１３ａ
内にＮ型の不純物がイオン注入され、活性層１３ｂ内に
Ｐ型の不純物がイオン注入される。これにより、活性層
１３ａ内にＮ型のＬＤＤ領域１８が形成され、活性層１
３ｂ内にＰ型のＬＤＤ領域１９が形成される。これらＬ
ＤＤ領域１８、１９はゲート電極１７の両側にそれぞれ
対応して形成される。
内にＮ型の不純物がイオン注入され、活性層１３ｂ内に
Ｐ型の不純物がイオン注入される。これにより、活性層
１３ａ内にＮ型のＬＤＤ領域１８が形成され、活性層１
３ｂ内にＰ型のＬＤＤ領域１９が形成される。これらＬ
ＤＤ領域１８、１９はゲート電極１７の両側にそれぞれ
対応して形成される。
【００２８】次に、図９に示すように、ＳＯＩ基板の全
面に、図示せぬＣＶＤ酸化膜が堆積される。このＣＶＤ
酸化膜をＲＩＥによりエッチングすることによって、各
ゲート電極１７の側壁に側壁絶縁膜２０が形成される。
面に、図示せぬＣＶＤ酸化膜が堆積される。このＣＶＤ
酸化膜をＲＩＥによりエッチングすることによって、各
ゲート電極１７の側壁に側壁絶縁膜２０が形成される。
【００２９】その後、図１０に示すように、活性層１３
ａ内にＮ型の不純物がイオン注入され、活性層１３ｂ内
にＰ型の不純物がイオン注入される。これにより、活性
層１３ａ内にＮ型のソース／ドレイン領域２１が形成さ
れ、活性層１３ｂ内にＰ型のソース／ドレイン領域２２
が形成される。これらソース／ドレイン領域２１、２２
は、側壁絶縁膜２０の両側に対応して形成される。その
後、所定の熱工程により、ＭＯＳ型トランジスタのＬＤ
Ｄ領域１８、１９及びソース／ドレイン領域２１、２２
が活性化される。これとともに、前記第２のゲッタリン
グ層としての２次欠陥層１５−１に重金属がトラップさ
れる。
ａ内にＮ型の不純物がイオン注入され、活性層１３ｂ内
にＰ型の不純物がイオン注入される。これにより、活性
層１３ａ内にＮ型のソース／ドレイン領域２１が形成さ
れ、活性層１３ｂ内にＰ型のソース／ドレイン領域２２
が形成される。これらソース／ドレイン領域２１、２２
は、側壁絶縁膜２０の両側に対応して形成される。その
後、所定の熱工程により、ＭＯＳ型トランジスタのＬＤ
Ｄ領域１８、１９及びソース／ドレイン領域２１、２２
が活性化される。これとともに、前記第２のゲッタリン
グ層としての２次欠陥層１５−１に重金属がトラップさ
れる。
【００３０】次いで、ＳＯＩ基板の全面に例えばＴｉが
スパッタされる。その後、熱処理によりＴｉとＳｉを反
応させ、ソース／ドレイン領域２１、２２、及びゲート
電極１７上にシリサイド層２３が形成される。
スパッタされる。その後、熱処理によりＴｉとＳｉを反
応させ、ソース／ドレイン領域２１、２２、及びゲート
電極１７上にシリサイド層２３が形成される。
【００３１】この後、上記処理の結果として形成された
構造に、ＬＰＣＶＤ法により、例えば膜厚が８００ｎｍ
程度の酸化膜が堆積され、図１に示す層間絶縁膜２４が
形成される。次いで、層間絶縁膜２４内にソース／ドレ
イン領域及びゲート電極に接触する複数のコンタクト２
５が形成される。さらに、層間絶縁膜２４の上に例えば
アルミニウム層がスパッタされる。このアルミニウム層
をパターニングすることにより、コンタクト２５にそれ
ぞれ接続される配線２６がそれぞれ形成される。
構造に、ＬＰＣＶＤ法により、例えば膜厚が８００ｎｍ
程度の酸化膜が堆積され、図１に示す層間絶縁膜２４が
形成される。次いで、層間絶縁膜２４内にソース／ドレ
イン領域及びゲート電極に接触する複数のコンタクト２
５が形成される。さらに、層間絶縁膜２４の上に例えば
アルミニウム層がスパッタされる。このアルミニウム層
をパターニングすることにより、コンタクト２５にそれ
ぞれ接続される配線２６がそれぞれ形成される。
【００３２】このようにして、ＳＯＩ−ＭＯＳ型電界効
果トランジスタが形成される。このＳＯＩ−ＭＯＳ型電
界効果トランジスタは、活性層１３の膜厚が例えば１４
０〜１８０ｎｍであり、ソース／ドレイン領域２１、２
２が埋め込み酸化膜１２に接した例えば部分空乏型のト
ランジスタである。
果トランジスタが形成される。このＳＯＩ−ＭＯＳ型電
界効果トランジスタは、活性層１３の膜厚が例えば１４
０〜１８０ｎｍであり、ソース／ドレイン領域２１、２
２が埋め込み酸化膜１２に接した例えば部分空乏型のト
ランジスタである。
【００３３】ところで、前記第１、第２のゲッタリング
層としての２次欠陥層１５、１５−１の形成位置は、活
性層１３内に拡散される重金属を確実にトラップできる
場所である必要がある。
層としての２次欠陥層１５、１５−１の形成位置は、活
性層１３内に拡散される重金属を確実にトラップできる
場所である必要がある。
【００３４】図１１は、第１のゲッタリング層１５の形
成位置を示している（第２のゲッタリング層１５−１の
位置も同様である）。図１１において、埋め込み酸化膜
１２は、例えば熱酸化により形成される。このため、埋
め込み酸化膜１２から活性層１３内へ拡散する重金属の
量は少ない。一方、素子分離絶縁膜１４は上述したよう
に例えばＴＥＯＳを用いたＣＶＤにより形成される。こ
のため、素子分離絶縁膜１４は、重金属を含んでしまう
ため、素子分離絶縁膜１４から活性層１３へ重金属が拡
散する。素子分離絶縁膜１４から活性層１３内へ拡散し
た重金属は、素子分離絶縁膜１４の近傍に分布してい
る。したがって、重金属を効率良くトラップするため、
拡散層としてのソース／ドレイン領域２１、２２内で素
子分離絶縁膜１４の近傍に第１、第２のゲッタリング層
としての２次欠陥層１５、１５−１を形成することが重
要である。さらに、好ましくは、ソース／ドレイン領域
２１、２２内の素子分離絶縁膜１４近傍で、埋め込み酸
化膜１２の上部から活性層１３の表面近傍まで、第１、
第２のゲッタリング層としての２次欠陥層１５、１５−
１を形成することにより、ゲッタリングの効率を向上で
きる。
成位置を示している（第２のゲッタリング層１５−１の
位置も同様である）。図１１において、埋め込み酸化膜
１２は、例えば熱酸化により形成される。このため、埋
め込み酸化膜１２から活性層１３内へ拡散する重金属の
量は少ない。一方、素子分離絶縁膜１４は上述したよう
に例えばＴＥＯＳを用いたＣＶＤにより形成される。こ
のため、素子分離絶縁膜１４は、重金属を含んでしまう
ため、素子分離絶縁膜１４から活性層１３へ重金属が拡
散する。素子分離絶縁膜１４から活性層１３内へ拡散し
た重金属は、素子分離絶縁膜１４の近傍に分布してい
る。したがって、重金属を効率良くトラップするため、
拡散層としてのソース／ドレイン領域２１、２２内で素
子分離絶縁膜１４の近傍に第１、第２のゲッタリング層
としての２次欠陥層１５、１５−１を形成することが重
要である。さらに、好ましくは、ソース／ドレイン領域
２１、２２内の素子分離絶縁膜１４近傍で、埋め込み酸
化膜１２の上部から活性層１３の表面近傍まで、第１、
第２のゲッタリング層としての２次欠陥層１５、１５−
１を形成することにより、ゲッタリングの効率を向上で
きる。
【００３５】仮に、図１１に示すように、活性層１３内
のゲート電極１７近傍にゲッタリング層としての２次欠
陥層４１を形成した場合、この位置には、殆ど重金属が
存在しない。このため、重金属を十分にトラップするこ
とができない。また、素子分離絶縁膜１４から離れ、埋
め込み酸化膜１２の上部で、且つソース／ドレイン領域
２１内に２次欠陥層４２を形成した場合、この位置にも
前者と同様に、殆ど重金属が存在しない。このため重金
属をトラップすることができない。しかも、この位置に
２次欠陥層４２を形成した場合、この２次欠陥層４２を
構成する結晶欠陥により、リーク電流が生じるという問
題が発生する。このため、この位置に２次欠陥層４２を
形成することは適当ではない。さらに、ソース／ドレイ
ン領域としての拡散層の外部に２次欠陥層を形成した場
合もリーク電流が発生する原因となり好ましくない。
のゲート電極１７近傍にゲッタリング層としての２次欠
陥層４１を形成した場合、この位置には、殆ど重金属が
存在しない。このため、重金属を十分にトラップするこ
とができない。また、素子分離絶縁膜１４から離れ、埋
め込み酸化膜１２の上部で、且つソース／ドレイン領域
２１内に２次欠陥層４２を形成した場合、この位置にも
前者と同様に、殆ど重金属が存在しない。このため重金
属をトラップすることができない。しかも、この位置に
２次欠陥層４２を形成した場合、この２次欠陥層４２を
構成する結晶欠陥により、リーク電流が生じるという問
題が発生する。このため、この位置に２次欠陥層４２を
形成することは適当ではない。さらに、ソース／ドレイ
ン領域としての拡散層の外部に２次欠陥層を形成した場
合もリーク電流が発生する原因となり好ましくない。
【００３６】このように、２次欠陥層１５、１５−１を
ソース／ドレイン領域内で素子分離絶縁膜１４の近傍に
形成しているため、活性層１３内の汚染不純物としての
重金属の濃度は、ゲート電極１７の近傍より素子分離絶
縁膜１４の近傍のほうが高くなる。
ソース／ドレイン領域内で素子分離絶縁膜１４の近傍に
形成しているため、活性層１３内の汚染不純物としての
重金属の濃度は、ゲート電極１７の近傍より素子分離絶
縁膜１４の近傍のほうが高くなる。
【００３７】上記実施形態によれば、ソース／ドレイン
領域２１，２２内で、素子分離絶縁膜１４の近傍に第
１、第２のゲッタリング層としての２次欠陥層１５、１
５−１を形成している。このため、２次欠陥層１５、１
５−１により、素子分離絶縁膜１４から活性層１３内に
拡散した重金属を確実にトラップできる。したがって、
重金属による素子の信頼性の低下を防止できる。
領域２１，２２内で、素子分離絶縁膜１４の近傍に第
１、第２のゲッタリング層としての２次欠陥層１５、１
５−１を形成している。このため、２次欠陥層１５、１
５−１により、素子分離絶縁膜１４から活性層１３内に
拡散した重金属を確実にトラップできる。したがって、
重金属による素子の信頼性の低下を防止できる。
【００３８】尚、上記実施形態において、Ｓｉを２回イ
オン注入し、第１、第２のゲッタリング層としての２次
欠陥層１５、１５−１を形成している。しかし、イオン
注入の回数は、２回に限定されるものではなく、３回以
上行っても良い。また、素子分離絶縁膜１４のデンシフ
ァイアニールの温度が低温化された場合、活性層１３内
への重金属の拡散が減少する。この場合、第１のゲッタ
リング層としての２次欠陥層１５を省略することも可能
である。２次欠陥層１５を省略することにより、製造工
程を簡略化できる。
オン注入し、第１、第２のゲッタリング層としての２次
欠陥層１５、１５−１を形成している。しかし、イオン
注入の回数は、２回に限定されるものではなく、３回以
上行っても良い。また、素子分離絶縁膜１４のデンシフ
ァイアニールの温度が低温化された場合、活性層１３内
への重金属の拡散が減少する。この場合、第１のゲッタ
リング層としての２次欠陥層１５を省略することも可能
である。２次欠陥層１５を省略することにより、製造工
程を簡略化できる。
【００３９】また、上記実施形態において、Ｓｉをイオ
ン注入することにより第１、第２のゲッタリング層とし
ての２次欠陥層１５、１５−１を形成した。しかし、注
入するイオンはＳｉに限定されるものではなく、例えば
Ｇｅをイオン注入しても同様の効果を得ることができ
る。
ン注入することにより第１、第２のゲッタリング層とし
ての２次欠陥層１５、１５−１を形成した。しかし、注
入するイオンはＳｉに限定されるものではなく、例えば
Ｇｅをイオン注入しても同様の効果を得ることができ
る。
【００４０】さらに、ゲッタリング層としての２次欠陥
層により、ソース／ドレイン領域からジャンクションリ
ーク電流が発生することが懸念される。しかし、これは
ソース／ドレイン領域のジャンクションの深さｘｊを活
性層１３の厚さより深くすることにより防止できる。バ
ルク基板の場合ではソース／ドレインのｘｊを２次欠陥
層よりも深くする必要がある。しかし、この場合、２次
欠陥層の深さが浅すぎてゲッタリングの効果が期待でき
ない。
層により、ソース／ドレイン領域からジャンクションリ
ーク電流が発生することが懸念される。しかし、これは
ソース／ドレイン領域のジャンクションの深さｘｊを活
性層１３の厚さより深くすることにより防止できる。バ
ルク基板の場合ではソース／ドレインのｘｊを２次欠陥
層よりも深くする必要がある。しかし、この場合、２次
欠陥層の深さが浅すぎてゲッタリングの効果が期待でき
ない。
【００４１】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
いて種々変形実施可能なことは勿論である。
【００４２】
【発明の効果】以上、詳述したように本発明によれば、
ＳＯＩ基板を用いた半導体装置の信頼性を向上させるこ
とが可能な半導体装置及びその製造方法を提供できる。
ＳＯＩ基板を用いた半導体装置の信頼性を向上させるこ
とが可能な半導体装置及びその製造方法を提供できる。
【図１】本発明の実施形態に係る半導体装置の断面図。
【図２】図１に示す半導体装置の製造工程を示す断面
図。
図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に示すレジストパターンの一部を示す平面
図。
図。
【図６】図４に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図８に続く製造工程を示す断面図。
【図１０】図９に続く製造工程を示す断面図。
【図１１】ゲッタリング層の形成位置を説明するために
示す要部の断面図。
示す要部の断面図。
【図１２】一般的なＳＯＩ−ＭＯＳ型半導体装置を示す
断面図。
断面図。
１１…支持基板、
１２…埋め込み酸化膜、
１３…活性層、
１４…素子分離絶縁膜、
１５……２次欠陥層（第１のゲッタリング層）、
１５−１…２次欠陥層（第２のゲッタリング層）、
１７…ゲート電極、
１８、１９…ＬＤＤ領域、
２０…側壁絶縁膜、
２１、２２…ソース／ドレイン領域。
フロントページの続き
Ｆターム(参考） 5F110 AA14 AA30 BB04 CC02 DD05
DD13 EE05 EE09 EE14 EE32
EE38 EE41 EE42 EE44 FF02
GG02 GG12 GG24 GG34 HJ02
HJ04 HJ13 HJ23 HK05 HK33
HK40 HL03 HL23 HM15 NN04
NN23 NN35 NN62 NN65 QQ11
QQ28
Claims (12)
- 【請求項１】 半導体基板上の埋め込み絶縁膜上に形成
された半導体層と、 前記半導体層内に形成され、半導体層を分離する素子分
離絶縁膜と、 前記半導体層上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の両側に位置する前記半導体層内に形成
されたソース／ドレイン領域としての拡散層と、 前記拡散層内で前記素子分離絶縁膜の近傍に形成された
ゲッタリング層とを具備することを特徴とする半導体装
置。 - 【請求項２】 前記ゲッタリング層は埋め込み絶縁膜の
上部から前記半導体層の表面近傍に位置することを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記ゲッタリング層は汚染不純物をゲッ
タリングする欠陥層であることを特徴とする請求項１記
載の半導体装置。 - 【請求項４】 前記ゲッタリング層内の前記汚染不純物
の濃度は、前記ゲート電極近傍の前記半導体層の前記汚
染不純物の濃度より高いことを特徴とする請求項３記載
の半導体装置。 - 【請求項５】 前記ゲッタリング層は、前記ソース／ド
レイン領域内で、チャネル長方向にゲート電極から離れ
た位置に形成されていることを特徴とする請求項１記載
の半導体装置。 - 【請求項６】 前記埋め込み絶縁膜は熱酸化膜であり、
前記素子分離絶縁膜はＣＶＤ膜であることを特徴とする
請求項１記載の半導体装置。 - 【請求項７】 前記ソース／ドレイン領域は前記埋め込
み絶縁膜に接していることを特徴とする請求項５記載の
半導体装置。 - 【請求項８】 半導体基板上の埋め込み絶縁膜の上に形
成された半導体層内に絶縁膜により素子分離領域を形成
し、 前記素子分離領域をアニールし、 前記素子分離領域により分離された前記半導体層内で前
記素子分離領域の近傍にイオンを注入して第１のゲッタ
リング層を形成し、 前記半導体層上で前記第１のゲッタリング層から離れた
位置にゲート絶縁膜により絶縁されたゲート電極を形成
し、 前記ゲート電極の両側に位置する前記半導体層内に不純
物を注入してソース／ドレイン領域となる拡散層を形成
し、 前記拡散層をアニールするとともに、前記第１のゲッタ
リング層に汚染不純物をゲッタリングすることを特徴と
する半導体装置の製造方法。 - 【請求項９】 前記素子分離領域を形成した後、前記半
導体層内で前記素子分離領域の近傍にイオンを注入して
第２のゲッタリング層を形成することを特徴とする請求
項８記載の半導体装置の製造方法。 - 【請求項１０】前記素子分離領域をアニールする際、前
記第２のゲッタリング層により汚染不純物をゲッタリン
グすることを特徴とする請求項９記載の半導体装置の製
造方法。 - 【請求項１１】 前記第１、第２のゲッタリング層は、
Ｓｉイオンを注入して形成した欠陥層であることを特徴
とする請求項９記載の半導体装置の製造方法。 - 【請求項１２】 前記第１、第２のゲッタリング層は、
Ｇｅイオンを注入して形成した欠陥層であることを特徴
とする請求項９記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001370243A JP2003174035A (ja) | 2001-12-04 | 2001-12-04 | 半導体装置とその製造方法 |
| US10/061,309 US6541348B1 (en) | 2001-12-04 | 2002-02-04 | Semiconductor device and manufacturing method thereof |
| TW091124316A TW563255B (en) | 2001-12-04 | 2002-10-22 | Semiconductor device and manufacturing method thereof |
| KR1020020076138A KR20030045634A (ko) | 2001-12-04 | 2002-12-03 | 반도체 장치와 그 제조 방법 |
| CN02154791A CN1424767A (zh) | 2001-12-04 | 2002-12-04 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001370243A JP2003174035A (ja) | 2001-12-04 | 2001-12-04 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003174035A true JP2003174035A (ja) | 2003-06-20 |
Family
ID=19179495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001370243A Abandoned JP2003174035A (ja) | 2001-12-04 | 2001-12-04 | 半導体装置とその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6541348B1 (ja) |
| JP (1) | JP2003174035A (ja) |
| KR (1) | KR20030045634A (ja) |
| CN (1) | CN1424767A (ja) |
| TW (1) | TW563255B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7095095B2 (en) * | 2004-06-28 | 2006-08-22 | Micron Technology, Inc. | Semiconductor constructions |
| WO2008053042A1 (en) * | 2006-11-02 | 2008-05-08 | Interuniversitair Microelektronica Centrum | Removal of impurities from semiconductor device layers |
| US8128749B2 (en) * | 2007-10-04 | 2012-03-06 | International Business Machines Corporation | Fabrication of SOI with gettering layer |
| CN115188825B (zh) * | 2022-07-04 | 2024-01-30 | 弘大芯源(深圳)半导体有限公司 | 一种制造抗辐射金属氧化物半导体场效应器件及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09139434A (ja) | 1995-11-15 | 1997-05-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH10189959A (ja) | 1996-12-27 | 1998-07-21 | Hitachi Ltd | 半導体装置 |
| SE9704210D0 (sv) * | 1997-11-17 | 1997-11-17 | Ericsson Telefon Ab L M | Semiconductor Component and Manufacturing Method for Semiconductor Components |
| JP4437570B2 (ja) * | 1999-07-12 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体装置及び半導体装置の製造方法 |
| US6368938B1 (en) * | 1999-10-05 | 2002-04-09 | Silicon Wafer Technologies, Inc. | Process for manufacturing a silicon-on-insulator substrate and semiconductor devices on said substrate |
-
2001
- 2001-12-04 JP JP2001370243A patent/JP2003174035A/ja not_active Abandoned
-
2002
- 2002-02-04 US US10/061,309 patent/US6541348B1/en not_active Expired - Fee Related
- 2002-10-22 TW TW091124316A patent/TW563255B/zh active
- 2002-12-03 KR KR1020020076138A patent/KR20030045634A/ko not_active Application Discontinuation
- 2002-12-04 CN CN02154791A patent/CN1424767A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030045634A (ko) | 2003-06-11 |
| US6541348B1 (en) | 2003-04-01 |
| CN1424767A (zh) | 2003-06-18 |
| TW563255B (en) | 2003-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8685847B2 (en) | Semiconductor device having localized extremely thin silicon on insulator channel region | |
| US6372559B1 (en) | Method for self-aligned vertical double-gate MOSFET | |
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US7075150B2 (en) | Ultra-thin Si channel MOSFET using a self-aligned oxygen implant and damascene technique | |
| KR100518132B1 (ko) | 동적 문턱 전압 제어를 위한 폴리실리콘 후단-게이트절연체-상-실리콘 모스펫 | |
| US8227865B2 (en) | Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer | |
| US20070228473A1 (en) | ULTRA-THIN Si MOSFET DEVICE STRUCTURE AND METHOD OF MANUFACTURE | |
| US20020115240A1 (en) | Double soi device with recess etch and epitaxy | |
| JP5605134B2 (ja) | 半導体装置及びその製造方法 | |
| JP2002237575A (ja) | 半導体装置及びその製造方法 | |
| JPH1131788A (ja) | Ｃｍｏｓトランジスタを含む半導体装置の製造方法および半導体装置 | |
| JP2000315736A (ja) | 半導体装置およびその製造方法 | |
| US6506638B1 (en) | Vertical double gate transistor structure | |
| JP2003174101A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2003168802A (ja) | 半導体装置及びその製造方法 | |
| JP4086099B2 (ja) | 半導体素子の形成方法 | |
| JP2000208762A (ja) | 絶縁ゲ―ト電界効果トランジスタおよびその製造方法 | |
| JP2008085138A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2003174035A (ja) | 半導体装置とその製造方法 | |
| JPH07273330A (ja) | 半導体装置及びその製造方法 | |
| JP2003060064A (ja) | Ｍｏｓｆｅｔ、半導体装置及びその製造方法 | |
| JP4532857B2 (ja) | シャロートレンチ分離構造を有する半導体装置の製造方法 | |
| JPH11330473A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR20050071020A (ko) | 모스 전계효과 트랜지스터의 제조 방법 | |
| JP2001203348A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20041208 |