JP4086099B2 - 半導体素子の形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の形成方法に関し、特に、ＳＯＩ（ｓｉｌｉｃｏｎｏｎ ｉｎｓｕｌａｔｏｒ）ウェーハの上部シリコン、即ち第２シリコンの活性領域にトランジスタを形成し、活性領域と素子分離領域の界面にシリサイド層を形成して素子の動作特性を向上させる技術に関する。
【０００２】
【従来の技術】
半導体素子が高集積化されゲート電極の長さが０．１５μｍ以下に減少するに伴い、素子のチャンネル抵抗が減少し、相対的に寄生抵抗成分が素子の動作において占める比重が大きくなって高速動作を必要にするロジック素子ではゲートと拡散層の抵抗と接触抵抗を低めるためのシリサイド技術が必須的である。さらに、素子が高集積化されるほど拡散層を利用した配線が増えており、ゲート電極だけでなく拡散層の抵抗減少が必要になった。しかし、ゲート電極の幅が減少され拡散層が次第に浅くなり、それに伴いシリサイドの厚さが次第にさらに減少し、拡散層の抵抗増加はますます大きくなるという問題が発生している。
【０００３】
そこで、超高集積化された半導体素子では、ＳＯＩウェーハを利用して浅い接合に対する問題を解決しながら拡散層の抵抗を低める試みが行われている。このような場合、サリサイドは線幅に対する依存性のないコバルトサリサイドを用いているが、厚いサリサイドを形成する過程で素子分離膜エッジの空乏層領域でサリサイドが側面成長して漏洩電流が発生し、また、シリサイドで用いられる高融点金属の拡散により漏洩電流が誘発されるという問題点があった。
【０００４】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子の形成方法における問題点に鑑みてなされたものであって、本発明の目的は、ＳＯＩウェーハの第２シリコン層で活性領域を定義する素子分離膜と活性領域の第２シリコン層の界面にシリサイド層を形成し、素子の高集積化を可能にする半導体素子の形成方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するためになされた本発明に係る半導体素子の形成方法は、第１シリコン層、埋込絶縁膜及び第２シリコン層からなる積層構造のＳＯＩウェーハ上部にパッド絶縁膜を形成する工程と、 素子分離マスクを利用したフォトリソグラフィー工程で、前記パッド絶縁膜と第２シリコン層をエッチングして素子分離領域に、予定された部分の埋込絶縁膜を露出させるトレンチを形成する工程と、 前記トレンチ側壁に第１シリサイド層を形成する工程と、 前記トレンチを埋め込む素子分離膜を形成する工程と、 前記第２シリコン層上にゲート絶縁膜が介在されたゲート電極を形成する工程と、 前記ゲート電極側壁に絶縁膜スペーサーを形成する工程と、 前記絶縁膜スペーサー及び前記ゲート電極をマスクにして前記第２シリコン層に不純物をイオン注入して、不純物接合領域を形成する工程と、 前記ゲート電極及び前記不純物接合領域の上部に第２シリサイド層を形成する工程とを含むことを特徴とする。
【０００６】
また、前記第１シリサイド層は、表面上部全体に第１高融点金属層を１００〜３００Åの厚さでＣＶＤ法により形成してこれを熱処理した後、未反応の第１高融点金属層を除去して形成することを特徴とする。
また、前記第１高融点金属層は、タングステン、ニッケル、コバルト又はチタニウムの中から選択される任意の一つの金属で形成することを特徴とする。
また、前記熱処理の工程は、９００〜１０００℃の温度で１０〜６０秒の間行うことを特徴とする。
また、前記未反応の第１高融点金属層の除去工程は、ＨＮＯ ３ 溶液で１次湿式エッチングを行い、さらに前記ＨＮＯ ３ 溶液にＨＦ溶液を加え希釈し、第２湿式エッチングして行うことを特徴とする。
【０００７】
また、前記第２シリサイド層は、表面上部全体に第２高融点金属層を一定厚さ形成し、６５０〜７５０℃の温度で１０〜３０秒間の第１熱処理をした後、未反応の第２高融点金属層を除去し、８０００〜１０００℃の温度で１０〜３０秒間の第２熱処理をして形成することを特徴とする。
また、前記第２高融点金属層は、タングステン、ニッケル、コバルト又はチタニウムの中から選択される任意の一つの金属で形成することを特徴とする。
【０００８】
一方、本発明の原理は、ＳＯＩウェーハの第２シリコン層をエッチングし埋込酸化膜を露出させるトレンチを形成し、これを埋め込む素子分離膜を形成し、前記トレンチの側壁にシリサイド層を形成したあと前記トレンチを埋め込む素子分離膜を形成することにより、素子分離領域の素子分離膜と活性領域の第２シリコン層が成す界面にシリサイド層を形成し、後続工程で前記第２シリコン層にシリサイド工程を利用したトランジスタを形成することにより、半導体素子の高集積化に十分な動作特性を有する素子を形成することである。
【０００９】
【発明の実施の形態】
次に、本発明に係る半導体素子の形成方法の実施の形態の具体例を図面を参照しながら説明する。図１乃至図５は、本発明の実施例に係る半導体素子の形成方法を説明するための断面図である。
【００１０】
図１を参照すると、第１シリコン層１１、埋込酸化膜１３、及び第２シリコン層１５で形成されるＳＯＩウェーハを形成する。次に、ＳＯＩウェーハの上部にパッド窒化膜１７を形成する。そして、素子分離マスク（図示せず）を利用したフォトリソグラフィー工程でパッド窒化膜１７と第２シリコン層１５をエッチングし、埋込酸化膜１３を露出させるトレンチ５０を形成する。次に、上記構造の全表面に第１高融点金属層１９を一定厚さ形成する。この時、第１高融点金属層１９は１００〜３００Åの厚さのタングステンをＣＶＤ方法にて形成したものである。ここで、タングステンの代わりにニッケル、コバルト又はチタニウムで形成することもできる。
【００１１】
図２を参照すると、ＳＯＩウェーハを熱処理し、第２シリコン層１５に接続される第１高融点金属層１９をシリサイド化させ、トレンチ５０の側壁に第１シリサイド層２１を形成する。この時、熱処理工程は、９００〜１０００℃の温度で１０〜６０秒間行う。その次に、埋込酸化膜１３上部、及びパッド窒化膜１７上部に残留した第１高融点金属層１９を湿式エッチング方法で除去する。この時、湿式エッチング方法は、ＨＮＯ３で１次湿式エッチングを行い、さらにＨＮＯ３溶液にＨＦ溶液を加え希釈して第２湿式エッチングする。
【００１２】
図３を参照すると、トレンチ５０を埋め込む素子分離用絶縁膜を表面上部全体に形成し、これを平坦化エッチングしてトレンチ５０を埋め込む素子分離膜２３を形成する。この時、素子分離膜２３と第２シリコン層１５の界面に第１シリサイド層２１が備えられる。
【００１３】
図４を参照すると、第２シリコン層１５を含む全体表面の上部に熱酸化膜及びゲート電極用導電層を蒸着し、これをゲート電極マスク（図示せず）を用いたフォトリソグラフィー工程でパターニングし、第２シリコン層１５との界面にゲート酸化膜２５が介在されたゲート電極２７を形成する。次に、ゲート電極２７をマスクにして第２シリコン層１５に低濃度の不純物をイオン注入し、低濃度の不純物接合領域２９を形成し、ゲート電極２７側壁に絶縁膜スペーサー３１を形成して絶縁膜スペーサー３１及びゲート電極２７をマスクにして第２シリコン層１５に高濃度の不純物をイオン注入し、高濃度の不純物接合領域３３を形成する。
【００１４】
次に、図５を参照すると、シリサイド工程で高濃度の不純物接合領域３３とゲート電極２７上部に第２シリサイド層３５を形成することにより、不純物接合領域３３の抵抗を減少させ素子の動作特性を向上させることができる。この時、シリサイド工程は、ゲート電極２７及び高濃度の不純物接合領域３３が形成された表面上部全体に第２高融点金属層（図示せず）を一定厚さ形成し、６５０〜７５０℃の温度で１０〜３０秒間第１熱処理工程を行った後、未反応の第２高融点金属層を除去し、８００〜１０００℃の温度で１０〜３０秒間第２熱処理工程を行ってシリサイド層を形成する。
【００１５】
【発明の効果】
以上で説明したように、本発明に係る半導体素子の形成方法は、ＳＯＩウェーハを利用したトランジスタを形成し、高濃度の不純物接合領域の上部及び側壁にもシリサイド層を形成して不純物接合領域の抵抗を最小化することにより、半導体素子の動作特性を向上させることができる効果がある。従って、高価なリソグラフィ工程を行わなくても超高速半導体素子を容易に形成することができ、半導体素子の生産単価を節減することができる効果を有する。
【図面の簡単な説明】
【図１】本発明の実施例に係る半導体素子の形成方法を説明するための断面図である。
【図２】本発明の実施例に係る半導体素子の形成方法を説明するための断面図である。
【図３】本発明の実施例に係る半導体素子の形成方法を説明するための断面図である。
【図４】本発明の実施例に係る半導体素子の形成方法を説明するための断面図である。
【図５】本発明の実施例に係る半導体素子の形成方法を説明するための断面図である。
【符号の説明】
１１ 第１シリコン層
１３ 埋込酸化膜
１５ 第２シリコン層
１７ パット窒化膜
１９ 第１高融点金属層
２１ 第１シリサイド層
２３ 素子分離膜
２５ ゲート酸化膜
２７ ゲート電極
２９ 低濃度の不純物接合領域
３１ 絶縁膜スペーサー
３３ 高濃度の不純物接合領域
３５ 第２シリサイド層
５０ トレンチ
【発明の属する技術分野】
本発明は半導体素子の形成方法に関し、特に、ＳＯＩ（ｓｉｌｉｃｏｎｏｎ ｉｎｓｕｌａｔｏｒ）ウェーハの上部シリコン、即ち第２シリコンの活性領域にトランジスタを形成し、活性領域と素子分離領域の界面にシリサイド層を形成して素子の動作特性を向上させる技術に関する。
【０００２】
【従来の技術】
半導体素子が高集積化されゲート電極の長さが０．１５μｍ以下に減少するに伴い、素子のチャンネル抵抗が減少し、相対的に寄生抵抗成分が素子の動作において占める比重が大きくなって高速動作を必要にするロジック素子ではゲートと拡散層の抵抗と接触抵抗を低めるためのシリサイド技術が必須的である。さらに、素子が高集積化されるほど拡散層を利用した配線が増えており、ゲート電極だけでなく拡散層の抵抗減少が必要になった。しかし、ゲート電極の幅が減少され拡散層が次第に浅くなり、それに伴いシリサイドの厚さが次第にさらに減少し、拡散層の抵抗増加はますます大きくなるという問題が発生している。
【０００３】
そこで、超高集積化された半導体素子では、ＳＯＩウェーハを利用して浅い接合に対する問題を解決しながら拡散層の抵抗を低める試みが行われている。このような場合、サリサイドは線幅に対する依存性のないコバルトサリサイドを用いているが、厚いサリサイドを形成する過程で素子分離膜エッジの空乏層領域でサリサイドが側面成長して漏洩電流が発生し、また、シリサイドで用いられる高融点金属の拡散により漏洩電流が誘発されるという問題点があった。
【０００４】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子の形成方法における問題点に鑑みてなされたものであって、本発明の目的は、ＳＯＩウェーハの第２シリコン層で活性領域を定義する素子分離膜と活性領域の第２シリコン層の界面にシリサイド層を形成し、素子の高集積化を可能にする半導体素子の形成方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するためになされた本発明に係る半導体素子の形成方法は、第１シリコン層、埋込絶縁膜及び第２シリコン層からなる積層構造のＳＯＩウェーハ上部にパッド絶縁膜を形成する工程と、 素子分離マスクを利用したフォトリソグラフィー工程で、前記パッド絶縁膜と第２シリコン層をエッチングして素子分離領域に、予定された部分の埋込絶縁膜を露出させるトレンチを形成する工程と、 前記トレンチ側壁に第１シリサイド層を形成する工程と、 前記トレンチを埋め込む素子分離膜を形成する工程と、 前記第２シリコン層上にゲート絶縁膜が介在されたゲート電極を形成する工程と、 前記ゲート電極側壁に絶縁膜スペーサーを形成する工程と、 前記絶縁膜スペーサー及び前記ゲート電極をマスクにして前記第２シリコン層に不純物をイオン注入して、不純物接合領域を形成する工程と、 前記ゲート電極及び前記不純物接合領域の上部に第２シリサイド層を形成する工程とを含むことを特徴とする。
【０００６】
また、前記第１シリサイド層は、表面上部全体に第１高融点金属層を１００〜３００Åの厚さでＣＶＤ法により形成してこれを熱処理した後、未反応の第１高融点金属層を除去して形成することを特徴とする。
また、前記第１高融点金属層は、タングステン、ニッケル、コバルト又はチタニウムの中から選択される任意の一つの金属で形成することを特徴とする。
また、前記熱処理の工程は、９００〜１０００℃の温度で１０〜６０秒の間行うことを特徴とする。
また、前記未反応の第１高融点金属層の除去工程は、ＨＮＯ ３ 溶液で１次湿式エッチングを行い、さらに前記ＨＮＯ ３ 溶液にＨＦ溶液を加え希釈し、第２湿式エッチングして行うことを特徴とする。
【０００７】
また、前記第２シリサイド層は、表面上部全体に第２高融点金属層を一定厚さ形成し、６５０〜７５０℃の温度で１０〜３０秒間の第１熱処理をした後、未反応の第２高融点金属層を除去し、８０００〜１０００℃の温度で１０〜３０秒間の第２熱処理をして形成することを特徴とする。
また、前記第２高融点金属層は、タングステン、ニッケル、コバルト又はチタニウムの中から選択される任意の一つの金属で形成することを特徴とする。
【０００８】
一方、本発明の原理は、ＳＯＩウェーハの第２シリコン層をエッチングし埋込酸化膜を露出させるトレンチを形成し、これを埋め込む素子分離膜を形成し、前記トレンチの側壁にシリサイド層を形成したあと前記トレンチを埋め込む素子分離膜を形成することにより、素子分離領域の素子分離膜と活性領域の第２シリコン層が成す界面にシリサイド層を形成し、後続工程で前記第２シリコン層にシリサイド工程を利用したトランジスタを形成することにより、半導体素子の高集積化に十分な動作特性を有する素子を形成することである。
【０００９】
【発明の実施の形態】
次に、本発明に係る半導体素子の形成方法の実施の形態の具体例を図面を参照しながら説明する。図１乃至図５は、本発明の実施例に係る半導体素子の形成方法を説明するための断面図である。
【００１０】
図１を参照すると、第１シリコン層１１、埋込酸化膜１３、及び第２シリコン層１５で形成されるＳＯＩウェーハを形成する。次に、ＳＯＩウェーハの上部にパッド窒化膜１７を形成する。そして、素子分離マスク（図示せず）を利用したフォトリソグラフィー工程でパッド窒化膜１７と第２シリコン層１５をエッチングし、埋込酸化膜１３を露出させるトレンチ５０を形成する。次に、上記構造の全表面に第１高融点金属層１９を一定厚さ形成する。この時、第１高融点金属層１９は１００〜３００Åの厚さのタングステンをＣＶＤ方法にて形成したものである。ここで、タングステンの代わりにニッケル、コバルト又はチタニウムで形成することもできる。
【００１１】
図２を参照すると、ＳＯＩウェーハを熱処理し、第２シリコン層１５に接続される第１高融点金属層１９をシリサイド化させ、トレンチ５０の側壁に第１シリサイド層２１を形成する。この時、熱処理工程は、９００〜１０００℃の温度で１０〜６０秒間行う。その次に、埋込酸化膜１３上部、及びパッド窒化膜１７上部に残留した第１高融点金属層１９を湿式エッチング方法で除去する。この時、湿式エッチング方法は、ＨＮＯ３で１次湿式エッチングを行い、さらにＨＮＯ３溶液にＨＦ溶液を加え希釈して第２湿式エッチングする。
【００１２】
図３を参照すると、トレンチ５０を埋め込む素子分離用絶縁膜を表面上部全体に形成し、これを平坦化エッチングしてトレンチ５０を埋め込む素子分離膜２３を形成する。この時、素子分離膜２３と第２シリコン層１５の界面に第１シリサイド層２１が備えられる。
【００１３】
図４を参照すると、第２シリコン層１５を含む全体表面の上部に熱酸化膜及びゲート電極用導電層を蒸着し、これをゲート電極マスク（図示せず）を用いたフォトリソグラフィー工程でパターニングし、第２シリコン層１５との界面にゲート酸化膜２５が介在されたゲート電極２７を形成する。次に、ゲート電極２７をマスクにして第２シリコン層１５に低濃度の不純物をイオン注入し、低濃度の不純物接合領域２９を形成し、ゲート電極２７側壁に絶縁膜スペーサー３１を形成して絶縁膜スペーサー３１及びゲート電極２７をマスクにして第２シリコン層１５に高濃度の不純物をイオン注入し、高濃度の不純物接合領域３３を形成する。
【００１４】
次に、図５を参照すると、シリサイド工程で高濃度の不純物接合領域３３とゲート電極２７上部に第２シリサイド層３５を形成することにより、不純物接合領域３３の抵抗を減少させ素子の動作特性を向上させることができる。この時、シリサイド工程は、ゲート電極２７及び高濃度の不純物接合領域３３が形成された表面上部全体に第２高融点金属層（図示せず）を一定厚さ形成し、６５０〜７５０℃の温度で１０〜３０秒間第１熱処理工程を行った後、未反応の第２高融点金属層を除去し、８００〜１０００℃の温度で１０〜３０秒間第２熱処理工程を行ってシリサイド層を形成する。
【００１５】
【発明の効果】
以上で説明したように、本発明に係る半導体素子の形成方法は、ＳＯＩウェーハを利用したトランジスタを形成し、高濃度の不純物接合領域の上部及び側壁にもシリサイド層を形成して不純物接合領域の抵抗を最小化することにより、半導体素子の動作特性を向上させることができる効果がある。従って、高価なリソグラフィ工程を行わなくても超高速半導体素子を容易に形成することができ、半導体素子の生産単価を節減することができる効果を有する。
【図面の簡単な説明】
【図１】本発明の実施例に係る半導体素子の形成方法を説明するための断面図である。
【図２】本発明の実施例に係る半導体素子の形成方法を説明するための断面図である。
【図３】本発明の実施例に係る半導体素子の形成方法を説明するための断面図である。
【図４】本発明の実施例に係る半導体素子の形成方法を説明するための断面図である。
【図５】本発明の実施例に係る半導体素子の形成方法を説明するための断面図である。
【符号の説明】
１１ 第１シリコン層
１３ 埋込酸化膜
１５ 第２シリコン層
１７ パット窒化膜
１９ 第１高融点金属層
２１ 第１シリサイド層
２３ 素子分離膜
２５ ゲート酸化膜
２７ ゲート電極
２９ 低濃度の不純物接合領域
３１ 絶縁膜スペーサー
３３ 高濃度の不純物接合領域
３５ 第２シリサイド層
５０ トレンチ
Claims (7)
- 第１シリコン層、埋込絶縁膜及び第２シリコン層からなる積層構造のＳＯＩウェーハ上部にパッド絶縁膜を形成する工程と、
素子分離マスクを利用したフォトリソグラフィー工程で、前記パッド絶縁膜と第２シリコン層をエッチングして素子分離領域に、予定された部分の埋込絶縁膜を露出させるトレンチを形成する工程と、
前記トレンチ側壁に第１シリサイド層を形成する工程と、
前記トレンチを埋め込む素子分離膜を形成する工程と、
前記第２シリコン層上にゲート絶縁膜が介在されたゲート電極を形成する工程と、
前記ゲート電極側壁に絶縁膜スペーサーを形成する工程と、
前記絶縁膜スペーサー及び前記ゲート電極をマスクにして前記第２シリコン層に不純物をイオン注入して、不純物接合領域を形成する工程と、
前記ゲート電極及び前記不純物接合領域の上部に第２シリサイド層を形成する工程とを含むことを特徴とする半導体素子の形成方法。 - 前記第１シリサイド層は、表面上部全体に第１高融点金属層を１００〜３００Åの厚さでＣＶＤ法により形成してこれを熱処理した後、未反応の第１高融点金属層を除去して形成することを特徴とする請求項１記載の半導体素子の形成方法。
- 前記第１高融点金属層は、タングステン、ニッケル、コバルト又はチタニウムの中から選択される任意の一つの金属で形成することを特徴とする請求項２記載の半導体素子の形成方法。
- 前記熱処理の工程は、９００〜１０００℃の温度で１０〜６０秒の間行うことを特徴とする請求項２記載の半導体素子の形成方法。
- 前記未反応の第１高融点金属層の除去工程は、ＨＮＯ３ 溶液で１次湿式エッチングを行い、さらに前記ＨＮＯ３溶液にＨＦ溶液を加え希釈し、第２湿式エッチングして行うことを特徴とする請求項２記載の半導体素子の形成方法。
- 前記第２シリサイド層は、表面上部全体に第２高融点金属層を一定厚さ形成し、６５０〜７５０℃の温度で１０〜３０秒間の第１熱処理をした後、未反応の第２高融点金属層を除去し、８０００〜１０００℃の温度で１０〜３０秒間の第２熱処理をして形成することを特徴とする請求項１記載の半導体
素子の形成方法。 - 前記第２高融点金属層は、タングステン、ニッケル、コバルト又はチタニウムの中から選択される任意の一つの金属で形成することを特徴とする請求項６記載の半導体素子の形成方法。
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