JP2003197639A - 半導体素子及びその形成方法 - Google Patents
半導体素子及びその形成方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Abstract
(57)【要約】
【課題】 不純物接合領域の抵抗を最小化することによ
り、半導体素子の動作特性を向上させる。 【解決手段】 第１シリコン層１１、埋込絶縁膜１３及
び第２シリコン層１５からなる積層構造のＳＯＩウェー
ハと、前記第２シリコン層の素子分離領域が除去され形
成されたトレンチ５０と、前記トレンチ側壁に形成され
た第１シリサイド層２１と、前記トレンチを埋め込む活
性領域を定義する素子分離膜２３と、前記活性領域上に
ゲート絶縁膜が介在して形成されたゲート電極２７と、
前記ゲート電極の両側壁に形成された絶縁膜スペーサ３
１と、前記ゲート電極の両側の活性領域に形成された不
純物接合領域２９、３３と、前記ゲート電極と前記不純
物接合領域の上部に形成された第２シリサイド層３５と
を備える。
り、半導体素子の動作特性を向上させる。 【解決手段】 第１シリコン層１１、埋込絶縁膜１３及
び第２シリコン層１５からなる積層構造のＳＯＩウェー
ハと、前記第２シリコン層の素子分離領域が除去され形
成されたトレンチ５０と、前記トレンチ側壁に形成され
た第１シリサイド層２１と、前記トレンチを埋め込む活
性領域を定義する素子分離膜２３と、前記活性領域上に
ゲート絶縁膜が介在して形成されたゲート電極２７と、
前記ゲート電極の両側壁に形成された絶縁膜スペーサ３
１と、前記ゲート電極の両側の活性領域に形成された不
純物接合領域２９、３３と、前記ゲート電極と前記不純
物接合領域の上部に形成された第２シリサイド層３５と
を備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
形成方法に関し、特に、ＳＯＩ（ｓｉｌｉｃｏｎｏｎ
ｉｎｓｕｌａｔｏｒ）ウェーハの上部シリコン、即ち第
２シリコンの活性領域にトランジスタを形成し、活性領
域と素子分離領域の界面にシリサイド層を形成して素子
の動作特性を向上させる技術に関する。
形成方法に関し、特に、ＳＯＩ（ｓｉｌｉｃｏｎｏｎ
ｉｎｓｕｌａｔｏｒ）ウェーハの上部シリコン、即ち第
２シリコンの活性領域にトランジスタを形成し、活性領
域と素子分離領域の界面にシリサイド層を形成して素子
の動作特性を向上させる技術に関する。
【０００２】
【従来の技術】半導体素子が高集積化されゲート電極の
長さが０．１５μｍ以下に減少するに伴い、素子のチャ
ンネル抵抗が減少し、相対的に寄生抵抗成分が素子の動
作において占める比重が大きくなって高速動作を必要に
するロジック素子ではゲートと拡散層の抵抗と接触抵抗
を低めるためのシリサイド技術が必須的である。さら
に、素子が高集積化されるほど拡散層を利用した配線が
増えており、ゲート電極だけでなく拡散層の抵抗減少が
必要になった。しかし、ゲート電極の幅が減少され拡散
層が次第に浅くなり、それに伴いシリサイドの厚さが次
第にさらに減少し、拡散層の抵抗増加はますます大きく
なるという問題が発生している。
長さが０．１５μｍ以下に減少するに伴い、素子のチャ
ンネル抵抗が減少し、相対的に寄生抵抗成分が素子の動
作において占める比重が大きくなって高速動作を必要に
するロジック素子ではゲートと拡散層の抵抗と接触抵抗
を低めるためのシリサイド技術が必須的である。さら
に、素子が高集積化されるほど拡散層を利用した配線が
増えており、ゲート電極だけでなく拡散層の抵抗減少が
必要になった。しかし、ゲート電極の幅が減少され拡散
層が次第に浅くなり、それに伴いシリサイドの厚さが次
第にさらに減少し、拡散層の抵抗増加はますます大きく
なるという問題が発生している。
【０００３】そこで、超高集積化された半導体素子で
は、ＳＯＩウェーハを利用して浅い接合に対する問題を
解決しながら拡散層の抵抗を低める試みが行われてい
る。このような場合、サリサイドは線幅に対する依存性
のないコバルトサリサイドを用いているが、厚いサリサ
イドを形成する過程で素子分離膜エッジの空乏層領域で
サリサイドが側面成長して漏洩電流が発生し、また、シ
リサイドで用いられる高融点金属の拡散により漏洩電流
が誘発されるという問題点があった。
は、ＳＯＩウェーハを利用して浅い接合に対する問題を
解決しながら拡散層の抵抗を低める試みが行われてい
る。このような場合、サリサイドは線幅に対する依存性
のないコバルトサリサイドを用いているが、厚いサリサ
イドを形成する過程で素子分離膜エッジの空乏層領域で
サリサイドが側面成長して漏洩電流が発生し、また、シ
リサイドで用いられる高融点金属の拡散により漏洩電流
が誘発されるという問題点があった。
【０００４】
【発明が解決しようとする課題】そこで、本発明は上記
従来の半導体素子及びその形成方法における問題点に鑑
みてなされたものであって、本発明の目的は、ＳＯＩウ
ェーハの第２シリコン層で活性領域を定義する素子分離
膜と活性領域の第２シリコン層の界面にシリサイド層を
形成し、素子の高集積化を可能にする半導体素子及びそ
の形成方法を提供することにある。
従来の半導体素子及びその形成方法における問題点に鑑
みてなされたものであって、本発明の目的は、ＳＯＩウ
ェーハの第２シリコン層で活性領域を定義する素子分離
膜と活性領域の第２シリコン層の界面にシリサイド層を
形成し、素子の高集積化を可能にする半導体素子及びそ
の形成方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
になされた本発明に係る半導体素子は、第１シリコン
層、埋込絶縁膜及び第２シリコン層からなる積層構造の
ＳＯＩウェーハと、前記第２シリコン層の素子分離領域
が除去され形成されたトレンチと、前記トレンチ側壁に
形成された第１シリサイド層と、前記トレンチを埋め込
む活性領域を定義する素子分離膜と、前記活性領域上に
ゲート絶縁膜が介在して形成されたゲート電極と、前記
ゲート電極の両側壁に形成された絶縁膜スペーサと、前
記ゲート電極の両側の活性領域に形成された不純物接合
領域と、前記ゲート電極と前記不純物接合領域の上部に
形成された第２シリサイド層とを備えることを特徴とす
る。
になされた本発明に係る半導体素子は、第１シリコン
層、埋込絶縁膜及び第２シリコン層からなる積層構造の
ＳＯＩウェーハと、前記第２シリコン層の素子分離領域
が除去され形成されたトレンチと、前記トレンチ側壁に
形成された第１シリサイド層と、前記トレンチを埋め込
む活性領域を定義する素子分離膜と、前記活性領域上に
ゲート絶縁膜が介在して形成されたゲート電極と、前記
ゲート電極の両側壁に形成された絶縁膜スペーサと、前
記ゲート電極の両側の活性領域に形成された不純物接合
領域と、前記ゲート電極と前記不純物接合領域の上部に
形成された第２シリサイド層とを備えることを特徴とす
る。
【０００６】上記目的を達成するためになされた本発明
に係る半導体素子の形成方法は、第１シリコン層、埋込
絶縁膜及び第２シリコン層からなる積層構造のＳＯＩウ
ェーハ上部にパッド絶縁膜を形成する工程と、素子分離
マスクを利用したフォトリソグラフィー工程で、前記パ
ッド絶縁膜と第２シリコン層をエッチングして素子分離
領域に、予定された部分の埋込絶縁膜を露出させるトレ
ンチを形成する工程と、前記トレンチ側壁に第１シリサ
イド層を形成する工程と、前記トレンチを埋め込む素子
分離膜を形成する工程と、前記第２シリコン層に、ゲー
ト電極、絶縁膜スペーサ及び不純物接合領域が形成され
るトレンチを形成する工程と、前記ゲート電極及び前記
不純物接合領域の上部に第２シリサイド層を形成する工
程とを含むことを特徴とする。
に係る半導体素子の形成方法は、第１シリコン層、埋込
絶縁膜及び第２シリコン層からなる積層構造のＳＯＩウ
ェーハ上部にパッド絶縁膜を形成する工程と、素子分離
マスクを利用したフォトリソグラフィー工程で、前記パ
ッド絶縁膜と第２シリコン層をエッチングして素子分離
領域に、予定された部分の埋込絶縁膜を露出させるトレ
ンチを形成する工程と、前記トレンチ側壁に第１シリサ
イド層を形成する工程と、前記トレンチを埋め込む素子
分離膜を形成する工程と、前記第２シリコン層に、ゲー
ト電極、絶縁膜スペーサ及び不純物接合領域が形成され
るトレンチを形成する工程と、前記ゲート電極及び前記
不純物接合領域の上部に第２シリサイド層を形成する工
程とを含むことを特徴とする。
【０００７】また、前記第１シリサイド層は、表面上部
全体に第１高融点金属層を１００〜３００Åの厚さでＣ
ＶＤ方法により形成してこれを熱処理した後、未反応の
第１高融点金属層を除去して形成することを特徴とす
る。また、前記第１高融点金属層は、タングステン、ニ
ッケル、コバルト又はチタニウムの中から選択される任
意の一つの金属で形成することを特徴とする。また、前
記熱処理の工程は、９００〜１０００℃の温度で１０〜
６０秒の間行うことを特徴とする。また、前記未反応の
第１高融点金属層の除去工程は、ＨＮＯ３で１次湿式エ
ッチングを行い、さらに前記ＨＮＯ３溶液にＨＦ溶液を
加え希釈し、第２湿式エッチングして行うことを特徴と
する。また、前記第２シリサイド層は、表面上部全体に
第２高融点金属層を一定厚さ形成し、６５０〜７５０℃
の温度で１０〜３０秒間の第１熱処理をした後、未反応
の第２高融点金属層を除去し、８０００〜１０００℃の
温度で１０〜３０秒間の第２熱処理をして形成すること
を特徴とする。また、前記第２高融点金属層は、タング
ステン、ニッケル、コバルト又はチタニウムの中から選
択される任意の一つの金属で形成することを特徴とす
る。
全体に第１高融点金属層を１００〜３００Åの厚さでＣ
ＶＤ方法により形成してこれを熱処理した後、未反応の
第１高融点金属層を除去して形成することを特徴とす
る。また、前記第１高融点金属層は、タングステン、ニ
ッケル、コバルト又はチタニウムの中から選択される任
意の一つの金属で形成することを特徴とする。また、前
記熱処理の工程は、９００〜１０００℃の温度で１０〜
６０秒の間行うことを特徴とする。また、前記未反応の
第１高融点金属層の除去工程は、ＨＮＯ３で１次湿式エ
ッチングを行い、さらに前記ＨＮＯ３溶液にＨＦ溶液を
加え希釈し、第２湿式エッチングして行うことを特徴と
する。また、前記第２シリサイド層は、表面上部全体に
第２高融点金属層を一定厚さ形成し、６５０〜７５０℃
の温度で１０〜３０秒間の第１熱処理をした後、未反応
の第２高融点金属層を除去し、８０００〜１０００℃の
温度で１０〜３０秒間の第２熱処理をして形成すること
を特徴とする。また、前記第２高融点金属層は、タング
ステン、ニッケル、コバルト又はチタニウムの中から選
択される任意の一つの金属で形成することを特徴とす
る。
【０００８】一方、本発明の原理は、ＳＯＩウェーハの
第２シリコン層をエッチングし埋込酸化膜を露出させる
トレンチを形成し、これを埋め込む素子分離膜を形成
し、前記トレンチの側壁にシリサイド層を形成したあと
前記トレンチを埋め込む素子分離膜を形成することによ
り、素子分離領域の素子分離膜と活性領域の第２シリコ
ン層が成す界面にシリサイド層を形成し、後続工程で前
記第２シリコン層にシリサイド工程を利用したトランジ
スタを形成することにより、半導体素子の高集積化に十
分な動作特性を有する素子を形成することである。
第２シリコン層をエッチングし埋込酸化膜を露出させる
トレンチを形成し、これを埋め込む素子分離膜を形成
し、前記トレンチの側壁にシリサイド層を形成したあと
前記トレンチを埋め込む素子分離膜を形成することによ
り、素子分離領域の素子分離膜と活性領域の第２シリコ
ン層が成す界面にシリサイド層を形成し、後続工程で前
記第２シリコン層にシリサイド工程を利用したトランジ
スタを形成することにより、半導体素子の高集積化に十
分な動作特性を有する素子を形成することである。
【０００９】
【発明の実施の形態】次に、本発明に係る半導体素子及
びその形成方法の実施の形態の具体例を図面を参照しな
がら説明する。図１乃至図５は、本発明の実施例に係る
半導体素子の形成方法を説明するための断面図である。
びその形成方法の実施の形態の具体例を図面を参照しな
がら説明する。図１乃至図５は、本発明の実施例に係る
半導体素子の形成方法を説明するための断面図である。
【００１０】図１を参照すると、第１シリコン層１１、
埋込酸化膜１３、及び第２シリコン層１５で形成される
ＳＯＩウェーハを形成する。次に、ＳＯＩウェーハの上
部にパッド窒化膜１７を形成する。そして、素子分離マ
スク（図示せず）を利用したフォトリソグラフィー工程
でパッド窒化膜１７と第２シリコン層１５をエッチング
し、埋込酸化膜１３を露出させるトレンチ５０を形成す
る。次に、上記構造の全表面に第１高融点金属層１９を
一定厚さ形成する。この時、第１高融点金属層１９は１
００〜３００Åの厚さのタングステンをＣＶＤ方法にて
形成したものである。ここで、タングステンの代わりに
ニッケル、コバルト又はチタニウムで形成することもで
きる。
埋込酸化膜１３、及び第２シリコン層１５で形成される
ＳＯＩウェーハを形成する。次に、ＳＯＩウェーハの上
部にパッド窒化膜１７を形成する。そして、素子分離マ
スク（図示せず）を利用したフォトリソグラフィー工程
でパッド窒化膜１７と第２シリコン層１５をエッチング
し、埋込酸化膜１３を露出させるトレンチ５０を形成す
る。次に、上記構造の全表面に第１高融点金属層１９を
一定厚さ形成する。この時、第１高融点金属層１９は１
００〜３００Åの厚さのタングステンをＣＶＤ方法にて
形成したものである。ここで、タングステンの代わりに
ニッケル、コバルト又はチタニウムで形成することもで
きる。
【００１１】図２を参照すると、ＳＯＩウェーハを熱処
理し、第２シリコン層１５に接続される第１高融点金属
層１９をシリサイド化させ、トレンチ５０の側壁に第１
シリサイド層２１を形成する。この時、熱処理工程は、
９００〜１０００℃の温度で１０〜６０秒間行う。その
次に、埋込酸化膜１３上部、及びパッド窒化膜１７上部
に残留した第１高融点金属層１９を湿式エッチング方法
で除去する。この時、湿式エッチング方法は、ＨＮＯ３
で１次湿式エッチングを行い、さらにＨＮＯ３溶液にＨ
Ｆ溶液を加え希釈して第２湿式エッチングする。
理し、第２シリコン層１５に接続される第１高融点金属
層１９をシリサイド化させ、トレンチ５０の側壁に第１
シリサイド層２１を形成する。この時、熱処理工程は、
９００〜１０００℃の温度で１０〜６０秒間行う。その
次に、埋込酸化膜１３上部、及びパッド窒化膜１７上部
に残留した第１高融点金属層１９を湿式エッチング方法
で除去する。この時、湿式エッチング方法は、ＨＮＯ３
で１次湿式エッチングを行い、さらにＨＮＯ３溶液にＨ
Ｆ溶液を加え希釈して第２湿式エッチングする。
【００１２】図３を参照すると、トレンチ５０を埋め込
む素子分離用絶縁膜を表面上部全体に形成し、これを平
坦化エッチングしてトレンチ５０を埋め込む素子分離膜
２３を形成する。この時、素子分離膜２３と第２シリコ
ン層１５の界面に第１シリサイド層２１が備えられる。
む素子分離用絶縁膜を表面上部全体に形成し、これを平
坦化エッチングしてトレンチ５０を埋め込む素子分離膜
２３を形成する。この時、素子分離膜２３と第２シリコ
ン層１５の界面に第１シリサイド層２１が備えられる。
【００１３】図４を参照すると、第２シリコン層１５を
含む全体表面の上部に熱酸化膜及びゲート電極用導電層
を蒸着し、これをゲート電極マスク（図示せず）を用い
たフォトリソグラフィー工程でパターニングし、第２シ
リコン層１５との界面にゲート酸化膜２５が介在された
ゲート電極２７を形成する。次に、ゲート電極２７をマ
スクにして第２シリコン層１５に低濃度の不純物をイオ
ン注入し、低濃度の不純物接合領域２９を形成し、ゲー
ト電極２７側壁に絶縁膜スペーサー３１を形成して絶縁
膜スペーサー３１及びゲート電極２７をマスクにして第
２シリコン層１５に高濃度の不純物をイオン注入し、高
濃度の不純物接合領域３３を形成する。
含む全体表面の上部に熱酸化膜及びゲート電極用導電層
を蒸着し、これをゲート電極マスク（図示せず）を用い
たフォトリソグラフィー工程でパターニングし、第２シ
リコン層１５との界面にゲート酸化膜２５が介在された
ゲート電極２７を形成する。次に、ゲート電極２７をマ
スクにして第２シリコン層１５に低濃度の不純物をイオ
ン注入し、低濃度の不純物接合領域２９を形成し、ゲー
ト電極２７側壁に絶縁膜スペーサー３１を形成して絶縁
膜スペーサー３１及びゲート電極２７をマスクにして第
２シリコン層１５に高濃度の不純物をイオン注入し、高
濃度の不純物接合領域３３を形成する。
【００１４】次に、図５を参照すると、シリサイド工程
で高濃度の不純物接合領域３３とゲート電極２７上部に
第２シリサイド層３５を形成することにより、不純物接
合領域３３の抵抗を減少させ素子の動作特性を向上させ
ることができる。この時、シリサイド工程は、ゲート電
極２７及び高濃度の不純物接合領域３３が形成された表
面上部全体に第２高融点金属層（図示せず）を一定厚さ
形成し、６５０〜７５０℃の温度で１０〜３０秒間第１
熱処理工程を行った後、未反応の第２高融点金属層を除
去し、８００〜１０００℃の温度で１０〜３０秒間第２
熱処理工程を行ってシリサイド層を形成する。
で高濃度の不純物接合領域３３とゲート電極２７上部に
第２シリサイド層３５を形成することにより、不純物接
合領域３３の抵抗を減少させ素子の動作特性を向上させ
ることができる。この時、シリサイド工程は、ゲート電
極２７及び高濃度の不純物接合領域３３が形成された表
面上部全体に第２高融点金属層（図示せず）を一定厚さ
形成し、６５０〜７５０℃の温度で１０〜３０秒間第１
熱処理工程を行った後、未反応の第２高融点金属層を除
去し、８００〜１０００℃の温度で１０〜３０秒間第２
熱処理工程を行ってシリサイド層を形成する。
【００１５】
【発明の効果】以上で説明したように、本発明に係る半
導体素子及びその形成方法は、ＳＯＩウェーハを利用し
たトランジスタを形成し、高濃度の不純物接合領域の上
部及び側壁にもシリサイド層を形成して不純物接合領域
の抵抗を最小化することにより、半導体素子の動作特性
を向上させることができる効果がある。従って、高価な
リソグラフィ工程を行わなくても超高速半導体素子を容
易に形成することができ、半導体素子の生産単価を節減
することができる効果を有する。
導体素子及びその形成方法は、ＳＯＩウェーハを利用し
たトランジスタを形成し、高濃度の不純物接合領域の上
部及び側壁にもシリサイド層を形成して不純物接合領域
の抵抗を最小化することにより、半導体素子の動作特性
を向上させることができる効果がある。従って、高価な
リソグラフィ工程を行わなくても超高速半導体素子を容
易に形成することができ、半導体素子の生産単価を節減
することができる効果を有する。
【図１】本発明の実施例に係る半導体素子の形成方法を
説明するための断面図である。
説明するための断面図である。
【図２】本発明の実施例に係る半導体素子の形成方法を
説明するための断面図である。
説明するための断面図である。
【図３】本発明の実施例に係る半導体素子の形成方法を
説明するための断面図である。
説明するための断面図である。
【図４】本発明の実施例に係る半導体素子の形成方法を
説明するための断面図である。
説明するための断面図である。
【図５】本発明の実施例に係る半導体素子の形成方法を
説明するための断面図である。
説明するための断面図である。
１１ 第１シリコン層
１３ 埋込酸化膜
１５ 第２シリコン層
１７ パット窒化膜
１９ 第１高融点金属層
２１ 第１シリサイド層
２３ 素子分離膜
２５ ゲート酸化膜
２７ ゲート電極
２９ 低濃度の不純物接合領域
３１ 絶縁膜スペーサー
３３ 高濃度の不純物接合領域
３５ 第２シリサイド層
５０ トレンチ
Claims (9)
- 【請求項１】 第１シリコン層、埋込絶縁膜及び第２シ
リコン層からなる積層構造のＳＯＩウェーハと、 前記第２シリコン層の素子分離領域が除去され形成され
たトレンチと、 前記トレンチ側壁に形成された第１シリサイド層と、 前記トレンチを埋め込む活性領域を定義する素子分離膜
と、 前記活性領域上にゲート絶縁膜が介在して形成されたゲ
ート電極と、 前記ゲート電極の両側壁に形成された絶縁膜スペーサ
と、 前記ゲート電極の両側の活性領域に形成された不純物接
合領域と、 前記ゲート電極と前記不純物接合領域の上部に形成され
た第２シリサイド層とを備えることを特徴とする半導体
素子。 - 【請求項２】 前記第１、２シリサイド層は、チタニウ
ム、コバルト、ニッケル又はタングステンの中から選択
される任意の一つを利用して形成することを特徴とする
請求項１記載の半導体素子。 - 【請求項３】 第１シリコン層、埋込絶縁膜及び第２シ
リコン層からなる積層構造のＳＯＩウェーハ上部にパッ
ド絶縁膜を形成する工程と、 素子分離マスクを利用したフォトリソグラフィー工程
で、前記パッド絶縁膜と第２シリコン層をエッチングし
て素子分離領域に、予定された部分の埋込絶縁膜を露出
させるトレンチを形成する工程と、 前記トレンチ側壁に第１シリサイド層を形成する工程
と、 前記トレンチを埋め込む素子分離膜を形成する工程と、 前記第２シリコン層に、ゲート電極、絶縁膜スペーサ及
び不純物接合領域が形成されるトレンチを形成する工程
と、 前記ゲート電極及び前記不純物接合領域の上部に第２シ
リサイド層を形成する工程とを含むことを特徴とする半
導体素子の形成方法。 - 【請求項４】 前記第１シリサイド層は、表面上部全体
に第１高融点金属層を１００〜３００Åの厚さでＣＶＤ
方法により形成してこれを熱処理した後、未反応の第１
高融点金属層を除去して形成することを特徴とする請求
項３記載の半導体素子の形成方法。 - 【請求項５】 前記第１高融点金属層は、タングステ
ン、ニッケル、コバルト又はチタニウムの中から選択さ
れる任意の一つの金属で形成することを特徴とする請求
項４記載の半導体素子の形成方法。 - 【請求項６】 前記熱処理の工程は、９００〜１０００
℃の温度で１０〜６０秒の間行うことを特徴とする請求
項４記載の半導体素子の形成方法。 - 【請求項７】 前記未反応の第１高融点金属層の除去工
程は、ＨＮＯ３で１次湿式エッチングを行い、さらに前
記ＨＮＯ３溶液にＨＦ溶液を加え希釈し、第２湿式エッ
チングして行うことを特徴とする請求項４記載の半導体
素子の形成方法。 - 【請求項８】 前記第２シリサイド層は、表面上部全体
に第２高融点金属層を一定厚さ形成し、６５０〜７５０
℃の温度で１０〜３０秒間の第１熱処理をした後、未反
応の第２高融点金属層を除去し、８０００〜１０００℃
の温度で１０〜３０秒間の第２熱処理をして形成するこ
とを特徴とする請求項３記載の半導体素子の形成方法。 - 【請求項９】 前記第２高融点金属層は、タングステ
ン、ニッケル、コバルト又はチタニウムの中から選択さ
れる任意の一つの金属で形成することを特徴とする請求
項８記載の半導体素子の形成方法。
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| US8741725B2 (en) * | 2010-11-10 | 2014-06-03 | International Business Machines Corporation | Butted SOI junction isolation structures and devices and method of fabrication |
| US9093538B2 (en) * | 2011-04-08 | 2015-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR101831936B1 (ko) * | 2011-12-22 | 2018-02-26 | 삼성전자주식회사 | 박막 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 |
Family Cites Families (21)
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|---|---|---|---|---|
| US36233A (en) * | 1862-08-19 | Improved sausage-filler | ||
| US4522845A (en) * | 1983-06-20 | 1985-06-11 | Varian Associates, Inc. | Process for producing a layer of a metal silicide by applying multichromatic radiation |
| US4711017A (en) * | 1986-03-03 | 1987-12-08 | Trw Inc. | Formation of buried diffusion devices |
| FR2616576B1 (fr) * | 1987-06-12 | 1992-09-18 | Commissariat Energie Atomique | Cellule de memoire eprom et son procede de fabrication |
| US4839309A (en) * | 1988-03-30 | 1989-06-13 | American Telephone And Telegraph Company, At&T Technologies, Inc. | Fabrication of high-speed dielectrically isolated devices utilizing buried silicide outdiffusion |
| US5086017A (en) * | 1991-03-21 | 1992-02-04 | Industrial Technology Research Institute | Self aligned silicide process for gate/runner without extra masking |
| US5278438A (en) * | 1991-12-19 | 1994-01-11 | North American Philips Corporation | Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure |
| JPH07273321A (ja) * | 1994-03-29 | 1995-10-20 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5872044A (en) * | 1994-06-15 | 1999-02-16 | Harris Corporation | Late process method for trench isolation |
| US5830775A (en) * | 1996-11-26 | 1998-11-03 | Sharp Microelectronics Technology, Inc. | Raised silicided source/drain electrode formation with reduced substrate silicon consumption |
| JP3033526B2 (ja) * | 1997-06-13 | 2000-04-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100344818B1 (ko) * | 1997-09-24 | 2002-11-18 | 주식회사 하이닉스반도체 | 반도체소자및그의제조방법 |
| US6114733A (en) * | 1997-10-24 | 2000-09-05 | Texas Instruments Incorporated | Surface protective layer for improved silicide formation |
| US6060749A (en) * | 1998-04-23 | 2000-05-09 | Texas Instruments - Acer Incorporated | Ultra-short channel elevated S/D MOSFETS formed on an ultra-thin SOI substrate |
| US6133105A (en) * | 1999-04-27 | 2000-10-17 | United Microelectronics Corp. | Method of manufacturing borderless contact hole including a silicide layer on source/drain and sidewall of trench isolation structure |
| KR100338766B1 (ko) * | 1999-05-20 | 2002-05-30 | 윤종용 | 티(ｔ)형 소자분리막 형성방법을 이용한 엘리베이티드 샐리사이드 소오스/드레인 영역 형성방법 및 이를 이용한 반도체 소자 |
| US6432797B1 (en) * | 2001-01-25 | 2002-08-13 | Chartered Semiconductor Manufacturing Ltd. | Simplified method to reduce or eliminate STI oxide divots |
| US6649481B2 (en) * | 2001-03-30 | 2003-11-18 | Silicon-Based Technology Corp. | Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits |
| US6465847B1 (en) * | 2001-06-11 | 2002-10-15 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator (SOI) device with hyperabrupt source/drain junctions |
| KR20030011404A (ko) * | 2001-08-02 | 2003-02-11 | 삼성전자주식회사 | 에스오아이 반도체 소자 및 그 제조 방법 |
| US20030036233A1 (en) * | 2001-08-16 | 2003-02-20 | United Microelectronics Corp. | Method of forming a word line in an embedded dynamic random access memory |
-
2001
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-
2002
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- 2002-09-25 JP JP2002279822A patent/JP4086099B2/ja not_active Expired - Fee Related
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2003
- 2003-11-18 US US10/714,615 patent/US6847086B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8030730B2 (en) | 2004-06-22 | 2011-10-04 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| KR100891525B1 (ko) | 2007-10-02 | 2009-04-03 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
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