JP2004152790A - 半導体装置、及び、半導体装置の製造方法 - Google Patents

半導体装置、及び、半導体装置の製造方法 Download PDF

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Abstract

【課題】メタルゲート電極と低抵抗なソースドレイン電極を備えた半導体装置を提供する。
【解決手段】半導体基１上に素子領域と素子分離領域を形成する。素子領域を横断し、端部が前記素子分離領域に設けられたダミーゲートを形成する。素子分離領域にダミーゲートより低い第１領域を形成し、ダミーゲートを除いた素子領域に第１領域の上面より低いソースドレイン領域を形成する。ソースドレイン領域の周辺部に側壁を形成しソースドレイン不純物拡散層を形成する。ソースドレイン領域と第１領域の上方にダミーゲートと同じ高さの半導体膜を形成する。半導体膜の上面を酸化しシリコン酸化膜を形成し、このシリコン酸化膜をマスクに素子領域に設けられたダミーゲートを除去する。半導体膜をエッチングストッパーに素子分離領域に設けられたダミーゲートを後退させシリコン酸化膜を除去する。ダミーゲートに換えてゲート絶縁膜とゲート電極を形成する。半導体膜を除去しソースドレイン不純物拡散層を露出させ、ソースドレイン不純物拡散層上にソースドレイン電極を形成する。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、ダマシンゲートプロセスによるメタルゲート電極を備えた半導体装置に係り、特に、低抵抗なソースドレイン電極に関する。
【０００２】
【従来の技術】
メタルゲート電極を備えたトランジスタは、ダマシンゲートプロセスを使って作製することが出来る（例えば、特許文献１参照。）。また、ソースドレイン不純物拡散層上にニッケルシリサイドを形成してソースドレイン不純物拡散層に接続するソースドレイン電極の抵抗を低減させたトランジスタもある（例えば、特許文献２参照。）。
【０００３】
ダマシンゲートプロセスでは、ソースドレイン不純物拡散層を形成後にゲート絶縁膜形成や、チャネル部分へのイオン注入後の活性化のアニールを行う。これらのゲート絶縁膜形成やアニールは、６００℃以上の熱工程である。しかし、ニッケルシリサイドは、５００℃以上の熱工程によりアグロメレーションを起こし、ソースドレイン電極の抵抗が高抵抗になってしまうという問題点があった。
【０００４】
【特許文献１】
特開平４−１２３４３９号公報（請求項１、第１図）
【０００５】
【特許文献２】
特開２００２−１９８３６８号公報（請求項１、第１図）
【０００６】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、メタルゲート電極と低抵抗なソースドレイン電極を備えた半導体装置を提供することにある。
【０００７】
また、本発明の目的は、メタルゲート電極と低抵抗なソースドレイン電極を備えた半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記問題点を解決するための本発明の第１の特徴は、第１上面を有する素子領域とこの第１上面より低い第２上面を有し素子領域を囲む分離領域を有する半導体基板１と、第２上面上に設けられ素子領域に接し第１上面より高い第３上面を有する第１絶縁体と、第２上面上に設けられ素子領域と第１絶縁体に接し第３上面より高い第４上面を有する第２絶縁体を有する素子分離絶縁体と、第１上面上に設けられ第２絶縁体５１の側面に接する第１側壁と第１上面上に設けられ両端部が第１側壁の両端部にそれぞれ接続する第２側壁を有するソース側壁絶縁体と、第１上面上に設けられ第２絶縁体の側面に接する第３側壁と第１上面上に第２側壁に平行に設けられ両端部が第３側壁の両端部にそれぞれ接続する第４側壁を有するドレイン側壁絶縁体と、第１上面上と第３上面上に設けられ第２絶縁体、第２側壁と第４側壁の側面に接するゲート絶縁膜と、ゲート絶縁膜上に設けられ側面がゲート絶縁膜に接するゲート導電体と、第１上面上方に設けられ第１上面と電気的に接続し側面が第１側壁と第２側壁に接するソース導電体と、第１上面上方に設けられ第１上面と電気的に接続し側面が第３側壁と第４側壁に接するドレイン導電体を有する半導体装置にある。
【０００９】
本発明の第２の特徴は、半導体基板上に島状の素子領域を形成することと、素子領域の外周部に素子分離領域を形成することと、素子領域を横断し端部が素子分離領域に設けられたダミーゲートを形成することと、ダミーゲートを除いた素子分離領域をダミーゲートより低くすることと、ダミーゲートを除いた素子領域を露出させて素子分離領域より低いソースドレイン領域を形成することと、ソースドレイン領域の周辺にダミーゲートと素子分離領域に接するように側壁を形成することと、ソースドレイン領域の半導体基板にソースドレイン不純物拡散層を形成することと、ソースドレイン領域及びゲート配線を除く素子分離領域にダミーゲートと同じ高さの半導体膜を形成することと、半導体膜の上面を酸化しシリコン酸化膜を形成することと、シリコン酸化膜をマスクにダミーゲートを除去することと、半導体膜上面の酸化膜とダミーゲート下にあるバッファ膜をゲート配線部分の素子分離領域の一部分を除去することで素子分離領域、素子領域にゲート溝を形成することと、ゲート溝にゲート絶縁膜とゲート電極を形成することと、半導体膜を除去しソースドレイン不純物拡散層を露出させることと、ソースドレイン不純物拡散層上にソースドレイン電極を形成することを有する半導体装置の製造方法にある。
【００１０】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１と図２に示すように、半導体基板１、素子分離絶縁体５１乃至５３と、ソース側壁絶縁体７、８、２７、２８と、ドレイン側壁絶縁体９、１０、２９、３０と、ゲート絶縁膜１９と、ゲート導電体２０と、ソース導電体２１と、ドレイン導電体２２を有する。
【００１２】
半導体基板１は、素子領域と分離領域を有する。素子領域の上面は、分離領域の上面より高い。分離領域は素子領域を囲んでいる。半導体基板１の素子領域は、ソース不純物拡散層１３、ドレイン不純物拡散層１６、ライトドープトドレイン（ＬＤＤ）領域１１、１４とハロー（Ｈａｌｏ）領域１２、１５を有している。半導体基板１の導電型がｐ型であると、ハロー領域１２、１５の導電型はｐ型であり、ソース不純物拡散層１３、ドレイン不純物拡散層１６とＬＤＤ領域１１、１４の導電型はｎ型である。逆に、半導体基板１の導電型がｎ型であると、ハロー領域１２、１５の導電型はｎ型であり、ソース不純物拡散層１３、ドレイン不純物拡散層１６とＬＤＤ領域１１、１４の導電型はｐ型である。
【００１３】
素子分離絶縁体５１乃至５３は、第１絶縁体５２、５３と第２絶縁体５１を有する。第１絶縁体５２、５３は、半導体基板１の分離領域の上面上に設けられる。第１絶縁体５２、５３は、半導体基板１の素子領域に接する。第１絶縁体５２、５３の上面は、半導体基板１の素子領域の上面より高い。第２絶縁体５１は、半導体基板１の分離領域の上面上に設けられる。第２絶縁体５１は、半導体基板１の素子領域と第１絶縁体５２、５３に接する。第２絶縁体５１の上面は、第１絶縁体５２、５３の上面より高い。
【００１４】
ソース側壁絶縁体７、８、２７、２８は、第１側壁７、２７と第２側壁８、２８を有する。第１側壁７、２７は、半導体基板１の素子領域の上面上に設けられる。第１側壁７、２７は、第２絶縁体５１の側面に接する。第２側壁８、２８は、半導体基板１の素子領域の上面上に設けられる。第２側壁８、２８の両端部は、第１側壁７、２７の両端部にそれぞれ接続する。第２側壁８、２８は、両端部が第２絶縁体５１に接する。第１側壁７、２７は、下層２７がシリコン酸化膜で上層７がシリコン窒化膜の２層構造である。第２側壁８、２８は、下層２８がシリコン酸化膜で上層８がシリコン窒化膜の２層構造である。なお、第２側壁８、２８の下の半導体基板１の素子領域中には、ＬＤＤ領域１１が設けられている。ＬＤＤ領域１１の下の半導体基板１の素子領域中には、ハロー領域１２が設けられている。第１側壁７、２７の下の半導体基板１の素子領域中にも、ＬＤＤ領域とハロー領域１２が設けられるが、トランジスタの電気特性に影響しないので図示しない。
【００１５】
ドレイン側壁絶縁体９、１０、２９、３０は、第３側壁１０、３０と第４側壁９、２９を有する。第３側壁１０、３０は、半導体基板１の素子領域の上面上に設けられる。第３側壁１０、３０は、第２絶縁体５１の側面に接する。第４側壁９、２９の両端部は第３側壁１０、３０の両端部にそれぞれ接続する。第４側壁９、２９は、両端部が第２絶縁体５１に接する。第３側壁１０、３０は、下層３０がシリコン酸化膜で上層１０がシリコン窒化膜の２層構造である。第４側壁９、２９は、下層２９がシリコン酸化膜で上層９がシリコン窒化膜の２層構造である。第１側壁７、２７と第３側壁１０、３０の最上部の高さは、第２絶縁体５１の上面の高さに等しいか、より低い。第２側壁８、２８と第４側壁９、２９の最上部の高さは、第２絶縁体５１の上面の高さに等しい。なお、第４側壁９、２９の下の半導体基板１の素子領域中には、ＬＤＤ領域１４が設けられている。ＬＤＤ領域１４の下の半導体基板１の素子領域中には、ハロー領域１５が設けられている。第３側壁１０、３０の下の半導体基板１の素子領域中にも、ＬＤＤ領域とハロー領域が設けられているが、トランジスタの電気特性に影響しないので図示しない。
【００１６】
ゲート絶縁膜１９は、半導体基板１の素子領域の上面上と第１絶縁体５２、５３の上面上に設けられる。ゲート絶縁膜１９は、第２絶縁体５１、第２側壁８、２８と第４側壁９、２９の側面に接する。ゲート絶縁膜１９は、高誘電体を有する。
【００１７】
ゲート導電体２０は、ゲート絶縁膜１９上に設けられる。ゲート導電体２０の側面は、ゲート絶縁膜１９に接する。ゲート絶縁膜１９とゲート導電体２０の最上部の高さは、第２絶縁体５１の上面の高さに等しい。ゲート導電体２０は、メタルである。
【００１８】
ソース導電体２１は、半導体基板１の素子領域のソース領域１３の上面上方に設けられる。ソース導電体２１は、半導体基板１の素子領域と電気的に接続する。ソース導電体２１の側面は、第１側壁７、２７と第２側壁８、２８に接する。なお、ソース不純物拡散層１３は、第２絶縁体５１に接しない。あるいは、第２絶縁体５１に接する場合であっても、第２絶縁体５１の近傍のソース不純物拡散層１３の活性不純物濃度は、ソース不純物拡散層１３の活性不純物濃度の平均値より低い。
【００１９】
ドレイン導電体２２は、半導体基板１の素子領域のドレイン不純物拡散層１６の上面上方に設けられる。ドレイン導電体２２は、半導体基板１の素子領域と電気的に接続する。ドレイン導電体２２の側面は、第３側壁１０、３０と第４側壁９、２９に接する。なお、ドレイン不純物拡散層１６は、第２絶縁体５１に接しない。あるいは、第２絶縁体５１に接する場合であっても、第２絶縁体５１の近傍のドレイン不純物拡散層１６の活性不純物濃度は、ドレイン不純物拡散層１６の活性不純物濃度の平均値より低い。
【００２０】
ソース導電体２１とドレイン導電体２２の最上部の高さは、第２絶縁体５１の上面の高さに等しい。ソース導電体２１と前記ドレイン導電体２２がメタルである。また、ソース導電体２１とドレイン導電体２２は、シリサイドであってもよい。
【００２１】
ゲート電極に多結晶シリコンを採用した場合には、ゲート電極に空乏層が生じ、ゲート絶縁膜の実効膜厚が増加する。この実効膜厚の増加は、ゲート絶縁膜を薄膜化すると無視できず、トランジスタの駆動力を低下させる。そこで、ゲート電極にメタル電極を採用する。このことにより、ゲート電極の空乏層を抑えることができる。
【００２２】
また、ソースドレイン電極もメタル電極にすることでソースドレイン電極の抵抗を低減できる。このことによっても、トランジスタの駆動力等の性能を向上出来る。ソースドレイン不純物拡散層１３、１６が第２絶縁体５１に接している場合には、その接触面を介してソースドレイン不純物拡散層１３、１６とソースドレイン不純物拡散層１３、１６の下の半導体基板１の間にリーク電流が流れる場合がある。第１の実施の形態の半導体装置では、ソースドレイン不純物拡散層１３、１６が第２絶縁体５１に接していないので、ソースドレイン不純物拡散層１３、１６とソースドレイン不純物拡散層１３、１６の下の半導体基板１の間でリーク電流は流れにくい。
【００２３】
本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。まず、半導体基板１として、ｐ型シリコン（Ｓｉ）基板を用意する。図３に示すように、シリコン基板１上にバッファ酸化膜２となるシリコン酸化（ＳｉＯ２）膜を熱酸化法により成膜する。バッファ酸化膜２上にダミー多結晶シリコン（Ｓｉ）３とシリコン窒化（Ｓｉ３Ｎ４）膜を化学気相成長（ＣＶＤ）法により成膜する。
【００２４】
次に、レジストを素子領域のパターンでパターニングする。図４と図５に示すように、リアクティブ・イオン・エッチング（ＲＩＥ）により、シリコン窒化膜４、多結晶シリコン３の全てと、シリコン基板１を所定の深さまで異方性エッチングする。レジストを除去する。このことにより、半導体基板１上に島状の素子領域が形成される。
【００２５】
ウェハ全面に絶縁膜、例えば、シリコン酸化膜５をＣＶＤ法により堆積させる。図６に示すように、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりシリコン窒化膜４の上面が露出するまで研磨して、ウェハ表面を平坦化する。このことにより、素子領域の外周部に、シリコン酸化膜５が埋め込まれた素子分離領域が形成される。
【００２６】
次に、図７と図８に示すように、ゲート電極の領域を規定するレジスト６をパターニングする。レジスト６は、素子領域を横断し、端部が素子分離領域に設けられる。図９に示すように、レジスト６をマスクとし、多結晶シリコン３をストッパーとして、シリコン窒化膜４を異方性エッチングする。この異方性エッチングによって、素子分離領域のシリコン酸化膜５１を、シリコン窒化膜４の膜厚よりは浅い深さだけ異方性エッチングする。なお、これらの異方性エッチングは、同時に行うことが望ましいが、別々に行ってもよい。続いて、図１０に示すように、レジスト６とシリコン酸化膜５１をマスクとし、バッファ酸化膜２をストッパーとして、多結晶シリコン３を異方性エッチングする。レジスト６を除去する。このことにより、素子領域を横断し、端部が素子分離領域に接したダミーゲート３、４が形成される。ダミーゲートは上層４がシリコン窒化層であり上層４の下の層３が多結晶シリコン層３である２層構造を有する。そして、素子分離領域にダミーゲート３、４より低いシリコン酸化膜５１の上面を有する第１領域が形成され、ダミーゲート３、４を除いた素子領域に第１領域より低いバッファ酸化膜２の上面を有するソースドレイン領域が形成される。
【００２７】
バッファ酸化膜２をエッチングすることなく、ダミーゲートのシリコン窒化膜４をマスクに、すなわちゲート電極のパターンに自己整合的にＬＤＤ領域１１、１４とハロー領域１３、１６にそれぞれエクステンション及びハローのイオン注入を行う。その後にダメージ回復のアニールを行う。シリコン窒化膜を全面に堆積させ、シリコン酸化膜２、５１、５２をストッパーとしてシリコン窒化膜を異方性エッチングによりエッチバックする。このことにより、ソースドレイン領域の周辺部に側壁７乃至１０が形成される。図１１と図１２に示すように、ソースドレイン不純物拡散層１３、１６にイオン注入を行い、注入した不純物の活性化とダメージ回復のためにアニールを行う。ソースドレイン領域の下方の半導体基板１にソースドレイン不純物拡散層１３、１６が形成される。なお、後のダミーゲートを除去したあとのゲート溝の開口に半導体基板１のチャネル部分へのイオン注入を行う場合は、そのチャネル部分へのイオン注入の後にまとめて活性化のアニールを行うことが出来る。アニールの回数を減らせるので、不純物の熱拡散によるソースドレイン不純物拡散層１３、１６の広がりを最小限に抑えることが出来るので、小さなソースドレイン不純物拡散層１３、１６を要求する微細なトランジスタの形成に有利である。
【００２８】
ウェハ全面にダミーソースドレイン電極となる多結晶シリコン膜１７をＣＶＤ法にて堆積させる。なお、多結晶シリコン膜１７は、熱酸化膜の形成可能な半導体膜であれば良く、例えば、シリコンゲルマニウム（ＳｉＧｅ）であってもよい。ＣＭＰによりダミーゲートのシリコン窒化膜４の上面まで研磨しウェハを平坦化する。図１３と図１４に示すように、ゲートパターン以外の領域に多結晶シリコン１７が埋め込まれ露出する。ゲートパターン以外の領域に前記ダミーゲートと同じ高さの半導体膜１７が形成される。
【００２９】
続いて、図１５に示すように、多結晶シリコン膜１７の上面を熱酸化し、シリコン酸化膜１８を形成する。このことにより、トランジスタのチャネルに相当する領域の、ダミーゲートのシリコン窒化膜４とシリコン窒化膜の側壁８、９以外がシリコン酸化膜１８、５２、５３に覆われる。
【００３０】
図１６と図１７に示すように、シリコン酸化膜１８、５２、５３をマスクに、露出しているシリコン窒化膜４をエッチングする。また、側壁８、９の上部をエッチングされる。
【００３１】
図１８に示すように、シリコン酸化膜１８、５２、５３をマスクに、バッファ酸化膜２をストッパーとして、ダミーゲートの多結晶シリコン３をエッチングする。
【００３２】
図１９と図２０に示すように、多結晶シリコン膜１７と半導体基板１をエッチングストッパーに、異方性エッチングにより、素子分離領域に設けられたダミーゲートパターンのシリコン酸化膜５２、５３を掘って後退させ、シリコン酸化膜１８とバッファ酸化膜２を除去する。このことにより、素子領域に設けられたダミーゲートが除去され、ゲート電極が埋め込まれるゲート溝が形成される。なお、このとき、ゲート溝以外の領域はダミーソースドレイン電極として堆積させた多結晶シリコン膜１７で覆われている。露出したシリコン基板１に、必要に応じてチャネルイオン注入を行い、注入した不純物の活性化のアニールを行う。
【００３３】
ゲート絶縁膜１９を堆積させる。ゲート電極材料となるメタルを堆積させる。ＣＭＰで側壁８、９の上面まで研磨し、ウェハを平坦化する。このことで、図２１と図２２に示すように、ゲート溝にゲート絶縁膜１９とゲート電極２０が埋め込まれ、ゲート配線が完成する。ゲート電極２０には、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、金（Ａｕ）などがある。ただし、必ずしも上記材料のみに限定されるものではない。ゲート電極２０にシリサイドを使うことが出来る。シリサイドとしては、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、ニオブシリサイド（ＮｂＳｉ）、タンタルシリサイド（ＴａＳｉ）等と用いることが出来る。ゲート電極２０は単層とは限らず、複層または複数のメタルを混合・反応させ形成されていても良い。また、複数種類の電極が一枚のウェハ上に形成されていても良い。ゲート絶縁膜１９は高誘電体を有することが望ましい。ゲート絶縁膜１９には、酸化タンタル（Ｔａ２Ｏ５）膜、ハフニウム（Ｈｆ）やジルコニウム（Ｚｒ）を含んだ高誘電体膜、メタル酸化物膜、シリケート膜や酸化アルミニウム（Ａｌ２Ｏ３）膜、あるいはこれらの膜の混合膜でもよい。
【００３４】
バッファ酸化膜２８、２９をストッパーとして、平坦化後にも露出しているダミーソースドレイン電極の多結晶シリコン膜１７をＣＤＥで除去する。さらに、側壁７乃至１０をマスクに、シリコン基板１をストッパーとして、バッファ酸化膜２８、２９をエッチングする。このことにより、図２３に示すように、シリコン基板１のソース不純物拡散層１３の上面とドレイン不純物拡散層１６の上面が露出する。
【００３５】
ソース不純物拡散層１３の上面とドレイン不純物拡散層１６の上面を含めウェハ全面にメタルを堆積させる。側壁７乃至１０とシリコン絶縁膜５１の上面に堆積したメタルをＣＭＰで研磨し除去し、ウェハを平坦化する。このことにより、図１と図２に示すように、ソースドレイン不純物拡散層１３、１６上にメタルのソースドレイン電極２１と２２が形成される。ソースドレイン電極２１と２２にはゲート電極と同じ材料を用いることができる。シリコン基板１とソースドレイン電極２１、２２の間の接触抵抗を低減させるために、ソースドレイン電極２１、２２の下層にシリサイドを形成してもよい。また、シリサイドは堆積させてもよいし、メタルとシリコン基板１を反応させてシリコン基板１に食い込むように形成してもよい。反応させるメタルとしては、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）等と用いることが出来る。 シリサイド形成の熱工程は一回に限らず、複数回行ってもよい。例えば、コバルトシリサイド（ＣｏＳｉ）の場合は、まず、コバルトを堆積し、４７５℃程度の低温の熱処理を行う。エッチャントに硫酸と過酸化水素水の混合溶液を用いたウェットエッチングで未反応のコバルトを除去する。そして、再度、８００℃程度の高温の熱処理を行う。このように、コバルトの場合、シリサイド反応を２回に分けて行う。
【００３６】
この後の半導体装置の製造方法は、通常の半導体装置の製造方法と同じである。すなわち、層間絶縁膜として例えばシリコン酸化膜をウェハ全面に堆積し、ゲート電極２０とソースドレイン電極２１、２２の上に層間絶縁膜を貫通するコンタクトホールを形成する。ゲート電極２０やソースドレイン電極２１、２２に接続するコンタクト電極をコンタクトホール内に形成する。最後にコンタクト電極に接続する配線を層間絶縁膜の上に形成する。
【００３７】
なお、Ｗｅｌｌ形成のためのイオン注入とアニールは、ダミーゲートの積層膜３、４を形成する前か、シリコン基板１をエッチングする前に行う。このとき、Ｗｅｌｌ領域と素子領域との位置合わせのため、ダミーゲートの積層膜３、４を形成する前にあらかじめシリコン基板１をエッチングして合わせマークを形成する。このことにより、合わせ精度を向上させることが出来る。また、トランジスタのしきい値調整のために行われるチャネルのイオン注入も、Ｗｅｌｌ形成のためのイオン注入に前後して行ってもよい。
【００３８】
第１の実施の形態によれば、ゲート電極２０では、ゲート抵抗を低減し、ゲート空乏化を防いでトランジスタ自体の駆動力を向上させることができる。ソースドレイン電極２１、２２では、ソース−ドレイン間のオン抵抗を低減することができる。このことにより、集積回路等の半導体装置では、回路抵抗が抑えられ、インバータ回路で動作速度が向上する等の性能が向上する。
【００３９】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図２４と図２５に示すように、図１と図２の第１の実施の形態に係る半導体装置と比較して、側壁７乃至１０とその周辺の構造とシリサイド層２５、２６を有することが異なっている。
【００４０】
側壁７乃至１０は、第１の実施の形態の半導体装置の２層構造と異なり、単層構造である。側壁７、１０の上端の高さは、シリコン酸化膜５１の上面の高さに等しいかあるいは低くてもよい。
【００４１】
シリサイド層２５、２６は、ソースドレイン電極２１、２２とソースドレイン不純物拡散層１３、１６の間に設けられる。このことにより、ソースドレイン不純物拡散層１３、１６とソースドレイン電極２１、２２の間の接触抵抗が低減する。また、シリサイド層２５、２６は、シリコン酸化膜５１に接しない。シリコン酸化膜５１に接している場合には、その接触面を介してシリサイド層２５、２６とソースドレイン不純物拡散層１３、１６の下の半導体基板１の間にリーク電流が流れる場合がある。第２の実施の形態の半導体装置では、シリサイド層２５、２６が第２絶縁体５１に接していないので、シリサイド層２５、２６とソースドレイン不純物拡散層１３、１６の下の半導体基板１の間でリーク電流は流れにくい。
【００４２】
本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。第２の実施の半導体装置の製造方法のはじめは、第１の実施の半導体装置の製造方法における図３乃至８関する製造方法と同じである。
【００４３】
次に、図２６に示すように、レジスト６をマスクとし、多結晶シリコン３をストッパーとして、シリコン窒化膜４を異方性エッチングする。この異方性エッチングによって、素子分離領域のシリコン酸化膜５１を、シリコン窒化膜４の膜厚に等しい深さだけか、あるいは、より深く異方性エッチングする。続いて、図２７に示すように、レジスト６とシリコン酸化膜５１をマスクとし、バッファ酸化膜２をストッパーとして、多結晶シリコン３を異方性エッチングする。レジスト６を除去する。このことにより、ダミーゲート３、４が形成される。
【００４４】
シリコン窒化膜４をマスクとし、シリコン基板１をストッパーとして、バッファ酸化膜２を異方性エッチングする。このことにより、素子分離領域にダミーゲート３、４より低いシリコン酸化膜５１の上面が形成され、ダミーゲート３、４を除いた素子領域にシリコン基板１の上面を有するソースドレイン領域が形成される。
【００４５】
ダミーゲートのシリコン窒化膜４をマスクに、ＬＤＤ領域１１、１４とハロー領域１２、１５にそれぞれエクステンション及びハローのイオン注入を行う。その後にダメージ回復のアニールを行う。図２８と図２９に示すように、ソースドレイン領域の周辺部に側壁７乃至１０が形成される。また、シリコン絶縁膜５２、５３の側面に接するように側壁２３、２４が形成される。
【００４６】
シリコン酸化膜３１をウェハ全面にコンフォーマルに堆積させる。図２８と図２９に示すように、ソースドレイン不純物拡散層１３、１６にイオン注入を行い、注入した不純物の活性化とダメージ回復のためにアニールを行う。
【００４７】
ウェハ全面に多結晶シリコン膜１７をＣＶＤ法にて堆積させる。図３０と図３１に示すように、ＣＭＰによりシリコン窒化膜４の上面まで研磨する。
【００４８】
続いて、図３２に示すように、多結晶シリコン膜１７の上面を熱酸化し、シリコン酸化膜１８を形成する。
【００４９】
図３３と図３４に示すように、シリコン酸化膜１８、５２、５３をマスクに、シリコン窒化膜４をエッチングする。また、側壁８、９の上部がエッチングされる。
【００５０】
図３５に示すように、シリコン酸化膜１８、５２、５３をマスクに、バッファ酸化膜２をストッパーとして、多結晶シリコン３をエッチングする。
【００５１】
図３６と図３７に示すように、多結晶シリコン膜１７と半導体基板１をエッチングストッパーに、シリコン酸化膜５２、５３を掘って後退させ、シリコン酸化膜１８とバッファ酸化膜２を除去する。
【００５２】
ゲート絶縁膜１９を堆積させる。ゲート電極材料となるメタルを堆積させる。ＣＭＰでシリコン酸化膜５１の上面まで研磨する。このことで、図３８と図３９に示すように、ゲート溝にゲート絶縁膜１９とゲート電極２０が埋め込まれる。
【００５３】
シリコン酸化膜３１をストッパーとして、多結晶シリコン膜１７をＣＤＥで除去する。さらに、側壁７乃至１０とシリコン基板１をストッパーとして、シリコン酸化膜３１を等方的にエッチングする。このときシリコン酸化膜５１もエッチングされるが半導体装置の構造に大きな変化はない。シリコン基板１のソース不純物拡散層１３の上面とドレイン不純物拡散層１６の上面が露出する。
【００５４】
メタル膜をウェハ全面に成膜する。メタル膜とシリコン基板１を加熱して反応させてシリコン基板１に食い込むようにシリサイド層２５、２６を形成する。図４０と図４１に示すように、未反応のメタル膜を、シリサイド層２５、２６に対して選択的にエッチングする。側壁７と１０により、シリサイド層２５、２６が、シリコン絶縁膜５１の側面に接することはない。
【００５５】
シリサイド層２５、２６の上面を含めウェハ全面にメタルを堆積させる。図２４と図２５に示すように、側壁８、９とシリコン絶縁膜５１の上面に堆積したメタルをＣＭＰで研磨し除去する。
【００５６】
この後の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と同じである。
【００５７】
第２の実施の形態によれば、ゲート電極２０では、ゲート抵抗を低減し、ゲート空乏化を防いでトランジスタ自体の駆動力を向上させることができる。ソースドレイン電極２１、２２では、リーク電流を増やすこと無く、ソース−ドレイン間のオン抵抗を第１の実施の形態の場合より低減することができる。
【００５８】
（第２の実施の形態の変形例）
本発明の第２の実施の形態の変形例に係る半導体装置は、図４２に示すように、図２５の第２の実施の形態に係る半導体装置と比較して、側壁７乃至１０、３７乃至４０とその周辺の構造が異なっている。
【００５９】
側壁７乃至１０、３７乃至４０は、第２の実施の形態の半導体装置の単層構造と異なり、側面に対する垂線方向にシリコン酸化膜３７乃至４０とシリコン窒化膜７乃至１０の２層構造である。
【００６０】
また、シリサイド層２５、２６を、シリコン酸化膜５１から、さらに、シリコン酸化膜３７乃至４０の膜厚分程度離すことができる。第２の実施の形態の変形例の半導体装置では、さらに、シリサイド層２５、２６とソースドレイン不純物拡散層１３、１６の下の半導体基板１の間でリーク電流は流れにくい。
【００６１】
本発明の第２の実施の形態の変形例に係る半導体装置の製造方法について説明する。第２の実施の形態の変形例の半導体装置の製造方法のはじめは、第２の実施の半導体装置の製造方法における図３９までに関する製造方法と同じである。
【００６２】
次に、シリコン酸化膜３１をストッパーとして、多結晶シリコン膜１７をＣＤＥで除去する。さらに、シリコン基板１をストッパーとして、シリコン酸化膜３１を異方性エッチングする。シリコン基板１のソース不純物拡散層１３の上面とドレイン不純物拡散層１６の上面が露出する。側壁３７乃至４０が形成される。
【００６３】
メタル膜をウェハ全面に成膜する。メタル膜とシリコン基板１を加熱して反応させてシリコン基板１に食い込むようにシリサイド層２５、２６を形成する。図４３に示すように、未反応のメタル膜を、シリサイド層２５、２６に対して選択的にエッチングする。側壁３７と４０により、シリサイド層２５、２６が、シリコン絶縁膜５１の側面からさらに離れる。
【００６４】
シリサイド層２５、２６の上面を含めウェハ全面にメタルを堆積させる。図４２に示すように、側壁８、９とシリコン絶縁膜５１の上面に堆積したメタルをＣＭＰで研磨し除去する。
【００６５】
この後の半導体装置の製造方法は、第１の実施の形態の半導体装置の製造方法と同じである。
【００６６】
第２の実施の形態の変形例によれば、ゲート電極２０では、ゲート抵抗を低減し、ゲート空乏化を防いでトランジスタ自体の駆動力を向上させることができる。ソースドレイン電極２１、２２では、リーク電流を増やすこと無く、ソース−ドレイン間のオン抵抗を第１の実施の形態の場合より低減することができる。
【００６７】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することが出来る。
【００６８】
メタル電極の形成方法もＣＭＰによって溝に埋め込み場合以外に、レジストとパターニング後にＲＩＥ等の異方性エッチングを行ってゲート電極を加工しても良い。
【００６９】
また、シリコン基板１は、半導体基板であれば良い。半導体基板としては、シリコンオンインシュレイター（ＳＯＩ）基板のシリコン層、またはシリコンゲルマニウム（ＳｉＧｅ）混晶、炭化シリコンゲルマニウム（ＳｉＧｅＣ）混晶などの半導体基板であってもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、メタルゲート電極と低抵抗なソースドレイン電極を備えた半導体装置を提供できる。
【００７１】
また、本発明によれば、メタルゲート電極と低抵抗なソースドレイン電極を備えた半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の上面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の断面図である。（ａ）は、図１のＩ−Ｉ方向の断面図であり、（ｂ）は図１のＩＩ−ＩＩ方向の断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その１）の断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その２）の上面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その２）の断面図である。（ａ）は、図４のＩ−Ｉ方向の断面図であり、（ｂ）は図４のＩＩ−ＩＩ方向の断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その３）の断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その４）の上面図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その４）の断面図である。（ａ）は、図７のＩ−Ｉ方向の断面図であり、（ｂ）は図７のＩＩ−ＩＩ方向の断面図である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その５）の断面図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その６）の断面図である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その７）の上面図である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その７）の断面図である。（ａ）は、図１１のＩ−Ｉ方向の断面図であり、（ｂ）は図１１のＩＩ−ＩＩ方向の断面図である。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その８）の上面図である。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その８）の断面図である。（ａ）は、図１３のＩ−Ｉ方向の断面図であり、（ｂ）は図１３のＩＩ−ＩＩ方向の断面図である。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その９）の断面図である。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その１０）の上面図である。
【図１７】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その１０）の断面図である。（ａ）は、図１６のＩ−Ｉ方向の断面図であり、（ｂ）は図１６のＩＩ−ＩＩ方向の断面図である。
【図１８】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その１１）の断面図である。
【図１９】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その１２）の上面図である。
【図２０】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その１２）の断面図である。（ａ）は、図１９のＩ−Ｉ方向の断面図であり、（ｂ）は図１９のＩＩ−ＩＩ方向の断面図である。
【図２１】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その１３）の上面図である。
【図２２】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その１３）の断面図である。（ａ）は、図２１のＩ−Ｉ方向の断面図であり、（ｂ）は図２１のＩＩ−ＩＩ方向の断面図である。
【図２３】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その１４）の断面図である。
【図２４】本発明の第２の実施の形態に係る半導体装置の上面図である。
【図２５】本発明の第２の実施の形態に係る半導体装置の断面図である。（ａ）は、図２４のＩ−Ｉ方向の断面図であり、（ｂ）は図２４のＩＩ−ＩＩ方向の断面図である。
【図２６】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その１）の断面図である。
【図２７】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その２）の断面図である。
【図２８】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その３）の上面図である。
【図２９】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その３）の断面図である。（ａ）は、図２８のＩ−Ｉ方向の断面図であり、（ｂ）は図２８のＩＩ−ＩＩ方向の断面図である。
【図３０】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その４）の上面図である。
【図３１】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その４）の断面図である。（ａ）は、図３０のＩ−Ｉ方向の断面図であり、（ｂ）は図３０のＩＩ−ＩＩ方向の断面図である。
【図３２】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その５）の断面図である。
【図３３】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その６）の上面図である。
【図３４】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その６）の断面図である。（ａ）は、図３３のＩ−Ｉ方向の断面図であり、（ｂ）は図３３のＩＩ−ＩＩ方向の断面図である。
【図３５】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その７）の断面図である。
【図３６】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その８）の上面図である。
【図３７】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その８）の断面図である。（ａ）は、図３６のＩ−Ｉ方向の断面図であり、（ｂ）は図３６のＩＩ−ＩＩ方向の断面図である。
【図３８】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その９）の上面図である。
【図３９】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その９）の断面図である。（ａ）は、図３８のＩ−Ｉ方向の断面図であり、（ｂ）は図３８のＩＩ−ＩＩ方向の断面図である。
【図４０】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その１０）の上面図である。
【図４１】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための半導体装置の製造途中（その１０）の断面図である。（ａ）は、図４０のＩ−Ｉ方向の断面図であり、（ｂ）は図４０のＩＩ−ＩＩ方向の断面図である。
【図４２】本発明の第２の実施の形態の変形例に係る半導体装置の断面図である。
【図４３】本発明の第２の実施の形態の変形例に係る半導体装置の製造方法を説明するための半導体装置の製造途中の断面図である。
【符号の説明】
１ シリコン基板
２ シリコン酸化膜
３ ポリシリコン膜
４ シリコン窒化膜
５、５１、５２、５３ ＳＴＩ（シリコン酸化膜）
６ レジスト
７乃至１０ サイドウォール（シリコン窒化膜）
１１、１４ ＬＤＤ領域
１２、１５ ハロー領域
１３ ソース不純物拡散層
１６ ドレイン不純物拡散層
１７ ポリシリコン膜
１８ シリコン酸化膜
１９ ゲート絶縁膜
２０ ゲート電極
２１ ソース電極
２２ ドレイン電極
２３、２４ サイドウォール（シリコン窒化膜）
２５、２６ シリサイド
２７乃至３１、３７乃至４０ シリコン酸化膜

Claims (20)

  1. 第１上面を有する素子領域と、前記第１上面より低い第２上面を有し前記素子領域を囲む分離領域を有する半導体基板と、
    前記第２上面上に設けられ前記素子領域に接し前記第１上面より高い第３上面を有する第１絶縁体と、前記第２上面上に設けられ前記素子領域と前記第１絶縁体に接し前記第３上面より高い第４上面を有する第２絶縁体を有する素子分離絶縁体と、
    前記第１上面上に設けられ前記第２絶縁体の側面に接する第１側壁と、前記第１上面上に設けられ両端部が前記第１側壁の両端部にそれぞれ接続する第２側壁を有するソース側壁絶縁体と、
    前記第１上面上に設けられ前記第２絶縁体の側面に接する第３側壁と、前記第１上面上に前記第２側壁に平行に設けられ両端部が前記第３側壁の両端部にそれぞれ接続する第４側壁を有するドレイン側壁絶縁体と、
    前記第１上面上と前記第３上面上に設けられ、前記第２絶縁体、前記第２側壁と前記第４側壁の側面に接するゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられ、側面が前記ゲート絶縁膜に接するゲート導電体と、
    前記第１上面上方に設けられ、前記第１上面と電気的に接続し、側面が前記第１側壁と第２側壁に接するソース導電体と、
    前記第１上面上方に設けられ、前記第１上面と電気的に接続し、側面が前記第３側壁と第４側壁に接するドレイン導電体を有することを特徴とする半導体装置。
  2. 前記第１側壁と前記第３側壁の最上部の高さが前記第４上面の高さに等しいかより低いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２側壁と前記第４側壁の最上部の高さが前記第４上面の高さに等しいことを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記ゲート絶縁膜と前記ゲート導電体の最上部の高さが前記第４上面の高さに等しいことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記ソース導電体２１と前記ドレイン導電体の最上部の高さが前記第４上面の高さに等しいことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記ゲート導電体がメタルであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記ソース導電体と前記ドレイン導電体がメタルであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記ソース導電体と前記ドレイン導電体がシリサイドであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  9. 前記ゲート絶縁膜が高誘電体を有することを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記半導体基板が第１導電型であり、
    前記半導体基板が、前記ソース導電体の下方に設けられ前記第１上面を含んだ第２導電型のソース不純物拡散層と、前記ドレイン導電体の下方に設けられ前記第１上面を含んだ第２導電型のドレイン不純物拡散層をさらに有することを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記第１上面と前記ソース導電体の間に設けられたソースシリサイド層と、前記第１上面と前記ドレイン導電体の間に設けられたドレインシリサイド層をさらに有することを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 前記第１側壁、前記第２側壁、前記第３側壁と前記第４側壁が、下層がシリコン酸化膜で上層がシリコン窒化膜の２層構造であることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記第１側壁、前記第２側壁、前記第３側壁と前記第４側壁が、側面に対する垂線方向にシリコン酸化膜とシリコン窒化膜の２層構造であることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
  14. 半導体基板１上に島状の素子領域を形成することと、
    前記素子領域の外周部に素子分離領域を形成することと、
    前記素子領域を横断し、端部が前記素子分離領域に接したダミーゲートを形成することと、
    前記素子分離領域に前記ダミーゲートより低い第１領域を形成することと、
    前記ダミーゲートを除いた前記素子領域にソースドレイン領域を形成することと、
    前記ソースドレイン領域の周辺部に側壁を形成することと、
    前記ソースドレイン領域の下方の半導体基板にソースドレイン不純物拡散層を形成することと、
    ダミーゲートを含むゲート配線以外の領域に前記ダミーゲートと同じ高さの半導体膜を形成することと、
    前記半導体膜の上面を酸化し、シリコン酸化膜を形成することと、
    前記シリコン酸化膜をマスクに、前記素子領域に設けられたダミーゲートを除去することと、
    前記半導体膜をエッチングストッパーに、前記素子分離領域に設けられたゲート配線領域を後退させ、前記シリコン酸化膜を除去することと、
    前記ダミーゲートに換えてゲート絶縁膜とゲート電極を形成することと、
    前記半導体膜を除去し、前記ソースドレイン不純物拡散層を露出させることと、
    前記ソースドレイン不純物拡散層上にソースドレイン電極を形成することを有することを特徴とする半導体装置の製造方法。
  15. 前記ソースドレイン電極がシリサイドを有することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記ソースドレイン電極を形成することが、
    半導体基板を化学反応させてシリサイドを形成することと、
    前記シリサイド上に導電体を形成することを有することを特徴とする請求項１４又は請求項１５に記載の半導体装置の製造方法。
  17. 前記ゲート絶縁膜は高誘電体を有することを特徴とする請求項１４乃至１６のいずれか１つに記載の半導体装置の製造方法。
  18. 前記ソースドレイン領域の表面が、半導体基板１の表面に一致することを特徴とする請求項１４乃至１７のいずれか１つに記載の半導体装置の製造方法。
  19. 前記ダミーゲートが、上層がシリコン窒化層であり前記上層の下の層が半導体層である２層構造を有することを特徴とする請求項１４乃至１８のいずれか１つに記載の半導体装置の製造方法。
  20. 前記半導体膜が、シリコンゲルマニウムであることを特徴とする請求項１４乃至１９のいずれか１つに記載の半導体装置の製造方法。
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