TWI235495B - Semiconductor device and its manufacturing method - Google Patents

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TWI235495B TW092129764A TW92129764A TWI235495B TW I235495 B TWI235495 B TW I235495B TW 092129764 A TW092129764 A TW 092129764A TW 92129764 A TW92129764 A TW 92129764A TW I235495 B TWI235495 B TW I235495B
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Description

1235495 攻、發明說明： 【發明所屬之技術領域】 本發明係關於一種具備金屬鑲嵌閘極處理之金屬閘極之 半導體裝置，特別係關於低電阻之源極汲極。 【先前技術】 具備金屬閘極之電晶體可使用金屬鑲嵌閘極處理來製作 (如參照專利文獻1)。此外’亦有在源極汲極雜質擴散層上 开y成碎化鎳’降低連接於源極沒極雜質擴散層之源極汲極 之電阻之電晶體（如參照專利文獻2)。 金屬鑲嵌閘極處理係在形成源極汲極雜質擴散層後形成 &緣膜’及進行對通道部分佈植離子後之活性化之退火。 此等形成閘極絕緣膜及退火係6〇(rc以上之熱步驟。但是， 存在矽化鎳因500。(：以上之熱步驟引起燒結，導致源極汲極 之電阻成為高電阻之問題。 專利文獻1 特開平4-123439號公報（申請專利範圍第丨項’圖〇 專利文獻2 特開2购觸號公報(申請專利範圍第η，間 有鐘於上述情況，本發明之 4 )在長1 I、一種具備金屬閘 極與低電阻之源極汲極之半導體裝置。 此外，本發明之目的名妒 、^ 在^供一種具備金屬閘極與低電阻 <源極汲極之半導體裝置之製造方法。 * 【發明内容】 解決上述問題用之本發明笛 ^明弟一特徵之半導體裝置具有：
88865.DOC 1235495 半導體基板1，其係具有：具有第一上面之元件區域；及具 有比該第一上面低之第二上面，而包圍元件區域之分離區 域；元件分離絕緣體，其係具有：第一絕緣體，其係設於 第二上面上，與元件區域接觸，並具有比第一上面高之第 三上面；及第二絕緣體，其係設於第二上面上，與元件區 域及第一絕緣體接觸，並具有比第三上面高之第四上面； 源極側壁絕緣體，其係具有：第一側壁，其係設於第一上 面上，而與第二絕緣體5 1之側面接觸；及第二側壁，其係 設於第一上面上，兩端部分別連接於第一側壁之兩端部； 汲極側壁絕緣體，其係具有：第三侧壁，其係設於第一上 面上，並與第二絕緣體之側面接觸；及第四側壁，其係在 第一上面上平行地設於第二側壁，兩端部分別連接於第三 側壁之兩端部；閘極絕緣膜，其係設於第一上面上與第三 上面上，並與第二絕緣體、第二側壁與第四側壁之側面接 觸；閘極導體，其係設於閘極絕緣膜上，側面與閘極絕緣 膜接觸；源極導體，其係設於第一上面上方，與第一上面 電性連接，侧面與第一侧壁及第二側壁接觸；及汲極導體 ，其係設於第一上面上方，與第一上面電性連接，側面與 第三側壁及第四側壁接觸。 本發明第二特徵之半導體裝置之製造方法具有··在半導 體基板上形成島狀之元件區域；在元件區域之外周部形成 元件分離區域；穿越元件區域，形成端部設於元件分離區 域之虛擬閘極；使除去虛擬閘極之元件分離區域低於虛擬 閘極；使除去虛擬閘極之元件區域露出，形成低於元件分
88865.DOC 1235495 離區域之源極沒極區域；形成側壁，使源極汲極區域之周 邊7虛擬閘極及元件分離區域接觸；在源極汲極區域之半 導體基板上形成源極沒極雜質擴散層；在源極沒極區域及 除去閘極配線之元件分離區域形成與虛擬閑極同高度之半 導體月吴，乳化半導體膜之上面而形成石夕氧化膜；將珍氧化 膜作為掩模而除去虛擬閘極；將半導體膜上面之氧化膜虚 虛=閘極下方之緩衝膜除去間極配線部分之元件分離區域 《-邵分，在兀件分離區域及元件區域内形成閘極溝；在 閘極溝内形成閘極絕緣膜與閘極；除去半導體膜，使源極 沒極雜質擴散層露出；及在源極沒極雜質擴散層上形成源 極 及極。 【實施方式】 ，其次，參照圖式說明本發明之實施形態。以下圖式中之 記載’係在相同或類似之部分註記相同或類似之符號。此 外須注意，圖式作猶々顧- 、 /式係杈式顯不，厚度與平面尺寸之關係及各 辑《厚度比率等與實際不同。 (第一種實施形態） 具I圖丄所不’本發明第一種實施形態之半導體裝置 缘8 "I板^兀件分離絕緣體51至源極侧壁絕 及汲側壁絕緣體9，1()，29,3()、閘_ 《極導m20、源極導體21及汲極導體22。 半導體基板1具有元件區域與分離區域。元件區域上而 比分離區域上面高。分離 5 之元件_ JL古 X L固凡件E域。丰導體基板1 、有：祕雜f擴散層m極雜質擴散層16
88865.DOC 1235495 、輕度摻雜汲極（LDD)區域1 1，14及白圈（Halo)區域12，1 5 。半導體基板1之導電型係p型時，白圈區域12，15之導電 型係p型’源極雜質擴散層13、汲極雜質擴散層16&ldd 區域11，14之導電型係11型。反之，半導體基板導電型 係η型時，白圈區域12，15之導電型係11型，源極雜質擴散 層13、沒極雜質擴散層16&ldd區域11，14之導電型係ρ型。 元件分離絕緣體51至53具有：第一絕緣體52, 53及第二 絕緣體51。第一絕緣體52, 53設於半導體基板丨之分離區域 <上面上。第一絕緣體52, 53與半導體基板丨之元件區域接 觸。第一絕緣體52, 53之上面比半導體基板丨之元件區域之 上面高。第二絕緣體51設於半導體基板丨之分離區域之上 面上。第一絕緣體5 1與半導體基板1之元件區域及第一絕 緣體52, 53接觸。第二絕緣體51之上面比第一絕緣體52,53 之上面南。 源極側壁絕緣體7，8，2 7，2 8具有：第一側壁7，2 7及第-側壁8, 28。第一側壁7, 27設於半導體基板丨之元件區域之 上面上。第一側壁7, 27與第二絕緣體51之側面接觸。第二 側壁8, 28設於半導體基板！之元件區域之上面上。第二側 壁8, 28之兩端部分別連接於第一側壁7,27之兩端部。第二 側壁8, 28之兩端部與第二絕緣體51接觸。第一側壁7,27係 下層27為矽氧化膜，上層7為矽氮化膜之兩層構造。第二側 壁8，28係下層28為珍氧化膜’上層8為矽氮化膜之兩層構 造。另外，第二側壁8, 28下方之半導體基板丨之元件區域 中，設有LDD區域ll〇LDD區域u下方之半導體基板丨之元
88865.DOC 1235495 件區域中設有白圈區域12。第一侧壁7, 27下方之半導體基 板1之元件區域中亦設置LDD區域與白圈區域12，不過由 於不影響電晶體之電特性，因此圖上未顯示。 汲極側壁絕緣體9，10, 29, 30具有：第三側壁10, 30及第 四側壁9, 29。第三側壁10, 30設於半導體基板1之元件區域 之上面上。第三側壁10，30與第二絕緣體51之側面接觸。 第四側壁9，29之兩端部分別連接於第三侧壁10，30之兩端 部。第四侧壁9, 29之兩端部與第二絕緣體51接觸。第三側 壁10，30係下層30為矽氧化膜，上層10為矽氮化膜之兩層 構造。第四側壁9，29係下層29為矽氧化膜，上層9為矽氮 化膜之兩層構造。第一侧壁7，27與第三側壁10，3 0之最上 部之高度，與第二絕緣體5 1之上面之高度相等或比其低。 第二側壁8, 28與第四側壁9, 29之最上部之高度，與第二絕 緣體51之上面之高度相等。另外，第四側壁9, 29下方之半 導體基板1之元件區域中設有LDD區域14。LDD區域14下方 之半導體基板1之元件區域中設有白圈區域1 5。第三側壁 10, 30下方之半導體基板1之元件區域中亦設有LDD區域與 白圈區域，不過由於不影響電晶體之電特性，因此圖上未 顯示。 閘極絕緣膜19設於半導體基板1之元件區域之上面上與 第一絕緣體52，53之上面上。閘極絕緣膜19與第二絕緣體 51、第二側壁8, 28及第四侧壁9, 29之側面接觸。閘極絕緣 膜19具有高電介質。 閘極導體20設於閘極絕緣膜19上。閘極導體20之側面與 88865.DOC -10- 1235495 閘極絕緣膜19接觸。閘極絕緣膜19與閘極導體2〇之最上部 咼度轉第一、纟巴緣體5 1之上面咼度相等。閘極導體2 〇係金屬。 源極導體2 1設於半導體基板1之元件區域之源極區域i 3 之上面上方。源極導體21與半導體基板丨之元件區域電性 連接。源極導體21之側面與第一側壁7,27及第二側壁8,28 接觸。另外，源極雜質擴散層13不與第二絕緣體51接觸。 或疋，即使與第二絕緣體5 1接觸，而第二絕緣體$ 1近旁之 源極雜質擴散層13之活性雜質濃度低於源極雜質擴散層Η 之活性雜質濃度之平均值。 汲極導體22設於半導體基板丨之源極區域之汲極雜質擴 散層16之上面上方。汲極導體22與半導體基板元件區 域電性連接。汲極導體22之側面與第三側壁1〇, 3〇與第四 側壁9, 29接觸。另外，汲極雜質擴散層16不與第二絕緣體 5 1接觸，或是，即使與第二絕緣體5丨接觸，而第二絕緣體 5 1近旁（汲極雜質擴散層丨6之活性雜質濃度低於汲極雜質 擴散層16之活性雜質濃度之平均值。 源極導體21與汲極導體22最上部之高度與第二絕緣體5ι 上面< 咼度相等。源極導體21與汲極導體22係金屬。此外 ，源極導體21與汲極導體22亦可為矽化物。 閘極抹用多晶矽時，於閘極上產生耗盡層，導致閘極絕 緣膜之有效膜厚増加。該有效膜厚之增加不可忽略為係將 問極絕緣膜予α薄膜化，而使電晶體之驅動力P奪低。因此 閘極採用金屬電極。藉此可抑制閘極之耗盡層。 此外，源極沒極亦形成金屬電極，可降低源極汲極之電
88865.DOC -11 - 1235495 阻。精此可提高電晶體之驅動力等性能。源極沒極雜質 擴散層13，16與第二絕緣體51接觸時，經由其接觸面，漏 電流在源極汲極雜質擴散層13, 16與源極汲極雜質擴散層 1 3 ’ 1 6下方之半導體基板1之間泥動。第一種實施形態之半 導體裝置，由於源極汲極雜質擴散層13，16不與第二絕緣 體51接觸，因此漏電流不易在源極汲極雜質擴散層η，μ 與源極汲極雜質擴散層13, 16下方之半導體基板丨之間流 動。 以下說明本發明第一種實施形態之半導體裝置之製造方 法。首先，半導體基板1係準備ρ型矽（Sl)基板。如圖3所示 ，藉由熱氧化法在矽基板1上形成緩衝氧化膜2之矽氧化 (SiO2)膜。並藉由化學氣相生長（CVD)法，在緩衝氧化膜二 上形成虛擬多晶矽（Si)3與矽氮化（Si3N4)膜。 其次，以元件區域之圖案將光阻予以圖案化。如圖4與圖 5所示，藉由反應性離子蝕刻（RIE),將矽氮化膜4、整個多 晶矽3及矽基板1異方性蝕刻至特定深度。並除去光阻。藉 此在半導體基板1上形成島狀之元件區域。 藉由CVD法’在整個晶圓絕緣膜上堆積矽氧化膜$。如 圖6所示，藉由化學機械研磨（CMp: Chemicai PoHshmg)研磨至矽氮化膜4之上面露出，將晶圓表面予以 平坦化。藉此’於元件區域之外周部形成埋入有矽氧化膜5 之兀件分離區域。 其/入，如圖7與圖8所示，將定義閘極區域之光阻6予以圖 案化。光阻6穿越元件區域，端部設於元件分離區域。如圖
88865.DOC > 12- 1235495 9所示，將光阻6作為掩模，將多晶矽3作為停止器，來異方 Ή虫刻石夕氮化膜4。藉由該異方性姓刻，將元件分離區域 '夕氧化膜5 1 *方性餘刻至比碎氮化膜4之膜厚淺之深度 另外此等井方性蝕刻雖宜同時進行，不過亦可分別進 仃繼績，如圖丨〇所示，將光阻6與矽氧化膜5 1作為掩模， 將緩衝氧化膜2作為停止器，來異方性蝕刻多晶矽3。除去 光阻6。藉此，形成穿越元件區域，而端部與元件分離區域 接觸之虛擬閘極3, 4。虛擬閘極具有上層4為矽氮化層，上 層下層3為多晶矽層3之兩層構造。而後，於元件分離區 域内形成具有比虛擬閘極3, 4低之矽氧化膜51之上面之第 區域，在除去虛擬閘極3，4之元件區域内形成具有比第 一區域低之緩衝氧化膜2之上面之源極汲極區域。 不蝕刻緩衝氧化膜2 ,而將虛擬閘極之矽氮化膜4作為掩 模，亦即，在閘極之圖案上自對準地在]11)1)區域η，14與 白圈區域13，16内分別進行延伸及白圈之離子佈植。而後 ，進行相傷復原之退火。全面堆積矽氮化膜，將矽氧化膜 2，5 1，52作為停止器，藉由異方性蝕刻來回蝕矽氮化膜。 藉此，於源極汲極區域之周邊部形成側壁7至1〇。如圖} i 與圖12所示，於源極汲極雜質擴散層13，16内佈植離子， 進行佈植之雜質之活性化與損傷復原用之退火。於源極汲 極區域下方之半導體基板1上形成源極汲極雜質擴散層13， 1 6。另外，在爾後之除去虛擬閘極後之閘極溝之開口進行 對半導體基板1之通道部分佈植離子時，可於對其通道部分 佈植離子後，集中進行活性化之退火。由於減少退火次數 88865.DOC -13- 1235495 ，可將因雜質之熱擴散造成源極汲極雜質擴散層丨3，1 6之 擴大抑制在最小限度，因此有助於形成要求小之源極汲極 雜質擴散層1 3, 1 6之微細電晶體。 藉由CVD法，在整個晶圓上堆積虛擬源極沒極之多晶矽 膜17。另外，多晶矽膜17只須為可形成熱氧化膜之半導體 膜即可，如亦可為鍺化矽（SiGe)。藉由CMP研磨至虛擬閘 極之矽氮化膜4之上面，將晶圓予以平坦化。如圖丨3與圖i 4 所示，在閘極圖案以外之區域埋入多晶矽膜17並露出。在 閘極圖案以外之區域形成與前述虛擬閘極同高度之多晶矽 膜17 〇 繼續，如圖15所示，熱氧化多晶矽膜17之上面，而形成 矽氧化膜18。藉此，相當於電晶體通道之虛擬閘極之矽氮 化膜4與矽氮化膜之側壁8，9以外區域被矽氧化膜丨8， 53覆蓋。 ^ 如圖16及圖17所示，將矽氧化膜18, 52, 53作為掩模，蝕 刻路出之石夕氮化膜4。並姓刻側壁§，9之上部。 如圖18所示，將矽氧化膜18,52, 53作為掩模，並將緩衝 氧化膜2作為停止器’來蝕刻虛擬閘極之多晶矽3。 如圖19及圖20所示，將多晶矽膜17與半導體基板i作為 蝕刻停止器，藉由異方性蝕刻挖掘設於元件分離區域之虛 擬閘極圖案之矽氧化膜52, 53使其後退，來除去矽氧化膜 18與緩衝氧化膜2。藉此，除去設於元件區域之虛擬閘極， 而形成埋入閘極之閘極溝。另外，此時閘極溝以外之區域 係被作為虛擬源極汲極而堆積之多晶矽膜丨7覆蓋。在露出
88865.DOC -14- 1235495 之硬基板1上，依需要佈植通道離子，進行佈植之雜質活性 化之退火。 堆積閘極絕緣膜19。並堆積閘極材料之金屬。以cMp研 磨至側壁8, 9之上面’將晶圓予以平坦化。藉此，如圖2丨 及圖22所示，纟閘極溝内埋入閘極絕緣膜。與閘極2〇，完 成閘極配線。閘極20材料如氮化鈦（TiN)、氮化鎢、 ，化輕（TaN)、鎢（W)、叙（Ta)、_ (M。）、自金（pt)及金(Au) 等。不過並不限定於上述材料。閘極2G上亦可使用石夕化物 。矽化物可使用矽化鈷（CoSi)、矽化鎳（NiSi)、矽化鈮 (NbSi)、矽化鋰（TaSi)等。閘極2〇並不限定於單層，亦可為 數層或混合數種金屬使其反應而形成。此外，亦可在一片 晶圓上形成數種電極。閘極絕緣膜19宜具有高電介質。閘 極絕緣膜19可為氧化鈕（τ&2〇5)膜、含給（Hf)及锆（Zr)之高 電介質膜、金屬氧化物膜、矽酸鹽膜及氧化鋁（Al2〇3)膜， 或此等膜之混合膜。 將緩衝氧化膜28, 29作為停止器，以CDE除去於平坦化後 仍露出之虛擬源極汲極之多晶矽膜丨7。進一步將側壁7至 1 〇作為掩模’將矽基板1作為停止器，來蝕刻緩衝氧化膜28, 29。藉此’如圖23所示，矽基板！之源極雜質擴散層13之上 面與汲極雜質擴散層16之上面露出。 在整個包含源極雜質擴散層丨3上面與沒極雜質擴散層i 6 上面之晶圓上堆積金屬。以CMP研磨除去堆積於側壁7至 10與矽絕緣膜51上面之金屬，將晶圓予以平坦化。藉此， 如圖1及圖2所示，在源極汲極雜質擴散層13，16上形成金
88865.DOC -15 - 1235495 屬之源極沒極2 1與2 2。源極沒極2 1與2 2可使用與間極相同 之材料。為求降低碎基板1與源極沒極2 1與2 2間之接觸電 阻，亦可於源極汲極21與22之下層形成矽化物。此外，亦 可堆積矽化物，亦可使金屬與矽基板1反應，而形成金屬 摻入矽基板1内。反應之金屬可使用鈷（Co)、鎳（Ni)、魏（Nb) 、輕（Ta)等。形成矽化物之熱步驟不限定於一次，亦可進 行數次。如為矽化鈷（CoSi)時，首先堆積鈷，進行約…穴 之低溫熱處理。並以蝕刻劑使用硫酸與過氧化氫水之混合 溶液之濕式蝕刻除去未反應之鈷。而後，再度進行約8〇〇 t之高溫熱處理。因而，為鈷時，係分成兩次進行矽化物 反應。 而後<半導體裝置之製造方法與—般半導體裝置之製造 方法相同。亦即，層間絕緣膜係在整個晶圓上堆積碎氧化 膜，在閑極20與源極沒極21、22上形成貫穿層間絕緣膜之 接觸孔。並在接觸孔内形成連接於閘極2〇及源極沒㈣、 在層間絕緣膜上形成連接於接觸電 擬=之井(Well)用之離子佈植與退火，係在形成虛 膜3 4之^ 與兀件區域’係在形成虛擬閘極之疊芦 膜3, 4<則，預先蝕 < 且增 可提高對準精確产。此外、形成對準符號。藉此， 信而，佳… 亦可於為求調整電晶體之駿限 :一通道之離子佈植或為形成井之離子体植=
88865.DOC •16- 1235495 由降低閘極電阻，防止閘極 驅動力。源極汲極2 1、22則 阻。藉此，積體電路等之半 以反向器電路提高動作速度 第一種實施形態之閘極2〇藉 耗盡化，可提高電晶體本身之 可降低源極一汲極間之接通電 導體裝置提鬲抑制電路電阻、 等之性能。 (第二種實施形態） 如圖24及圖25所，本發明第二種實施形態之半導體裝 置，與圖1及圖2之第一種實施形態之半導體裝置比較，不 同之處在於a有.側壁7至、其周邊構造及珍化物層 26 ° 側壁7至10與第-種實施形態之半導體裝置之兩層構造 不同，而為單層構造。側壁7，1〇上端之高度亦可與碎氧化 膜51之上面南度相等或比其低。 石夕化物層25，26設於源極汲極21、22與源極汲極雜質擴 散層13, 16之間。藉此降低源極汲極雜質擴散層13, 16與源 極汲極21、22間之接觸電阻。此外，矽化物層25，％不與 矽氧化膜51接觸。與矽氧化膜51接觸時，漏電流將經由其 接觸面而在矽化物層25，26與源極汲極雜質擴散層丨3，16 下方之半導體基板1間流動。第二種實施形態之半導體裝置 ，由於矽化物層25，26不與第二絕緣體5 1接觸，因此漏電 流不易在矽化物層25，26與源極汲極雜質擴散層1 3，16下 方之半導體基板1間流動。 以下說明本發明第二種實施形態之半導體裝置之製造方 法。第二種實施形態之半導體裝置之製造方法之前面部分 88865.DOC -17- 1235495 ’與第一種實施形態之半導體裝置之製造方法中之圖3至圖 8相關製造方法相同。 其次，如圖26所示，將光阻6作為掩模，將多晶矽3作為 停止器，異方性蝕刻矽氮化膜4。藉由該異方性蝕刻，來 兴方性蚀刻元件刀離區域之碎氧化膜5 1至與碎氮化膜4之 膜厚相等之深度或是更深。繼續，如圖27所示，將光阻6 與石夕氧化膜5 1作為掩模，將緩衝氧化膜2作為停止器，異方 性触刻多晶石夕3。除去光阻6。藉此形成虛擬閘極3，4。 將石夕鼠化膜4作為掩模’將$夕基板1作為停止器，來異方 性蝕刻緩衝氧化膜2。藉此，於元件分離區域内形成比虛擬 閘極3，4低之矽氧化膜5 1之上面，而在除去虛擬閘極3，4之 元件區域内开^成具有石夕基板1之上面之源極沒極區域。 將虛擬閘極之矽氮化膜4作為掩模，於LDD區域n，14與 白圈區域12，1 5内分別進行延伸及白圈之離子佈植。而後 ，進行損傷復原之退火。如圖28及圖29所示，在源極汲極 區域周邊部形成側壁7至1〇。此外，形成側壁23,24來與矽 絕緣膜52, 53之側面接觸。 在整個晶圓上保形地堆積矽氧化膜3丨。如圖28及圖29所 示，於源極汲極雜質擴散層13，16進行離子体植，並進行 佈植之雜質活性化與損傷復原用之退火。 藉由CVD法，在整個晶圓上堆積多晶矽膜17。如圖3〇及 圖31所示，藉由CMP研磨至矽氮化膜4之上面。 繼續，如圖32所示，熱氧化多晶矽膜17之上面，而形成 矽氧化膜1 8。
88865.DOC -18- 1235495 如圖33及圖34所示，將矽氧化膜1 8, 52, 53作為掩模，來 蝕刻矽氮化膜4。並蝕刻側壁8, 9之上部。 如圖35所示，將矽氧化膜18, 52, 53作為掩模，並將緩衝 氧化膜2作為停止器，來蝕刻多晶矽3。 如圖36及圖37所示，將多晶矽膜17與半導體基板丨作為 蝕刻停止器，挖掘矽氧化膜52, 53使其後退，來除去矽氧 化膜18與緩衝氧化膜2。 堆積閘極絕緣膜19。並堆積閘極材料之金屬。以CMp研 磨至矽氧化膜5 1之上面。藉此，如圖3 8及圖3 9所示，於閘 極溝内埋入閘極絕緣膜19與閘極2〇。 將石夕氧化膜3 1作為停止器，以c D E除去多晶石夕膜17。進 一步將側壁7至10及矽基板丨作為停止器，等方性蝕刻矽氧 化膜3 1。此時雖然亦蝕刻矽氧化膜5丨，不過半導體裝置之 構造並無太大變化。矽基板丨之源極雜質擴散層丨3之上面 與汲極雜質擴散層16之上面露出。 在整個晶圓上形成金屬膜。加熱金屬膜與矽基板1使其 反應，形成摻入矽基板1之矽化物層25,26。如圖4〇及圖41 所示，對矽化物層25，26選擇性蝕刻未反應之金屬膜。矽 化物層25，26並未藉由側壁7與10與矽絕緣膜51之側面接 觸。 包含矽化物層25，26之上面，在整個晶圓上堆積金屬。 如圖24及圖25所示，以CMP研磨除去堆積於側壁8，9與矽 絕緣膜5 1上面之金屬。 而後之半導體裝置之製造方法與第一種實施形態之半導 88865.DOC -19- 1235495 體裝置之製造方法相同。 第一種貫訑形怨之閘極2〇藉由降低閘極電阻，防止閘極 耗盡化，可提高電晶體本身之驅動力。源極汲極21、22不 增加漏電流，比第一種實施形態可進一步降低源極—汲極 間之接通電阻。 (第二種實施形態之變形例） 如圖42所示，本發明第二種實施形態之變形例之半導體 裝置，與圖25之第二種實施形態之半導體裝置比較，不同 之處在於側壁7至1〇、37至40及其周邊之構造。 側壁7至1 〇、37至40與第二種實施形態之半導體裝置之 單層構造不同，係在對側面之垂線方向上形成石夕氧化膜3 7 至40與矽氮化膜7至1〇之兩層構造。 此外，可將矽化物層25, 26自矽氧化膜51進一步分離約 矽氧化膜37至40之膜厚部分。第二種實施形態之變形例之 半導體裝置中’漏電流更不易在矽化物層25，26與源極汲 極雜質擴散層13, 16下方之半導體基板1之間流動。 以下說明本發明第二種實施形態變形例之半導體裝置之 製造方法。第二種實施形態之半導體裝置變形例之製造方 法足前面部分，與第二種實施形態之半導體裝置之製造方 法中之圖39前相關製造方法相同。 其次’將矽氧化膜3 1作為停止器，以CDE除去多晶矽膜 17。進一步將矽基板1作為停止器，來異方性蝕刻矽氧化膜 3 1 °碎基板1之源極雜質擴散層丨3上面與汲極雜質擴散層i 6 之上面露出。而形成側壁37至40。
88865.DOC -20- 1235495 在整個晶圓上形成金屬膜。加熱金屬膜與矽基板1使其 反應，形成摻入矽基板1之矽化物層25, 26。如圖43所示， 對矽化物層25，26選擇性蝕刻未反應之金屬膜。矽化物層 25, 26藉由側壁37與40，進一步與矽絕緣膜51分離。 包含矽化物層25，26之上面，在整個晶圓上堆積金屬。 如圖42所示，以CMP研磨除去堆積於側壁8，9與矽絕緣膜 51上面之金屬。 而後之半導體裝置之製造方法與第一種實施形態之半導 體裝置之製造方法相同。 第二種實施形態變形例之閘極20藉由降低閘極電阻，防 止閘極耗盡化’可提咼電晶體本身之驅動力。源極汲極2工 、22不增加漏電流，比第一種實施形態可進一步降低源極 一汲極間之接通電阻。 另外，本發明並不限定於上述實施形態’在不脫離本發 明要旨之範圍内可作各種變形來實施。 除金屬電極之形成方法亦藉由CMp埋入溝時之外，亦可 於光阻與圖案化後，進行RIE等之異方性蝕刻，來實施間 極加工。 此外，々基板^須為半導體基板即可。料體基板亦可 為㈣緣體⑽）基板切層，或錯切（)混晶、竣化 1⑽抑“等之半導體基板。此外，在不脫離本發明 要旨之範圍内，可作各種變形來實施。 如以上說明，本發明可据供— 、、 ” 種具備金屬閘極與低電阻 之源極沒極之半導體裝置。
88865.DOC -21 - 1235495 低電阻之源極 此外，本發明可提供一種具備金屬間極與 汲極之半導體裝置之製造方法。 【圖式簡單說明】 圖！係本發明第-種實施形態之半導體裝置之上面圖。 圖2係本發明第—種實施㈣之半㈣裝置之剖面圖。 ⑷係圖1之ι-β向之剖面圖，⑻係圖咖―η方向之剖 面圖。 圖3(a)〜(b)係說明本發明第一種實施形態之半導體裝置 之製造方法用之半導體裝置之製造中途(之一)之剖二。 、圖4係說明本發明第-種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之二）之上面圖。 、圖5係說明本發明第一種實施形態之半導體裝置之製造 万法用（半導體裝置之製造中途(之二)之剖面圖。⑷係圖 方向又剖面圖，（b)係圖4之II 一 II方向之剖面圖。 圖6(a) (b)係說明本發明第一種實施形態之半導體裝置 方去用之半導體裝置之製造中途（之三）之剖面圖。 、圖7係說明本發明第一種實施形態之半導體裝置之製造 万去用（半導體裝置之製造中途（之四）之上面圖。 、圖8係說明本發明第—種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之四）之剖面圖。⑷係圖 、 方向之刮面圖，（b)係圖7之II 一 Η方向之剖面圖。 圖9(幻〜(b)係說明本發明第一種實施形態之半導體裝置 、製4方去用之半導體裝置之製造中途（之五）之剖面圖。 圖10(a)〜(b)係說明本發明第一種實施形態之半導體裝置
88865.DOC -22- 1235495 之製造方法用之半導體裝置之製造中途（之六）之剖面圖。 圖11係說明本發明第一種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之七）之上面圖。 圖12係說明本發明第一種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之七）之剖面圖。（a)係圖 11之1方向之剖面圖，（b)係圖Η之Η — Η方向之剖面圖。 圖13係說明本發明第一種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之八）之上面圖。 圖14係說明本發明第一種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之八）之剖面圖。（a)係圖 13之I_I方向之剖面圖，（b)係圖13之II 一 II方向之剖面圖。 圖15(a)〜(b)係說明本發明第一種實施形態之半導體裝置 之製造方法用之半導體裝置之製造中途（之九）之剖面圖。 圖1 6係說明本發明第一種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之十）之上面圖。 圖1 7係說明本發明第一種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之十）之剖面圖。（a)係圖 16之方向之剖面圖，（b)係圖16之II—II方向之剖面圖。 圖18(a)〜(b)係說明本發明第一種實施形態之半導體裝 置之製造方法用之半導體裝置之製造中途（之十一）之剖面 圖。 圖19係說明本發明第—種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之十二）之上面圖。 圖20係說明本發明第—種實施形態之半導體裝置之製造
88865.DOC -23- 1235495 方法用之半導體裝置之製造中途（之十二）之剖面圖。（a)係 圖19之1一 I方向之剖面圖，（b)係圖19之II — η方向之剖面 圖。 圖2 1係說明本發明第一種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之十三）之上面圖。 圖22係說明本發明第一種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之十三）之剖面圖。（a)係 圖21之1一1方向之剖面圖，（b)係圖以之丨丨一 π方向之剖面 圖。 圖23係說明本發明第一種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之十四）之剖面圖。 圖24係本發明第：種實施形態之半導體裝置之上面圖。 圖25係本發明第：種實施形態之半導體裝置之剖面圖。 ⑷係圖24之Ι~ I方向之剖面圖，⑺）係圖24之η — η方向之 剖面圖。 圖26(a)〜(b)係說明本發明第」種實施形態之丨導體裝置 〈製造万法用之半導體裝置之製造中途(之一)之剖面圖。 圖27(a)〜(b)係說明本發明第二種實施形態之半導體裝置 之製、方法用之半導體裝置之製造中途（之二）之剖面圖。 圖28係說月本發明第二種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途(之三)之上面圖。 圖2 9係說明本發明筮_ 、 贫月弟一種貫施形態之半導體裝置之製造 方法用之半導體裝罢、也， 裝置 < 製造中途（之三）之剖面圖。（a)係圖 28之I—I方向之立,j而 ^面圖，（b)係圖28之II — II方向之剖面圖。
88865.DOC -24- 1235495 圖30係沉明本發明第二種實施形態之半導體裝置之製造 方去用之半導體裝置之製造中途（之四）之上面圖。 圖3 1係說明本發明第二種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之四）之剖面圖。（a)係圖 30之1 I方向之剖面圖，（b)係圖3〇之II 一 II方向之剖面圖。 圖32(a)〜(b)係說明本發明第二種實施形態之半導體裝置 之製U方法用之半導體裝置之製造中途（之五）之剖面圖。 圖33係說明本發明第二種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之六）之上面圖。 圖34係說明本發明第二種實施形態之半導體裝置之製造 万法用之半導體裝置之製造中途（之六）之剖面圖。（a)係圖 33之！一 1方向之剖面圖，（b)係圖33之II — II方向之剖面圖。 圖3 5 (a)〜(b)係說明本發明第二種實施形態之半導體裝置 之製造方法用之半導體裝置之製造中途（之七）之剖面圖。 圖36係說明本發明第二種實施形態之半導體裝置之製造 方去用之半導體裝置之製造中途（之八）之上面圖。 圖37係說明本發明第二種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之八）之剖面圖。（a)係圖 3 6之I一1方向之剖面圖，（b)係圖3 6之II — II方向之剖面圖。 圖38係說明本發明第二種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之九）之上面圖。 圖39係說明本發明第二種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之九）之剖面圖。（a)係圖 3 8之1一 I方向之剖面圖，（b)係圖38之II 一 II方向之剖面圖。
88865.DOC -25- 1235495 圖40係說明本發明第二種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之十）之上面圖。 圖41係說明本發明第二種實施形態之半導體裝置之製造 方法用之半導體裝置之製造中途（之十）之剖面圖。（a)係圖 40之I — I方向之剖面圖，（b)係圖4〇之η _ η方向之剖面圖。 圖42(a)〜(b)係本發明第二種實施形態變形例之半導體裝 置之剖面圖。 圖43(a)〜(b)係說明本發明第二種實施形態變形例之半導 體裝置之製造方法用之半導體裝置之製造中途之剖面圖。 【圖式代表符號說明】 2 3 4 矽基板 矽氧化膜 多晶碎膜 5, 51，52, 53 6 7至10 11，14 12, 15 13 16 17 18 19 矽氮化膜 STI(矽氧化膜） 光阻 側壁（矽氮化膜） LDD區域 白圈區域 源極雜質擴散層 沒極雜質擴散層 多晶珍膜 矽氧化膜 閘極絕緣膜
88865.DOC -26- 1235495 20 閘極 21 源極 22 汲極 23, 24 側壁（矽氮化膜） 25, 26 矽化物 27至 31、37至 40 矽氧化膜 27-
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Claims (1)

1235495 拾、申請專利範圍： 1. 一種半導體裝置，其特徵為具有： 半導體基板，其係具有：具有第一上面之元件區域； 及具有比前述第一上面低之第二上面’並包圍前述元件 區域之分離區域； 元件分離絕緣體，其係具有：第一絕緣體，其係設於 前述第二上面上，與前述元件區域接觸，並具有比前述 第一上面高之第三上面；及第二絕緣體，其係設於前述 第二上面上，與前述元件區域及前述第一絕緣體接觸， 並具有比前述第三上面高之第四上面； 源極側壁絕緣體，其係具有：第一側壁，其係設於前 述第一上面上，並與前述第二絕緣體之側面接觸；及第 二側壁，其係設於前述第一上面上，兩端部分別連接於 前述第一側壁之兩端部； 汲極側壁絕緣體，其係具有：第三側壁，其係設於前 述第一上面上，並與前述第二絕緣體之側面接觸；及第 四側壁，其係在前述第一上面上平行地設於前述第二側 壁，兩端部分別連接於前述第三側壁之兩端部； 閘極絕緣膜，其係設於前述第一上面上與前述第三上 面上，並與前述第二絕緣體、前述第二側壁與前述第四 側壁之側面接觸； 閘極導體，其係設於前述閘極絕緣膜上，側面與前述 閘極絕緣膜接觸； 源極導體，其係設於前述第一上面上方，與前述第一 88865.DOC 1235495 上面電氣連接，側面與前 ^ <米一側壁及第二側壁接觸；及 /亟導體，其係設於前迷 , k罘一上面上万，與前述第一 龟氣連接，側面虚前士十〃— 2. 3. /、J达罘二側壁及第四侧壁接觸。 P申明專利範圍第1項之主 、半導肖豆裝置，其中前述第一側 壁與則述第三側壁之最 ^ 〈取上邵〈咼度與前述第四上面之高 度相等或比其低。 :申請專利範圍第1項之半導體裝置，其中前述第二側 土與前述第四側壁之最上部之高度與前 度相等。 4·如申請專利範圍第μ之半導體裝置，其中前述問極絕 緣膜與前述閘極導體之最上部之高度與前述第四上面之 高度相等。 5·如申請專利範圍第1項之半導體裝置，其中前述源極導 體與前述汲極導體之最上部之高度與前述第四上面之高 度相等。 @ 6·如申請專利範圍第W之半導體裝置，纟中前述問極導 體係金屬。 7·如申請專利範圍第1項之半導體裝置，其中前述源極導 體與前述汲極導體係金屬。 8·如申請專利範圍第1項之半導體裝置，其中前述源極導 體與前述汲極導體係矽化物。 9·如申請專利範圍第1項之半導體裝置，其中前述閘極絕 緣膜具有高電介質。 10.如申請專利範圍第丨項之半導體裝置，其中前述半導體 88865.DOC 1235495 基板係第一導電 、前述半導體基板進-步具有：第二導電型之源極雜質 擴散層，其係設於前述源極導體之下方，並包含前述第 -上面；及第二導電型之汲極雜質擴散層，其係設於前 述沒極導體之下方，並包含前述第—上面。 I1.如申請專利範圍第丨項之半導體裝置，其中進一步具有 :源極矽化物層，其係設於前述第一上面與前述源極導 體之間；及沒極石夕化物I，其係設於前述第一上面與前 述汲極導體之間。 〃 ’ ^如中請專利範圍第旧之半導體裝置，其中前述第—側 壁、前述第二側壁、前述第三側壁與前述第四侧壁係下 層為氧化矽膜，上層為氮化矽膜之兩層構造。 13·如申請專利範圍第β之半導體裝置，其中前述第一側 壁、前述第二側壁、前述第三側壁與前述第四側壁係在 Μ 2側面之垂線方向上為氧切膜與氮切膜之兩層構造。 •—種半導體裝置之製造方>去’其特徵為具有： 在半導體基板上形成島狀之元件區域； 在前j元件區域之外周部形成元件分離區域； 穿：前述元件區域，形成端部與前述元件分 觸义虛擬閘極； ^ Η W ^ ^件刀離區域形成比前述虛擬閘極低之第— 區域； 於除去前述虛擬閘極之前述元 區域； 1 ^ 4形成源極汲極 88865.DOC 1235495 於前述源極汲極區域之周邊部形成側壁； 於前述源極汲極區域下方之半導體基板上形成源極 汲極雜質擴散層； 於包含虛擬閘極之閘極配線以外之區域形成與前述 虛擬閘極同高度之半導體膜； 使前述半導體膜之上面氧化而形成氧化碎膜； 將前述氧化矽膜作為掩模，除去設於前述元件區域之 虛擬閘極； 將前述半導體膜作為蝕刻停止層，使設於前述元件分 離區域之閘極配線區域後退，除去前述氧化碎膜； 形成閘極絕緣膜與閘極來取代前述虛擬閘極； 除去前述半導體膜，使前述源極汲極雜質擴散層露出 ;及 於前述源極汲極雜質擴散層上形成源極汲極。 15. 16. 17. 18. 如申請專利範圍第14項之半導體裝置之製造方法，其中 前述源極汲極具有矽化物。 如申請專利範圍第14項之半導體裝置之製造方法，其中 形成前述源極汲極具有·· 使半導體基板化學反應而形成矽化物；及 在前述碎化物上形成導體。 ，其中 ，其中 致0 如申請專利範圍第14項之半導體裝置之製造方法 前述閘極絕緣膜具有高電介質。 如申請專利範圍第14項之半導體裝置之製造方法 則述源極汲極區域之表面與半導體基板之表面一 88865.DOC 1235495 19. 如申請專利範圍第14項之半導體裝置之製造方法，其中 前述虛擬閘極具有上層為氮化碎層，前述上層之下層為 半導體層之兩層構造。 20. 如申請專利範圍第14項之半導體裝置之製造方法，其中 前述半導體膜係鍺化矽。 88865.DOC
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902029B2 (en) * 2002-08-12 2011-03-08 Acorn Technologies, Inc. Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor
JP4751705B2 (ja) * 2005-11-18 2011-08-17 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100731096B1 (ko) * 2005-12-28 2007-06-22 동부일렉트로닉스 주식회사 반도체 소자 및 이의 제조방법
US8067772B2 (en) * 2006-12-05 2011-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7968884B2 (en) * 2006-12-05 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
DE102008006960B4 (de) * 2008-01-31 2009-11-26 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit selbstjustierter Kontaktstruktur und Verfahren zur Herstellung
US8367508B2 (en) * 2010-04-09 2013-02-05 International Business Machines Corporation Self-aligned contacts for field effect transistor devices
CN102468174B (zh) * 2010-11-18 2014-01-01 中国科学院微电子研究所 一种半导体器件及其形成方法
CN102683190A (zh) * 2011-03-07 2012-09-19 中芯国际集成电路制造(上海)有限公司 一种金属栅极及mos晶体管的形成方法
US8610280B2 (en) 2011-09-16 2013-12-17 Micron Technology, Inc. Platinum-containing constructions, and methods of forming platinum-containing constructions
US8846513B2 (en) * 2011-09-23 2014-09-30 Globalfoundries Inc. Semiconductor device comprising replacement gate electrode structures and self-aligned contact elements formed by a late contact fill
US8927406B2 (en) * 2013-01-10 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene metal gate
JP2014241386A (ja) * 2013-06-12 2014-12-25 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
CN104752215B (zh) * 2013-12-30 2017-12-29 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105742230B (zh) * 2014-12-10 2019-01-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10186599B1 (en) * 2017-07-20 2019-01-22 International Business Machines Corporation Forming self-aligned contact with spacer first
KR102631152B1 (ko) * 2017-08-04 2024-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI794340B (zh) 2017-12-07 2023-03-01 日商半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
WO2019162807A1 (ja) 2018-02-23 2019-08-29 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11545578B2 (en) 2018-04-27 2023-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11038029B2 (en) 2018-11-08 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3029653B2 (ja) * 1990-09-14 2000-04-04 株式会社東芝 半導体装置の製造方法
US6346438B1 (en) * 1997-06-30 2002-02-12 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
US6274421B1 (en) * 1998-01-09 2001-08-14 Sharp Laboratories Of America, Inc. Method of making metal gate sub-micron MOS transistor
US6445050B1 (en) * 2000-02-08 2002-09-03 International Business Machines Corporation Symmetric device with contacts self aligned to gate
JP2002198368A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
KR100448911B1 (ko) * 2002-09-04 2004-09-16 삼성전자주식회사 더미 패턴을 갖는 비휘발성 기억소자

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Publication number Publication date
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