JP4022989B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、さらに詳しくは、微細なデザインルールによるＭＩＳ型半導体装置等の拡散層抵抗やゲート電極抵抗を低減した高集積度半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の集積度が高まり、ＭＩＳ (Metal Insulator Semiconductor)型半導体装置においても各トランジスタの拡散層深さのシャロー化が進んでいる。例えば、ゲート電極長０．２５μｍのトランジスタにおいては、拡散層の深さは８０ｎｍ以下程度が要求される。これは、ゲート電極長が縮小すると、これに応じて拡散層深さを浅くしないと、ショートチャネル効果が増大し、ソース・ドレイン耐圧が低下するためである。
【０００３】
このような拡散層のシャロー化により、ソース・ドレインのシート抵抗、すなわち拡散層抵抗は増大する。ＭＩＳトランジスタ動作時の抵抗成分としては、チャネル抵抗、拡散層抵抗、ゲート電極抵抗およびコンタクト抵抗に大別されるが、これらのうちのいずれが増大しても応答速度が低下する。ゲート回路の遅延時間をτpdとすると、動作周波数ｆは、 ｆ〜１／τpd の関係式で表されるので、拡散層抵抗等が増大すると動作周波数の向上は望めない。したがって、拡散層抵抗等の増大は、特に高速動作が要求されるＭＰＵ (Micro Processing Unit)等では不利である。
【０００４】
この対策として、ソース・ドレインの拡散層上やゲート電極上に選択的に低抵抗の金属シリサイド層を形成するＳＡＬＩＳＩＤＥ (Selfaligned Silicide) 技術が注目されている。金属シリサイドとしては、例えばＴｉＳｉ2 やＣｏＳｉ2 が採用される。 サリサイドプロセスの概略を図１０を参照して説明する。
【０００５】
図１０（ａ）： 半導体基板１上にサイドウォール８付きのゲート電極１２、素子分離領域７、および拡散層１５を形成し、ＭＩＳトランジスタを作成する。ゲート電極材料は多結晶シリコンである。
【０００６】
図１０（ｂ）： 拡散層１５上やゲート電極１２上の自然酸化膜（不図示）を除去し、全面にＴｉ等の金属膜（これも不図示）を薄く形成する。
続けて熱処理を施し、拡散層１５上およびゲート電極１２上に選択的に金属シリサイド層１７を形成する。素子分離領域７やサイドウォール８上の未反応の金属層は、ウェットエッチング等で選択的に除去し、拡散層１５上およびゲート電極１２上に選択的に金属シリサイド層１７を残す。
この工程がサリサイドプロセスの要部である。
【０００７】
図１０（ｃ）： 層間絶縁膜１８を形成し、ゲート電極１２に臨む接続孔１９を開口する。
【０００８】
図１０（ｄ）： 接続孔１９内にコンタクトプラグ３０を埋め込み、さらに上層配線層２７を形成する。
【０００９】
かかるサリサイドプロセスによりトランジスタを製造すると、拡散層抵抗やゲート電極抵抗を１桁程度減少させる効果が得られる。
しかしながら、素子の微細化にともない、拡散層領域も狭小化が進んでいる。このような狭隘な拡散層領域にサリサイドプロセスを適用すると、形成される金属シリサイド層の粒子が凝集し、シート抵抗の低減が充分に望めない問題点が発生する。
【００１０】
また拡散層のシャロー化にともなって、この上に形成する金属シリサイド層の薄膜化も必要となる。この薄膜化も金属シリサイド層の凝集を助長する方向にはたらき、狭隘な拡散層のシート抵抗の低減は一層困難なものとなる。
【００１１】
一方、多結晶シリコンからなるゲート電極およびゲート電極から延在するゲート配線（合わせてゲート電極と略記）も、サリサイドプロセスによりその表面部分が金属シリサイド層となり低抵抗化される。しかしながら、この金属シリサイド層の下部は比較的高抵抗の多結晶シリコン層とゲート絶縁膜が存在し、この部分は抵抗成分と容量成分を有する。この結果、ＭＩＳトランジスタのＯＮ動作時に、ゲート電極の多結晶シリコン層部分の空乏化が発生する。すなわち、ゲート電極の容量が増し、ゲート絶縁膜の厚さが見掛け上厚くなり、ＭＩＳトランジスタの電流能力が低下する問題がある。
【００１２】
この問題の解決策として、多結晶シリコン層内に多量のドーパントを含有させ多結晶シリコン層の抵抗値を低減する方法がある。しかしながら、このような多結晶シリコン層にサリサイドプロセスを適用すると、金属シリサイドを形成すべき金属が、シリコンの他にドーパントととも反応して高抵抗反応生成物となり、この結果ゲート電極の抵抗は期待通り低下しない。
狭隘な拡散層領域、あるいは微細長のゲート電極にサリサイドプロセスを適用した場合に、金属シリサイドの凝集等により充分な低抵抗化が達成できない現象は、細線効果として知られている。
【００１３】
近年、金属シリサイド材料として従来のＴｉＳｉ2 に替わり、ＣｏＳｉ2 が注目されている。Ｃｏは、高濃度のドーパントを有する多結晶シリコンであっても、Ｔｉに比較してシリサイド化反応が阻害されないと見られている。
【００１４】
しかしながら、Ｃｏは下地の多結晶シリコンの微妙な表面状態や結晶状態の差によって、形成される金属シリサイドの性状が異なる。したがって、安定なＣｏシリサイドを形成するには、多結晶シリコンの成膜条件制御等、プロセス上の工夫が必要であり、直ちに多結晶シリコンゲート電極の低抵抗化に適用することはできない。
【００１５】
ところで、高集積化に適した素子分離領域形成法として、ＳＴＩ (Shallow Trench Isolation) 法が注目されている。この方法を図１１〜図１２を参照して説明する。
【００１６】
図１１（ａ）： 半導体基板１上にパッド酸化膜２および窒化シリコン膜３をこの順に形成する。パッド酸化膜２は１０ｎｍ程度、窒化シリコン膜３は１５０ｎｍ程度の厚さでよい。
【００１７】
図１１（ｂ）： この状態でレジストマスク４を形成し、トレンチ５をエッチングにより形成する。トレンチ５の深さは４００〜５００ｎｍの浅いものである。トレンチ５は、その幅が広いものと狭いものが複数存在する。
【００１８】
図１１（ｃ）： レジストマスク４を除去し、酸化膜６をバイアスＥＣＲ (Electron Cyclotron Resonance) ＣＶＤ法等、埋め込み能力に優れた方法で形成する。酸化膜６の成膜厚さは、トレンチ５が埋まり窒化シリコン膜３表面とほぼ同一レベルとなる程度とする。この結果、広い窒化シリコン膜３上には同程度の厚さの酸化膜６が堆積する。狭い窒化シリコン膜３上の酸化膜６の厚さは薄い。
【００１９】
図１１（ｄ）： この状態でＣＭＰ (Chemical mechanical polishing)を施し、表面を平坦化する。すると広い窒化シリコン膜３上には酸化膜残渣６ｒが残留する。この酸化膜残渣６ｒが完全に除去されるまでＣＭＰを施すと、広いトレンチ５部分に埋め込まれた酸化膜６表面のデイッシング（皿状の凹部形状）が顕在化し、平坦性が悪化する。
【００２０】
図１２（ｅ）： そこで酸化膜残渣６ｒの発生を防止するには、広い窒化シリコン膜３上にのみ開口を有するレジストマスク４を形成し、この部分の厚い酸化膜６を選択的に除去する。
【００２１】
図１２（ｆ）： レジストマスクを剥離し、この後ＣＭＰを施す。図１２（ｅ）の付加工程により、酸化膜残渣６ｒや極端なデイッシング形状を発生することなく、平坦化が完了する。
【００２２】
図１２（ｇ）： 窒化シリコン膜３をエッチング除去する。
【００２３】
図１２（ｈ）： パッド酸化膜２をウェットエッチング等で除去し、ＳＴＩ構造の素子分離領域７を残す。この状態で、半導体基板１へのトランジスタ等の素子形成工程の準備が完了する。
【００２４】
しかしながら、この図１２（ｈ）の工程でトレンチ５に埋め込んだ酸化膜６のエッジ部分に過剰エッチングが発生し、ノッチングが形成される。これに起因して、後のサリサイドプロセスで金属シリサイド層を形成すると、このノッチング部分で接合リーク等が増大する。
【００２５】
【発明が解決しようとする課題】
本発明はかかる従来技術の問題点に鑑み提案するものであり、ＭＩＳ型半導体装置の拡散層抵抗やゲート電極抵抗を安定して低減し、また接合リークを防止し、応答速度や消費電力あるいは動作電圧が低減した高集積度の半導体装置を提供することを課題とする。
【００２６】
【課題を解決するための手段】
本発明は上述した課題を解決するために提案するものである。
すなわち、本発明の半導体装置は、半導体基板上に、複数の第１の凸部と、複数の第２の凸部とを有し、これらのうち第１の凸部は少なくともその一部が導電性材料からなり、第２の凸部はＳＴＩ（Shallow Trench Isolation）法によって形成された絶縁性材料からなる構造を具備する半導体装置であって、第１の凸部及び第２の凸部の側面は、いずれもサイドウォールを有し、第１の凸部同士間の凹部、または第２の凸部同士間の凹部、あるいは第１の凸部と第２の凸部間の凹部のうち、いずれか少なくとも一種の凹部には、エピタキシャル成長された半導体層を有し、この半導体層の表面は、金属シリサイド層を有するとともに、この金属シリサイド層表面は、先の第１の凸部および第２の凸部表面と同一平面をなし、さらに、この同一平面上には層間絶縁膜を有し、第１の凸部上の前記層間絶縁膜には溝を有し、この溝内には第１の凸部の導電性材料と電気的に一体化された配線層を有することを特徴とする。
【００２７】
本発明の半導体装置では、第１の凸部はゲート電極であるとともに、第２の凸部は素子分離領域である場合に好ましく適用することができる。
【００２８】
また、本発明の半導体装置によれば、第１の凸部および第２の凸部間の凹部は、エピタキシャル成長した半導体層およびこの上の金属シリサイド層により平坦化され、また凹部底面の半導体基板すなわち拡散層は実質的に低抵抗化される。また第１の凸部例えば多結晶シリコンによるゲート電極は、溝に埋め込まれたＷやＣｕ等の配線層と一体化され、低抵抗なゲート電極等が得られる。
【００２９】
本発明の半導体装置では、第２の凸部、例えばＳＴＩ構造の素子分離領域の側面にサイドウォールを形成しておけば、ノッチング形状が露出することなく、接合リークが防止される。
【００３０】
また、本発明の半導体装置の表面は平坦化されており、 Damascene 構造あるいは Dual Damascene 構造の上層配線層を容易に形成することができる。
【００３１】
本発明の半導体装置の製造方法は、半導体基板に、ＳＴＩ（Shallow Trench Isolation）法によって絶縁性材料からなる第２の凸部を形成する工程と、第２の凸部の側面にサイドウォールを形成する工程と、半導体基板に、一部が導電材料からなる第１の凸部を形成する工程と、第１の凸部の側面にサイドウォールを形成する工程と、第１の凸部同士間の凹部、第２の凸部同士間の凹部、及び、第１の凸部と第２の凸部間の凹部のうち、いずれか少なくとも一種の凹部に、エピタキシャル成長により半導体層を形成する工程と、半導体層の表面に、第１の凸部及び第２の凸部表面と同一平面になるように、金属シリサイド層を形成する工程と、半導体基板上に層間絶縁膜を形成する工程と、第１の凸部上の層間絶縁膜に、溝を形成する工程と、溝内に、導電性材料によって配線層を、第１の凸部と電気的に一体化して形成する工程とを有することを特徴とする。
【００３２】
本発明の半導体装置の製造方法によれば、半導体基板に、一部が導電材料からなる第１の凸部と、ＳＴＩ法により絶縁性材料からなる第２の凸部とが形成される。そして、エピタキシャル成長させた半導体層及びこの表面の金属シリサイド層が第１の凸部および第２の凸部表面と同一面に平坦化されて形成される。このため、金属シリサイド層が、エピタキシャル成長した低抵抗の半導体層上に形成されることにより、金属シリサイド層を厚く形成することができ、金属シリサイド層の凝集や細線効果を防止することができる。
また、第１の凸部は配線層と一体化されている。このため、第１の凸部と配線層との間で低抵抗な電気的接続を形成することができる。
【００３７】
【発明の実施の形態】
以下、本発明の半導体装置の実施形態例につき図面を参照して説明する。以下の実施例の説明の図面においては、従来例の図面中の構成部分と同様の構成要素には、同じ参照符号を付すものとする。また、以下の図面における各部の寸法の割合は説明のためのものであり、実際の半導体装置に比例したものではない。
【００３８】
図１は本発明の第１の実施の形態の半導体装置を示す概略断面図である。
すなわち、半導体基板１上には、ゲート電極１２（第１の凸部）およびＳＴＩ構造の素子分離領域７（第２の凸部）が形成されている。これらゲート電極１２および素子分離領域７の側面にはサイドウォール８が形成され、その間の凹部にはシャロー化した拡散層１５が露出しており、さらにエピタキシャル成長した低抵抗の半導体層１４が埋め込まれ、半導体層１４の表面には金属シリサイド層１７が形成されている。この金属シリサイド層１７の表面は、ゲート電極１２や素子分離領域７の表面とほぼ同一平面をなしており、平坦化されている。そしてこの平坦化された面上には層間絶縁膜１８が形成され、ゲート電極１２上の層間絶縁膜１８には溝２０が形成されている。さらにこの溝２０内には配線層２２が埋め込まれている。
【００３９】
図１の半導体装置によれば、金属シリサイド層１７は浅い拡散層１５上に直接形成されることなく、エピタキシャル成長した低抵抗の半導体層１４上に形成される。この半導体層１４は充分厚くまたその表面積は拡大されているので、金属シリサイド層は厚く形成することができ、その凝集や細線効果を防止することができる。
またゲート電極１２上には、ゲート電極１２と一体化して延在する配線層２２が形成されているので、ゲート電極の低抵抗化が図れる。
さらに素子分離領域７の側面を含めてサイドウォール８が形成されているので、ノッチングが露出することなく、接合リークの発生が防止できる。
【００４０】
図２は本発明の第２の実施の形態の半導体装置を示す概略断面図である。
この半導体装置は、第１の実施の形態の半導体装置の変形例であり、基本的な構成は変わらないが、金属シリサイド層１７上に絶縁体層９が形成され、この絶縁体層９表面はゲート電極１２表面や素子分離領域７表面とほぼ同一表面をなしている。絶縁体層９は溝２０開口時のエッチングストッパとなるものである。
【００４１】
図２の半導体装置によれば、図１の半導体装置の効果に加えて、ゲート電極１２と一体化された配線層２２と、金属シリサイド層１７すなわち拡散層１５との短絡あるいは絶縁耐圧の低下を回避できる。
【００４２】
図３は本発明の第３の実施の形態の半導体装置を示す概略断面図である。
すなわち、半導体基板１上には、ゲート電極１２（第１の凸部）およびＳＴＩ構造の素子分離領域７（第２の凸部）が形成されている。これらゲート電極１２および素子分離領域７の側面にはサイドウォール８が形成され、その間の凹部にはシャロー化した拡散層１５が形成され、この拡散層１５表面には金属シリサイド層１７が形成されている。さらに金属シリサイド層１７上には絶縁体層９が埋め込まれ、絶縁体層９の表面は、ゲート電極１２や素子分離領域７の表面とほぼ同一平面をなして平坦化されている。そしてこの平坦化された表面上には層間絶縁膜１８が形成され、ゲート電極１２上の層間絶縁膜１８には溝２０が形成されている。さらにこの溝２０内には配線層２２が埋め込まれている。
【００４３】
図３の半導体装置によれば、素子分離領域７の側面を含めてサイドウォール８が形成されているので、ノッチングが露出することなく、接合リークの発生が防止できる。またゲート電極１２上には、ゲート電極１２と一体化して延在する配線層２２が形成されているので、ゲート電極の低抵抗化が図れる。
【００４４】
図４は本発明の第４の実施の形態の半導体装置を示す概略断面図である。
すなわち、半導体基板１上には、ゲート電極１２（第１の凸部）およびＳＴＩ構造の素子分離領域７（第２の凸部）が形成されている。これらゲート電極１２および素子分離領域７の側面にはサイドウォール８が形成され、その間の凹部にはシャロー化した拡散層１５が露出しており、さらに金属層１６が埋め込まれている。ゲート電極１２上にも金属層１６が形成されている。この金属層１６の表面は、第２の凸部とほぼ同一平面をなしており、平坦化されている。そしてこの平坦化された面上には層間絶縁膜１８が形成され、ゲート電極１２上の層間絶縁膜１８には溝２０が形成されている。さらにこの溝２０内には配線層２２が埋め込まれている。溝２０は、その一部に接続孔が形成されており、ゲート電極１２上の金属層１６と電気的に接続されている。
【００４５】
図４の半導体装置によれば、拡散層１５およびゲート電極１２上には、ほぼその全面積におよんで金属層１６が形成されている。したがって、拡散層抵抗およびゲート電極抵抗をともに低減できる。
さらに素子分離領域７の側面を含めてサイドウォール８が形成されているので、ノッチングが露出することなく、接合リークの発生が防止できる。
【００４６】
【実施例】
以下、本発明の半導体装置につき、その製造方法をさらに詳細に説明する。以下に示す各実施例は、本発明の理解を容易にするための例示であり、本発明はこれら実施例になんら限定されない。
【００４７】
〔実施例１〕本実施例は、第１の実施の形態の半導体装置の製造方法を図５〜図６を参照して説明するものである。
【００４８】
図５（ａ）： シリコン等の半導体基板１上に熱酸化等によりパッド酸化膜２を１０ｎｍ形成し、さらに耐酸化膜である窒化シリコン膜３を減圧ＣＶＤ等により１９０ｎｍ形成する。この状態で素子領域を覆うレジストマスク（不図示）を形成し、これをマスクとして窒化シリコン膜３、パッド酸化膜２および半導体基板１を連続的に異方性エッチングしてトレンチ５をパターニングする。トレンチ５は、その幅が広いものと狭いものが複数個存在する。
【００４９】
図５（ｂ）： バイアスＥＣＲ (Electron Cyclotron Resonance) ＣＶＤ法やバイアススパッタリング法等の平坦性に優れた膜堆積法により、酸化膜６をトレンチ５の深さ程度、例えば６００ｎｍ形成する。これによりトレンチ５内は、酸化膜６により平坦に埋め込まれる。一方、図の中央部の素子領域上の窒化シリコン膜３上にも酸化膜６が形成される。
【００５０】
図５（ｃ）： 素子領域上の不要の酸化膜６を、ＣＭＰ (Chemical mechanical polishing)により除去する。前述のように、必要に応じてこの領域の酸化膜６の厚い部分をレジストパターニングとエッチングにより予め除去してからＣＭＰを施すことにより、ディッシング形状を防ぐことができる。ＣＭＰの結果、トレンチ５内のみに酸化膜６が平坦に残される。
ＣＭＰ条件の一例
スラリ シリカ粉末／過酸化水素水
スラリ流量 ２０ ｓｃｃｍ
研磨ヘッド圧力 ４．０ ｐｓｉ
キャリア回転数 ２０ ｒｐｍ
プラテン回転数 ２０ ｒｐｍ
この後、ＣＭＰにより露出した素子領域上の窒化シリコン膜３をエッチング除去する。さらにＳｉＯ2 膜またはＳｉ3 Ｎ4 膜を全面に形成後エッチバックすることにより、サイドウォール８を形成後、パッド酸化膜２を除去し、素子領域を露出する。トレンチ５内には、半導体基板１表面から突出して素子分離領域７（第２の凸部）が形成される。この素子分離領域７の側面にノッチング形状が発生した場合であっても、サイドウォール８によりカバーされる。
【００５１】
図５（ｄ）： 露出した素子領域を熱酸化してゲート絶縁膜を形成後、多結晶シリコン層を減圧ＣＶＤ法により２００ｎｍの厚さに形成する。多結晶シリコン層の上に、後にオフセット絶縁膜となる酸化膜あるいは窒化膜を形成し、多結晶シリコン層と合わせて２００ｎｍ程度の厚さとしてもよい。
多結晶シリコン層減圧ＣＶＤ条件
ＳｉＨ4 １００ ｓｃｃｍ
Ａｒ ４００ ｓｃｃｍ
Ｎ2 ２００ ｓｃｃｍ
圧力 ７０ Ｐａ
基板温度 ６１０ ℃
この後、レジストマスクを形成し、ＥＣＲ (Electron Cyclotron Resonance) エッチング装置により、ゲート電極１２およびオフセット絶縁膜１１をパターニングする。
オフセット絶縁膜ドライエッチング条件
Ｃ4 Ｆ8 ５０ ｓｃｃｍ
圧力 １ Ｐａ
マイクロ波電力 ８５０ Ｗ
ＲＦ電力 １００ Ｗ
ゲート電極ドライエッチング条件
Ｃｌ2 ７５ ｓｃｃｍ
Ｏ2 ２ ｓｃｃｍ
ＨＢｒ １２０ ｓｃｃｍ
圧力 １ Ｐａ
マイクロ波電力 ８５０ Ｗ
ＲＦ電力 ６０ Ｗ
この後、ＬＤＤ (Lightly Doped Drain)イオン注入をおこなう。
イオン注入条件
Ｎｃｈ領域：Ａｓ ３０ ｋｅＶ， １×１０13／ｃｍ2
Ｐｃｈ領域：Ｂ ３０ ｋｅＶ， １×１０13／ｃｍ2
さらに酸化膜を全面に１５０ｎｍの厚さに形成し、平行平板型ＲＩＥ (Reactive Ion Etching) 装置により全面エッチバックしてゲート電極１２（第１の凸部）の側面にサイドウォール８を残す。
酸化膜減圧ＣＶＤ条件
ＴＥＯＳ ５０ ｓｃｃｍ
温度 ７２０ ℃
圧力 ４０ Ｐａ
全面エッチバック条件
Ｃ4 Ｆ8 ５０ ｓｃｃｍ
圧力 ２ Ｐａ
ＲＦ電力 １２００ Ｗ
【００５２】
図６（ｅ）： 希フッ酸により、露出した半導体基板１上の自然酸化膜を除去した後、シリコンの選択エピタキシャル成長を施し、半導体層１４を形成する。厚さは１８０ｎｍ程度とする。
選択エピタキシャル条件
ＳｉＨ4 １００ ｓｃｃｍ
Ｈｅ ４００ ｓｃｃｍ
Ｎ2 ２００ ｓｃｃｍ
圧力 ７０ Ｐａ
温度 ７５０ ℃
この後Ｓ／Ｄイオン注入を施し、１０００℃の短時間熱処理をおこなって注入イオンを活性化して拡散層１５を形成する。多結晶シリコンからなるゲート電極１２も同時に導電化する。以上により、ＭＯＳトランジスタが形成される。
Ｓ／Ｄイオン注入条件
Ｎｃｈ領域：Ａｓ ６０ ｋｅＶ， ３×１０15／ｃｍ2
Ｐｃｈ領域：Ｂ ４０ ｋｅＶ， ３×１０15／ｃｍ2
【００５３】
図６（ｆ）： 希フッ酸により、半導体層１４上の自然酸化膜を除去し、清浄なシリコン面を露出した後、Ｃｏ層を２０ｎｍ、あるいはＴｉ／Ｃｏ層を６／１０ｎｍ、あるいはＴｉＮ／Ｃｏ層を１０／１０ｎｍ（いずれも不図示）をスパッタリング法により全面に形成する。積層膜の場合はＣｏ層が下層となる。
スパッタリング条件
Ａｒ １００ ｓｃｃｍ
圧力 ０．４７ Ｐａ
スパッタリング電力 １ ｋＷ
ＴｉＮ層の場合は、さらにＮＨ3 を３０ｓｃｃｍ添加して反応性スパッタリングをおこなう。
この後、１回目のＲＴＡ (Rapid Thermal Annealing)を施し、ＣｏＳｉx 層（不図示）を半導体層１４上に形成する。
１ｓｔ． ＲＴＡ条件
Ｎ2 ５ ｓｌｍ
温度 ５５０ ℃
時間 ３０ 秒
この後さらに、硫酸／過酸化水素混合溶液に浸漬し、素子分離領域７やオフセット絶縁膜１１上等の未反応のＣｏ層、もしくはＴｉ／Ｃｏ層あるいはＴｉＮ／Ｃｏ層を選択的に除去する。
さらに、２回目のＲＴＡを施し、低抵抗かつ安定なＣｏＳｉ2 からなる金属シリサイド層１７を半導体層１４上に形成する。オフセット絶縁膜１１を省略した場合は、ゲート電極１２上にも金属シリサイド層１７が形成される。
２ｎｄ． ＲＴＡ条件
Ｎ2 ５ ｓｌｍ
温度 ７００ ℃
時間 ３０ 秒
金属シリサイド層１７の表面は、ゲート電極１２表面のオフセット絶縁膜１１あるいはこの部分に形成された金属シリサイド層（第１の凸部）および素子分離領域（第２の凸部）の表面と略同一平面をなす。
【００５４】
図６（ｇ）： 減圧ＣＶＤにより、２００ｎｍの厚さのＳｉＯ2 膜および５０ｎｍの厚さのＳｉ3 Ｎ4 膜の積層膜からなる層間絶縁膜１８を形成する。
ＳｉＯ2 膜の減圧ＣＶＤ条件
ＴＥＯＳ ５０ ｓｃｃｍ
圧力 ４０ Ｐａ
温度 ７２０ ℃
Ｓｉ3 Ｎ4 膜の減圧ＣＶＤ条件
ＳｉＨ2 Ｃｌ2 ５０ ｓｃｃｍ
ＮＨ3 ２００ ｓｃｃｍ
Ｎ2 ２００ ｓｃｃｍ
圧力 ７０ Ｐａ
温度 ７６０ ℃
この後、ゲート電極１２上の層間絶縁膜１８をエッチングして溝２０を形成する。この際、オフセット絶縁膜１１も同時にエッチングする。
層間絶縁膜のエッチング（溝形成）条件
Ｃ4 Ｆ8 ５０ ｓｃｃｍ
圧力 ２ Ｐａ
ＲＦ電力 １２００ Ｗ
つぎに、バリアメタル層として、Ｔｉ層を１０ｎｍ、ＴｉＮ層を７０ｎｍ順次スパッタリング法により成膜し、さらに配線層としてブランケットＣＶＤ法によりＷ膜を４００ｎｍの厚さに形成する。
Ｔｉ層スパッタリング条件
Ａｒ １００ ｓｃｃｍ
圧力 ０．６７ Ｐａ
スパッタリング電力 ８ ｋＷ
温度 １５０ ℃
ＴｉＮ層スパッタリング条件
Ａｒ ８０ ｓｃｃｍ
Ｎ2 ３０ ｓｃｃｍ
圧力 ０．６７ Ｐａ
スパッタリング電力 ５ ｋＷ
温度 １５０ ℃
Ｗ層ＣＶＤ条件
ＷＦ6 ７５ ｓｃｃｍ
Ｈ2 ５００ ｓｃｃｍ
Ａｒ ２２００ ｓｃｃｍ
Ｎ2 ３００ ｓｃｃｍ
圧力 １０．６４ ｋＰａ
温度 ４５０ ℃
この後、成膜したＷ層、ＴｉＮ層およびＴｉ層を順次エッチバックして、溝２０内にのみ残し、バリアメタル層２１および配線層２２とする。配線層２２の平面形状は、ゲート電極１２の平面形状とほぼ一致し、また電気的にも一体化されたものである。
エッチバック条件
ＳＦ6 ５０ ｓｃｃｍ
圧力 １．３３ Ｐａ
ＲＦ電力 １５０ Ｗ
なおエッチバックでなく、ＣＭＰにより平坦化して溝２０内にバリアメタル層２１および配線層２２を残してもよい。
【００５５】
ところで、配線層２２の材料としてはＣｕを用いてもよい。この場合には、上述の条件でＴｉ層およびＴｉＮ層をスパッタリング成膜し、シード層（通電層）としてＣｕ膜を１０ｎｍスパッタリング成膜し、さらに電界めっき法によりＣｕ層を６００ｎｍ成膜する。
Ｃｕ層スパッタリング条件
Ａｒ ４０ ｓｃｃｍ
圧力 ０．６７ Ｐａ
スパッタリング電力 ５ ｋＷ
温度 ３００ ℃
Ｃｕ層電界めっき条件
メッキ液 ＣｕＳＯ4 を主体とする水溶液
電圧 １０ Ｖ
電流密度 ３０ Ａ／ｄｍ2
温度 ３０ ℃
つぎにＣＭＰによりＣｕ層、ＴｉＮ層およびＴｉ層を平坦化して溝２０内に埋め込み、バリアメタル層２１および配線層２２とする。
ＣＭＰ条件の一例
スラリ 硝酸鉄／過酸化水素水
スラリ流量 ２０ ｓｃｃｍ
研磨ヘッド圧力 ４．０ ｐｓｉ
キャリア回転数 ２０ ｒｐｍ
プラテン回転数 ２０ ｒｐｍ
Ｃｕを配線層２２の材料とした場合には、酸化防止のキャッピング膜としてＴｉＮ膜あるいはＳｉ3 Ｎ4 膜を形成しておくことが望ましい。
【００５６】
図６（ｈ）： 上層層間絶縁膜２３を減圧ＣＶＤにより形成する。上層層間絶縁膜２３は、下から２００ｎｍの厚さのＳｉＯ2 膜、５０ｎｍの厚さのＳｉ3 Ｎ4 膜および４００ｎｍの厚さのＳｉＯ2 膜の積層からなる。この場合、中層のＳｉ3 Ｎ4 膜を形成した段階で、配線層２２との間の接続孔を形成する部分のＳｉ3 Ｎ4 膜を選択的にエッチング除去してから、４００ｎｍの厚さのＳｉＯ2 膜を形成する。この後、接続孔上の上層溝等をエッチングするためのレジストマスク（不図示）を形成し、これをマスクとして上層層間絶縁膜２３をエッチングする。エッチング条件は、先に層間絶縁膜１８に溝２０を形成した際のエッチング条件に準じてよい。この結果、上層溝２５および接続孔１９が同時にパターニングされる。この際、上層層間絶縁膜２３の中層のＳｉ3 Ｎ4 膜は、エッチングストッパとなる。
この後、上層バリアメタル層２６としてＴｉ層を３０ｎｍおよびＴｉＮ層を７０ｎｍ、スパッタリング法により形成する。このスパッタリング条件は上述したバリアメタル層２１のスパッタリング条件に準じてよい。
さらに上層配線層２７としてＣｕ層を６１０ｎｍ、スパッタリングおよび電界めっき法により形成する。成膜条件は先に配線層２２の別の形成方法で示した方法に準拠する。
つぎにＣｕ層、ＴｉＮ層およびＴｉ層をＣＭＰにより平坦化研磨し、接続孔１９および上層溝２５内に埋め込む。このＣＭＰ条件も先に配線層２２（Ｃｕ層による）のＣＭＰ条件として例示したものに準じてよい。
以上の工程は、Dual Damascene Processをゲート電極上の接続孔（ビアホール）に適用したものである。
この後、上層配線層２７の酸化防止用のキャップ層２８として、プラズマＣＶＤ法やスパッタリング法等によりＳｉ3 Ｎ4 膜またはＴｉＮ膜を３０ｎｍの厚さに形成する。
ＴｉＮ膜スパッタリング条件
Ａｒ ８０ ｓｃｃｍ
Ｎ2 ３０ ｓｃｃｍ
圧力 ０．６７ Ｐａ
スパッタリング電力 ５ ｋＷ
温度 １５０ ℃
Ｓｉ3 Ｎ4 膜のプラズマＣＶＤ条件
ＳｉＨ4 ２６５ ｓｃｃｍ
ＮＨ3 １００ ｓｃｃｍ
Ｎ2 ４００ ｓｃｃｍ
圧力 ５６５ Ｐａ
ＲＦ電力 ８００ Ｗ
温度 ４００ ℃
【００５７】
本実施例によれば、ＳＴＩによる素子分離領域およびゲート電極の側面にサイドウォールが形成され、ここに半導体層がエピタキシャル成長されてその表面に金属シリサイド層が形成されて平坦化されている。またゲート電極は配線層２２と一体化されている。したがって、拡散層抵抗およびゲート電極抵抗をいずれも低減することができる。さらに層間絶縁膜表面と配線層表面とは平坦化されており、Dual Damascene Processを適用することも容易である。
【００５８】
〔実施例２〕
本実施例は第２の実施の形態の半導体装置の製造方法を図５および図７を参照して説明するものである。本実施例の前半の工程、すなわち図５（ａ）〜（ｄ）までの工程は前実施例と同様であり、説明を省略する。
【００５９】
図７（ｅ）： つぎに希フッ酸により、露出した半導体基板上の自然酸化膜を除去した後、シリコンの選択エピタキシャル成長を施し、半導体層１４を形成する。ただし本実施例では半導体層１４の厚さは実施例１より薄く、１２０ｎｍ程度とする。
選択エピタキシャル条件やその後のイオン注入条件、活性化アニール条件、金属シリサイド層１７形成条件等は実施例１に準じてよい。
【００６０】
図７（ｆ）： この後、本実施例においてはプラズマＣＶＤ法等によりＳｉ3 Ｎ4 等の絶縁体層を１００ｎｍの厚さに形成し、これをエッチバックあるいはＣＭＰ等で平坦化する。これにより、ゲート電極１２（第１の凸部）と素子分離領域７（第２の凸部）間の凹部には、半導体層１４、金属シリサイド層１７および絶縁体層９が平坦に埋め込まれる。
絶縁体層の材料としては、オフセット絶縁膜１１やサイドウォール８とエッチング選択比のとれる材料であればＳｉ3 Ｎ4 以外でもよい。
図７（ｇ）： ＳｉＯ2 膜およびＳｉ3 Ｎ4 膜の積層膜からなる層間絶縁膜１８を形成する。この工程は実施例１と同様でよい。
この後、溝形成用のレジストマスク（不図示）を形成し、これをマスクとしてゲート電極１２上の層間絶縁膜１８をエッチングして溝２０を形成する。この際、オフセット絶縁膜１１も同時にエッチングする。
本工程において、レジストマスクのアライメントずれにより、形成される溝２０がゲート電極１２直上からはみ出し、金属シリサイド層１７上にかかる場合がある。図７（ｇ）はこの状態を示すが、金属シリサイド層１７上には絶縁体層９が形成されており、これがエッチングストッパとして機能するので、溝２０底部に金属シリサイド層１７が露出する虞れはない。
つぎに、実施例１に準じバリアメタル層２１、配線層２２を溝２０内に埋め込む。
【００６１】
図７（ｈ）： 上層層間絶縁膜２３を形成し、接続孔１９および上層溝２５を開口する。さらに上層バリアメタル層２６および上層配線層２７を埋め込み、キャップ層２８を形成する。
【００６２】
本実施例によれば、実施例１の効果に加え、溝２０の開口位置がゲート電極直上から大幅にずれても、ゲート電極１２と拡散層１５とがショートするあるいは絶縁耐圧が低下する不都合が回避できる。
【００６３】
〔実施例３〕
本実施例は第３の実施の形態の半導体装置の製造方法を図５および図８を参照して説明するものである。本実施例も前半の工程、すなわち図５（ａ）〜（ｄ）までの工程は前実施例と同様であり、説明を省略する。
【００６４】
図８（ｅ）： ソース・ドレインイオン注入およびＲＴＡの工程を経て拡散層１５を形成し、ＭＯＳトランジスタを形成する。この後、拡散層１５上の自然酸化膜を除去し、Ｃｏ層、Ｔｉ／Ｃｏ層あるいはＴｉＮ／Ｃｏ層の形成とシリサイド化熱処理により、金属シリサイド層１７を形成する。これらの工程は、実施例１において半導体層上に金属シリサイド層を形成した手順に準じてよい。
【００６５】
図８（ｆ）： この後、減圧ＣＶＤ法等によりＳｉＯ2 等の絶縁体層を２５０ｎｍの厚さに形成し、これをエッチバックあるいはＣＭＰ等で平坦化する。これにより、ゲート電極１２（第１の凸部）と素子分離領域７（第２の凸部）間の凹部には、絶縁体層９が平坦に埋め込まれる。
絶縁体層の材料としては、ＳｉＯ2 以外にＳｉ3 Ｎ4 等でもよい。
図８（ｇ）： ＳｉＯ2 膜およびＳｉ3 Ｎ4 膜の積層膜からなる層間絶縁膜１８を形成する。
この後、溝形成用のレジストマスク（不図示）を形成し、これをマスクとしてゲート電極１２上の層間絶縁膜１８をエッチングして溝２０を形成する。この際、オフセット絶縁膜１１も同時にエッチングする。
つぎに、実施例１に準じバリアメタル層２１、配線層２２を溝２０内に埋め込む。これらの工程は実施例１と同様でよい。
【００６６】
図８（ｈ）： 上層層間絶縁膜２３を形成し、接続孔１９および上層溝２５を開口する。さらに上層バリアメタル層２６および上層配線層２７を埋め込み、キャップ層２８を形成する。これらの工程も実施例１と同様でよい。
【００６７】
本実施例によれば、ゲート電極は配線層と一体的に形成され、ゲート電極抵抗を低減できる。また拡散層は金属シリサイド層により低抵抗化されている。素子分離領域の側面にサイドウォールが形成されているので、接合リークが低減できる。さらに層間絶縁膜表面と配線層表面とは平坦化されており、Dual Damascene Processを適用することも容易である。
【００６８】
〔実施例４〕
本実施例は第４の実施の形態の半導体装置の製造方法を図５および図９を参照して説明するものである。
【００６９】
図５（ａ）〜（ｂ）に示したトレンチ５形成工程および酸化膜６の形成工程までは実施例１と同様である。
【００７０】
図９（ｃ）： 素子領域上の不要の酸化膜６（不図示）をＣＭＰで除去し、露出した窒化シリコン膜３を選択的にエッチング除去する。この後、本実施例では再び窒化シリコン膜３を全面に形成する。窒化シリコン膜３の厚さは１５０ｎｍ程度でよい。素子分離領域７上をカバーする程度のレジストマスク（不図示）を形成し、素子領域上の窒化シリコン膜３のみ除去する。これにより、素子分離領域７上に窒化シリコン膜３が残されるとともに、素子分離領域７側面に窒化シリコンのサイドウォール８が形成される。
つぎに実施例１と同様にサイドウォール８付きのＭＯＳトランジスタを形成する。ただし本実施例においては、オフセット絶縁膜１１は酸化膜で形成し、その厚さも１５０ｎｍ程度とする。
【００７１】
図９（ｄ）： ゲート電極１２上のオフセット絶縁膜１１を希フッ酸水溶液を用いてエッチング除去する。あるいはＣＤＥ (Chemical Dry Etching) 等の等方性ドライエッチングにより除去してもよい。エッチングガスとしてはＨＦを用い、時間は１０分程度でよい。
【００７２】
図９（ｅ）： Ｔｉ層を１０ｎｍ、ＴｉＮ層を７０ｎｍ形成してバリアメタル層２１とし、さらにＷ層あるいはＣｕ層を４００ｎｍ形成して金属層１６とする。さらにＣＭＰにより平坦化し、ゲート電極１２（第１の凸部）上のオフセット絶縁膜が除去された凹部、および素子分離領域７間の凹部に金属層１６を埋め込む。埋め込まれた金属層１６の表面は、素子分離領域７および窒化シリコン膜３による第２の凸部の表面とほぼ同一表面をなしている。
この後、金属層１６の酸化防止用としてＳｉ3 Ｎ4 あるいはＴｉＮ等によりキャップ層２８を３０ｎｍの厚さに形成する。
なお金属層としては、Ｃｕ以外にＡｌ、Ａｇ、Ｗ、Ｍｏ、Ｔａやこれらの組み合わせでもよい。
【００７３】
図９（ｆ）： 層間絶縁膜１８として２００ｎｍの厚さのＳｉＯ2 膜、５０ｎｍの厚さのＳｉ3 Ｎ4 膜および４００ｎｍの厚さのＳｉＯ2 膜を形成する。この場合も、中層のＳｉ3 Ｎ4 膜を形成した段階で、配線層２２との間の接続孔を形成する部分のＳｉ3 Ｎ4 膜を選択的にエッチング除去してから、４００ｎｍの厚さのＳｉＯ2 膜を形成する。この後、接続孔上の上層溝等をエッチングするためのレジストマスク（不図示）を形成し、これをマスクとして層間絶縁膜１８をエッチングする。この結果、溝２０および接続孔１９が同時にパターニングされる。この際、層間絶縁膜１８の中層のＳｉ3 Ｎ4 膜は、エッチングストッパとなる。
この後、バリアメタル層２１としてＴｉ層を３０ｎｍおよびＴｉＮ層を７０ｎｍ、スパッタリング法により形成する。さらに配線層２２としてＣｕ層を６１０ｎｍ、スパッタリングおよび電界めっき法により形成する。Ｃｕ層、ＴｉＮ層およびＴｉ層等の形成条件は実施例１と同様でよい。
つぎにＣｕ層、ＴｉＮ層およびＴｉ層をＣＭＰにより平坦化研磨し、接続孔１９および溝２０内に埋め込む。
この工程は、Dual Damascene Processをゲート電極上の接続孔（ビアホール）に適用したものである。
この後、配線層２２の酸化防止用のキャップ層２８として、Ｓｉ3 Ｎ4 膜またはＴｉＮ膜を３０ｎｍの厚さに形成する。
【００７４】
本実施例によれば、ＳＴＩによる素子分離領域およびゲート電極の側面にサイドウォールが形成され、これらの間に金属層が埋め込まれている。またゲート電極上にも金属層が形成されている。したがって、拡散層抵抗およびゲート電極抵抗をいずれも低減することができる。これらの表面は平坦化されており、Dual Damascene Processを適用することも容易である。
【００７５】
〔実施例５〕
ところで、多結晶シリコンゲート電極上にＷ等の配線層を形成して一体化した構造の金属／多結晶シリコンゲート電極は、ゲート電極抵抗低減に有効である。しかしながら、両者の中間に形成するＴｉ系のバリアメタル層は、形成直後は結晶性であるため、Ｗ等の金属配線層を形成後の熱処理に対しては安定性が高いが、逆に低抵抗の固溶体化層となりにくく、低抵抗化には限界があった。
本実施例はこの金属／多結晶シリコンゲート電極のゲート電極抵抗をさらに低減する方法を示す。
【００７６】
例えば、実施例１において半導体層１４上に金属シリサイド層１７を形成する工程まで、すなわち図５（ａ）〜図６（ｆ）の工程までをおこなう。
この後、減圧ＣＶＤにより、２００ｎｍの厚さのＳｉＯ2 膜および５０ｎｍの厚さのＳｉ3 Ｎ4 膜の積層膜からなる層間絶縁膜１８を形成する。
この後、ゲート電極１２上の層間絶縁膜１８をエッチングして溝２０を形成する。この際、オフセット絶縁膜１１も同時にエッチングする。
つぎに、バリアメタル層として、Ｔｉ層を１０ｎｍ、ＴｉＮ層を７０ｎｍ順次スパッタリング法により成膜する。Ｔｉ層およびＴｉＮ層はいずれも微細結晶構造を有する。以上の工程は実施例１に準じてよい。
【００７７】
本実施例においてはこの後、全面にＧｅのイオン注入を施す。Ｇｅイオン注入条件は加速電圧４０ｋｅＶ、ドーズ量３×１０14／ｃｍ2 程度でよい。このイオン注入により、Ｔｉ層およびＴｉＮ層はいずれもアモルファス状態となる。
この後Ｗ層を４００ｎｍの厚さにスパッタリングあるいはＣＶＤ法により形成し、ＣＭＰを施して平坦化し、図６（ｇ）の状態とする。
この後の上層配線層等の形成工程は前実施例１に準じてよい。
【００７８】
本実施例によると、Ｗ層形成後の例えば８００℃程度の熱処理工程で、バリアメタル層は多結晶シリコン層およびＷ層と固溶体化し、窒化シリサイド化金属層となる。この固溶体化層は以後の熱処理に対して安定である。
またＧｅイオン注入を施す前の多結晶シリコン層／バリアメタル層／Ｗ層のシート抵抗は２〜３Ω／□であったものが、イオン注入を施すことにより、約１桁のシート抵抗低減が達成された。実施例２、実施例３においても同様のイオン注入によりゲート電極抵抗を低減することができる。
【００７９】
なおバリアメタル層としてはＴｉ層／ＴｉＮ層の他に、ＴｉＯＮ、ＷＮ、ＷＯＮ等の高融点金属窒化物、高融点金属酸窒化物等の材料を積層あるいは単層で用いてもよい。これらの材料は、高融点金属ターゲットを用い反応性スパッタリング等により成膜することができる。
また注入するイオン種はＧｅ以外にＡｓやＳｉ、あるいはＴｉ、ＷやＭｏ等の金属を用いることができる。
【００８０】
以上本発明の半導体装置につき詳細な説明を加えたが、ゲート電極（第１の凸部）あるいは素子分離領域（第２の凸部）同士間の凹部に半導体層をエピタキシャル成長、あるいは金属層を形成してもよい。また本発明を適用する半導体装置は、ＭＩＳ型半導体装置の他にバイポーラ型半導体装置、ＢｉＣＭＯＳ型半導体装置、ＣＣＤ (Charge Coupled Device)型半導体装置等、各種半導体装置に適用できる。また各構成部分の材料や形成法も実施例に限定されず、各種材料や方法を用いてよい。例えば金属シリサイド層材料としてはＣｏやＴｉの他に各種遷移金属、例えばＮｉ、Ｗ、Ｍｏ、Ｚｒ、ＨｆあるいはＰｔ等のシリサイドであってよい。
【００８１】
【発明の効果】
以上の説明から明らかなように、本発明の半導体装置によれば、ゲート電極抵抗あるいは拡散層抵抗を安定に低減することができ、応答速度や消費電力、あるいは動作電圧を低減した高集積度の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体装置の要部を示す概略断面図である。
【図２】 本発明の第２の実施の形態の半導体装置の要部を示す概略断面図である。
【図３】 本発明の第３の実施の形態の半導体装置の要部を示す概略断面図である。
【図４】 本発明の第４の実施の形態の半導体装置の要部を示す概略断面図である。
【図５】 本発明の第１の実施の形態の半導体装置の要部の製造工程を示す概略断面図である。
【図６】 本発明の第１の実施の形態の半導体装置の要部の製造工程を示す概略断面図であり、図５に続く工程を示す。
【図７】 本発明の第２の実施の形態の半導体装置の要部の製造工程を示す概略断面図である。
【図８】 本発明の第３の実施の形態の半導体装置の要部の製造工程を示す概略断面図である。
【図９】 本発明の第４の実施の形態の半導体装置の要部の製造工程を示す概略断面図である。
【図１０】従来の半導体装置の要部の製造工程を示す概略断面図である。
【図１１】ＳＴＩの製造工程を示す概略断面図である。
【図１２】ＳＴＩの製造工程を示す概略断面図であり、図１１に続く工程を示す。
【符号の説明】
１…半導体基板、２…パッド酸化膜、３…窒化シリコン膜、４…レジストマスク、５…トレンチ、６…酸化膜、６ｒ…酸化膜残渣、７…素子分離領域（第２の凸部）、８…サイドウォール、９…絶縁体層、１１…オフセット絶縁膜、１２…ゲート電極、１３…第１の凸部、１４…半導体層、１５…拡散層、１６…金属層、１７…金属シリサイド層、１８…層間絶縁膜、１９…接続孔、２０…溝、２１…バリアメタル層、２２…配線層、２３…上層層間絶縁膜、２５…上層溝、２６…上層バリアメタル層、２７…上層配線層、２８…キャップ層、３０…コンタクトプラグ
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、さらに詳しくは、微細なデザインルールによるＭＩＳ型半導体装置等の拡散層抵抗やゲート電極抵抗を低減した高集積度半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の集積度が高まり、ＭＩＳ (Metal Insulator Semiconductor)型半導体装置においても各トランジスタの拡散層深さのシャロー化が進んでいる。例えば、ゲート電極長０．２５μｍのトランジスタにおいては、拡散層の深さは８０ｎｍ以下程度が要求される。これは、ゲート電極長が縮小すると、これに応じて拡散層深さを浅くしないと、ショートチャネル効果が増大し、ソース・ドレイン耐圧が低下するためである。
【０００３】
このような拡散層のシャロー化により、ソース・ドレインのシート抵抗、すなわち拡散層抵抗は増大する。ＭＩＳトランジスタ動作時の抵抗成分としては、チャネル抵抗、拡散層抵抗、ゲート電極抵抗およびコンタクト抵抗に大別されるが、これらのうちのいずれが増大しても応答速度が低下する。ゲート回路の遅延時間をτpdとすると、動作周波数ｆは、 ｆ〜１／τpd の関係式で表されるので、拡散層抵抗等が増大すると動作周波数の向上は望めない。したがって、拡散層抵抗等の増大は、特に高速動作が要求されるＭＰＵ (Micro Processing Unit)等では不利である。
【０００４】
この対策として、ソース・ドレインの拡散層上やゲート電極上に選択的に低抵抗の金属シリサイド層を形成するＳＡＬＩＳＩＤＥ (Selfaligned Silicide) 技術が注目されている。金属シリサイドとしては、例えばＴｉＳｉ2 やＣｏＳｉ2 が採用される。 サリサイドプロセスの概略を図１０を参照して説明する。
【０００５】
図１０（ａ）： 半導体基板１上にサイドウォール８付きのゲート電極１２、素子分離領域７、および拡散層１５を形成し、ＭＩＳトランジスタを作成する。ゲート電極材料は多結晶シリコンである。
【０００６】
図１０（ｂ）： 拡散層１５上やゲート電極１２上の自然酸化膜（不図示）を除去し、全面にＴｉ等の金属膜（これも不図示）を薄く形成する。
続けて熱処理を施し、拡散層１５上およびゲート電極１２上に選択的に金属シリサイド層１７を形成する。素子分離領域７やサイドウォール８上の未反応の金属層は、ウェットエッチング等で選択的に除去し、拡散層１５上およびゲート電極１２上に選択的に金属シリサイド層１７を残す。
この工程がサリサイドプロセスの要部である。
【０００７】
図１０（ｃ）： 層間絶縁膜１８を形成し、ゲート電極１２に臨む接続孔１９を開口する。
【０００８】
図１０（ｄ）： 接続孔１９内にコンタクトプラグ３０を埋め込み、さらに上層配線層２７を形成する。
【０００９】
かかるサリサイドプロセスによりトランジスタを製造すると、拡散層抵抗やゲート電極抵抗を１桁程度減少させる効果が得られる。
しかしながら、素子の微細化にともない、拡散層領域も狭小化が進んでいる。このような狭隘な拡散層領域にサリサイドプロセスを適用すると、形成される金属シリサイド層の粒子が凝集し、シート抵抗の低減が充分に望めない問題点が発生する。
【００１０】
また拡散層のシャロー化にともなって、この上に形成する金属シリサイド層の薄膜化も必要となる。この薄膜化も金属シリサイド層の凝集を助長する方向にはたらき、狭隘な拡散層のシート抵抗の低減は一層困難なものとなる。
【００１１】
一方、多結晶シリコンからなるゲート電極およびゲート電極から延在するゲート配線（合わせてゲート電極と略記）も、サリサイドプロセスによりその表面部分が金属シリサイド層となり低抵抗化される。しかしながら、この金属シリサイド層の下部は比較的高抵抗の多結晶シリコン層とゲート絶縁膜が存在し、この部分は抵抗成分と容量成分を有する。この結果、ＭＩＳトランジスタのＯＮ動作時に、ゲート電極の多結晶シリコン層部分の空乏化が発生する。すなわち、ゲート電極の容量が増し、ゲート絶縁膜の厚さが見掛け上厚くなり、ＭＩＳトランジスタの電流能力が低下する問題がある。
【００１２】
この問題の解決策として、多結晶シリコン層内に多量のドーパントを含有させ多結晶シリコン層の抵抗値を低減する方法がある。しかしながら、このような多結晶シリコン層にサリサイドプロセスを適用すると、金属シリサイドを形成すべき金属が、シリコンの他にドーパントととも反応して高抵抗反応生成物となり、この結果ゲート電極の抵抗は期待通り低下しない。
狭隘な拡散層領域、あるいは微細長のゲート電極にサリサイドプロセスを適用した場合に、金属シリサイドの凝集等により充分な低抵抗化が達成できない現象は、細線効果として知られている。
【００１３】
近年、金属シリサイド材料として従来のＴｉＳｉ2 に替わり、ＣｏＳｉ2 が注目されている。Ｃｏは、高濃度のドーパントを有する多結晶シリコンであっても、Ｔｉに比較してシリサイド化反応が阻害されないと見られている。
【００１４】
しかしながら、Ｃｏは下地の多結晶シリコンの微妙な表面状態や結晶状態の差によって、形成される金属シリサイドの性状が異なる。したがって、安定なＣｏシリサイドを形成するには、多結晶シリコンの成膜条件制御等、プロセス上の工夫が必要であり、直ちに多結晶シリコンゲート電極の低抵抗化に適用することはできない。
【００１５】
ところで、高集積化に適した素子分離領域形成法として、ＳＴＩ (Shallow Trench Isolation) 法が注目されている。この方法を図１１〜図１２を参照して説明する。
【００１６】
図１１（ａ）： 半導体基板１上にパッド酸化膜２および窒化シリコン膜３をこの順に形成する。パッド酸化膜２は１０ｎｍ程度、窒化シリコン膜３は１５０ｎｍ程度の厚さでよい。
【００１７】
図１１（ｂ）： この状態でレジストマスク４を形成し、トレンチ５をエッチングにより形成する。トレンチ５の深さは４００〜５００ｎｍの浅いものである。トレンチ５は、その幅が広いものと狭いものが複数存在する。
【００１８】
図１１（ｃ）： レジストマスク４を除去し、酸化膜６をバイアスＥＣＲ (Electron Cyclotron Resonance) ＣＶＤ法等、埋め込み能力に優れた方法で形成する。酸化膜６の成膜厚さは、トレンチ５が埋まり窒化シリコン膜３表面とほぼ同一レベルとなる程度とする。この結果、広い窒化シリコン膜３上には同程度の厚さの酸化膜６が堆積する。狭い窒化シリコン膜３上の酸化膜６の厚さは薄い。
【００１９】
図１１（ｄ）： この状態でＣＭＰ (Chemical mechanical polishing)を施し、表面を平坦化する。すると広い窒化シリコン膜３上には酸化膜残渣６ｒが残留する。この酸化膜残渣６ｒが完全に除去されるまでＣＭＰを施すと、広いトレンチ５部分に埋め込まれた酸化膜６表面のデイッシング（皿状の凹部形状）が顕在化し、平坦性が悪化する。
【００２０】
図１２（ｅ）： そこで酸化膜残渣６ｒの発生を防止するには、広い窒化シリコン膜３上にのみ開口を有するレジストマスク４を形成し、この部分の厚い酸化膜６を選択的に除去する。
【００２１】
図１２（ｆ）： レジストマスクを剥離し、この後ＣＭＰを施す。図１２（ｅ）の付加工程により、酸化膜残渣６ｒや極端なデイッシング形状を発生することなく、平坦化が完了する。
【００２２】
図１２（ｇ）： 窒化シリコン膜３をエッチング除去する。
【００２３】
図１２（ｈ）： パッド酸化膜２をウェットエッチング等で除去し、ＳＴＩ構造の素子分離領域７を残す。この状態で、半導体基板１へのトランジスタ等の素子形成工程の準備が完了する。
【００２４】
しかしながら、この図１２（ｈ）の工程でトレンチ５に埋め込んだ酸化膜６のエッジ部分に過剰エッチングが発生し、ノッチングが形成される。これに起因して、後のサリサイドプロセスで金属シリサイド層を形成すると、このノッチング部分で接合リーク等が増大する。
【００２５】
【発明が解決しようとする課題】
本発明はかかる従来技術の問題点に鑑み提案するものであり、ＭＩＳ型半導体装置の拡散層抵抗やゲート電極抵抗を安定して低減し、また接合リークを防止し、応答速度や消費電力あるいは動作電圧が低減した高集積度の半導体装置を提供することを課題とする。
【００２６】
【課題を解決するための手段】
本発明は上述した課題を解決するために提案するものである。
すなわち、本発明の半導体装置は、半導体基板上に、複数の第１の凸部と、複数の第２の凸部とを有し、これらのうち第１の凸部は少なくともその一部が導電性材料からなり、第２の凸部はＳＴＩ（Shallow Trench Isolation）法によって形成された絶縁性材料からなる構造を具備する半導体装置であって、第１の凸部及び第２の凸部の側面は、いずれもサイドウォールを有し、第１の凸部同士間の凹部、または第２の凸部同士間の凹部、あるいは第１の凸部と第２の凸部間の凹部のうち、いずれか少なくとも一種の凹部には、エピタキシャル成長された半導体層を有し、この半導体層の表面は、金属シリサイド層を有するとともに、この金属シリサイド層表面は、先の第１の凸部および第２の凸部表面と同一平面をなし、さらに、この同一平面上には層間絶縁膜を有し、第１の凸部上の前記層間絶縁膜には溝を有し、この溝内には第１の凸部の導電性材料と電気的に一体化された配線層を有することを特徴とする。
【００２７】
本発明の半導体装置では、第１の凸部はゲート電極であるとともに、第２の凸部は素子分離領域である場合に好ましく適用することができる。
【００２８】
また、本発明の半導体装置によれば、第１の凸部および第２の凸部間の凹部は、エピタキシャル成長した半導体層およびこの上の金属シリサイド層により平坦化され、また凹部底面の半導体基板すなわち拡散層は実質的に低抵抗化される。また第１の凸部例えば多結晶シリコンによるゲート電極は、溝に埋め込まれたＷやＣｕ等の配線層と一体化され、低抵抗なゲート電極等が得られる。
【００２９】
本発明の半導体装置では、第２の凸部、例えばＳＴＩ構造の素子分離領域の側面にサイドウォールを形成しておけば、ノッチング形状が露出することなく、接合リークが防止される。
【００３０】
また、本発明の半導体装置の表面は平坦化されており、 Damascene 構造あるいは Dual Damascene 構造の上層配線層を容易に形成することができる。
【００３１】
本発明の半導体装置の製造方法は、半導体基板に、ＳＴＩ（Shallow Trench Isolation）法によって絶縁性材料からなる第２の凸部を形成する工程と、第２の凸部の側面にサイドウォールを形成する工程と、半導体基板に、一部が導電材料からなる第１の凸部を形成する工程と、第１の凸部の側面にサイドウォールを形成する工程と、第１の凸部同士間の凹部、第２の凸部同士間の凹部、及び、第１の凸部と第２の凸部間の凹部のうち、いずれか少なくとも一種の凹部に、エピタキシャル成長により半導体層を形成する工程と、半導体層の表面に、第１の凸部及び第２の凸部表面と同一平面になるように、金属シリサイド層を形成する工程と、半導体基板上に層間絶縁膜を形成する工程と、第１の凸部上の層間絶縁膜に、溝を形成する工程と、溝内に、導電性材料によって配線層を、第１の凸部と電気的に一体化して形成する工程とを有することを特徴とする。
【００３２】
本発明の半導体装置の製造方法によれば、半導体基板に、一部が導電材料からなる第１の凸部と、ＳＴＩ法により絶縁性材料からなる第２の凸部とが形成される。そして、エピタキシャル成長させた半導体層及びこの表面の金属シリサイド層が第１の凸部および第２の凸部表面と同一面に平坦化されて形成される。このため、金属シリサイド層が、エピタキシャル成長した低抵抗の半導体層上に形成されることにより、金属シリサイド層を厚く形成することができ、金属シリサイド層の凝集や細線効果を防止することができる。
また、第１の凸部は配線層と一体化されている。このため、第１の凸部と配線層との間で低抵抗な電気的接続を形成することができる。
【００３７】
【発明の実施の形態】
以下、本発明の半導体装置の実施形態例につき図面を参照して説明する。以下の実施例の説明の図面においては、従来例の図面中の構成部分と同様の構成要素には、同じ参照符号を付すものとする。また、以下の図面における各部の寸法の割合は説明のためのものであり、実際の半導体装置に比例したものではない。
【００３８】
図１は本発明の第１の実施の形態の半導体装置を示す概略断面図である。
すなわち、半導体基板１上には、ゲート電極１２（第１の凸部）およびＳＴＩ構造の素子分離領域７（第２の凸部）が形成されている。これらゲート電極１２および素子分離領域７の側面にはサイドウォール８が形成され、その間の凹部にはシャロー化した拡散層１５が露出しており、さらにエピタキシャル成長した低抵抗の半導体層１４が埋め込まれ、半導体層１４の表面には金属シリサイド層１７が形成されている。この金属シリサイド層１７の表面は、ゲート電極１２や素子分離領域７の表面とほぼ同一平面をなしており、平坦化されている。そしてこの平坦化された面上には層間絶縁膜１８が形成され、ゲート電極１２上の層間絶縁膜１８には溝２０が形成されている。さらにこの溝２０内には配線層２２が埋め込まれている。
【００３９】
図１の半導体装置によれば、金属シリサイド層１７は浅い拡散層１５上に直接形成されることなく、エピタキシャル成長した低抵抗の半導体層１４上に形成される。この半導体層１４は充分厚くまたその表面積は拡大されているので、金属シリサイド層は厚く形成することができ、その凝集や細線効果を防止することができる。
またゲート電極１２上には、ゲート電極１２と一体化して延在する配線層２２が形成されているので、ゲート電極の低抵抗化が図れる。
さらに素子分離領域７の側面を含めてサイドウォール８が形成されているので、ノッチングが露出することなく、接合リークの発生が防止できる。
【００４０】
図２は本発明の第２の実施の形態の半導体装置を示す概略断面図である。
この半導体装置は、第１の実施の形態の半導体装置の変形例であり、基本的な構成は変わらないが、金属シリサイド層１７上に絶縁体層９が形成され、この絶縁体層９表面はゲート電極１２表面や素子分離領域７表面とほぼ同一表面をなしている。絶縁体層９は溝２０開口時のエッチングストッパとなるものである。
【００４１】
図２の半導体装置によれば、図１の半導体装置の効果に加えて、ゲート電極１２と一体化された配線層２２と、金属シリサイド層１７すなわち拡散層１５との短絡あるいは絶縁耐圧の低下を回避できる。
【００４２】
図３は本発明の第３の実施の形態の半導体装置を示す概略断面図である。
すなわち、半導体基板１上には、ゲート電極１２（第１の凸部）およびＳＴＩ構造の素子分離領域７（第２の凸部）が形成されている。これらゲート電極１２および素子分離領域７の側面にはサイドウォール８が形成され、その間の凹部にはシャロー化した拡散層１５が形成され、この拡散層１５表面には金属シリサイド層１７が形成されている。さらに金属シリサイド層１７上には絶縁体層９が埋め込まれ、絶縁体層９の表面は、ゲート電極１２や素子分離領域７の表面とほぼ同一平面をなして平坦化されている。そしてこの平坦化された表面上には層間絶縁膜１８が形成され、ゲート電極１２上の層間絶縁膜１８には溝２０が形成されている。さらにこの溝２０内には配線層２２が埋め込まれている。
【００４３】
図３の半導体装置によれば、素子分離領域７の側面を含めてサイドウォール８が形成されているので、ノッチングが露出することなく、接合リークの発生が防止できる。またゲート電極１２上には、ゲート電極１２と一体化して延在する配線層２２が形成されているので、ゲート電極の低抵抗化が図れる。
【００４４】
図４は本発明の第４の実施の形態の半導体装置を示す概略断面図である。
すなわち、半導体基板１上には、ゲート電極１２（第１の凸部）およびＳＴＩ構造の素子分離領域７（第２の凸部）が形成されている。これらゲート電極１２および素子分離領域７の側面にはサイドウォール８が形成され、その間の凹部にはシャロー化した拡散層１５が露出しており、さらに金属層１６が埋め込まれている。ゲート電極１２上にも金属層１６が形成されている。この金属層１６の表面は、第２の凸部とほぼ同一平面をなしており、平坦化されている。そしてこの平坦化された面上には層間絶縁膜１８が形成され、ゲート電極１２上の層間絶縁膜１８には溝２０が形成されている。さらにこの溝２０内には配線層２２が埋め込まれている。溝２０は、その一部に接続孔が形成されており、ゲート電極１２上の金属層１６と電気的に接続されている。
【００４５】
図４の半導体装置によれば、拡散層１５およびゲート電極１２上には、ほぼその全面積におよんで金属層１６が形成されている。したがって、拡散層抵抗およびゲート電極抵抗をともに低減できる。
さらに素子分離領域７の側面を含めてサイドウォール８が形成されているので、ノッチングが露出することなく、接合リークの発生が防止できる。
【００４６】
【実施例】
以下、本発明の半導体装置につき、その製造方法をさらに詳細に説明する。以下に示す各実施例は、本発明の理解を容易にするための例示であり、本発明はこれら実施例になんら限定されない。
【００４７】
〔実施例１〕本実施例は、第１の実施の形態の半導体装置の製造方法を図５〜図６を参照して説明するものである。
【００４８】
図５（ａ）： シリコン等の半導体基板１上に熱酸化等によりパッド酸化膜２を１０ｎｍ形成し、さらに耐酸化膜である窒化シリコン膜３を減圧ＣＶＤ等により１９０ｎｍ形成する。この状態で素子領域を覆うレジストマスク（不図示）を形成し、これをマスクとして窒化シリコン膜３、パッド酸化膜２および半導体基板１を連続的に異方性エッチングしてトレンチ５をパターニングする。トレンチ５は、その幅が広いものと狭いものが複数個存在する。
【００４９】
図５（ｂ）： バイアスＥＣＲ (Electron Cyclotron Resonance) ＣＶＤ法やバイアススパッタリング法等の平坦性に優れた膜堆積法により、酸化膜６をトレンチ５の深さ程度、例えば６００ｎｍ形成する。これによりトレンチ５内は、酸化膜６により平坦に埋め込まれる。一方、図の中央部の素子領域上の窒化シリコン膜３上にも酸化膜６が形成される。
【００５０】
図５（ｃ）： 素子領域上の不要の酸化膜６を、ＣＭＰ (Chemical mechanical polishing)により除去する。前述のように、必要に応じてこの領域の酸化膜６の厚い部分をレジストパターニングとエッチングにより予め除去してからＣＭＰを施すことにより、ディッシング形状を防ぐことができる。ＣＭＰの結果、トレンチ５内のみに酸化膜６が平坦に残される。
ＣＭＰ条件の一例
スラリ シリカ粉末／過酸化水素水
スラリ流量 ２０ ｓｃｃｍ
研磨ヘッド圧力 ４．０ ｐｓｉ
キャリア回転数 ２０ ｒｐｍ
プラテン回転数 ２０ ｒｐｍ
この後、ＣＭＰにより露出した素子領域上の窒化シリコン膜３をエッチング除去する。さらにＳｉＯ2 膜またはＳｉ3 Ｎ4 膜を全面に形成後エッチバックすることにより、サイドウォール８を形成後、パッド酸化膜２を除去し、素子領域を露出する。トレンチ５内には、半導体基板１表面から突出して素子分離領域７（第２の凸部）が形成される。この素子分離領域７の側面にノッチング形状が発生した場合であっても、サイドウォール８によりカバーされる。
【００５１】
図５（ｄ）： 露出した素子領域を熱酸化してゲート絶縁膜を形成後、多結晶シリコン層を減圧ＣＶＤ法により２００ｎｍの厚さに形成する。多結晶シリコン層の上に、後にオフセット絶縁膜となる酸化膜あるいは窒化膜を形成し、多結晶シリコン層と合わせて２００ｎｍ程度の厚さとしてもよい。
多結晶シリコン層減圧ＣＶＤ条件
ＳｉＨ4 １００ ｓｃｃｍ
Ａｒ ４００ ｓｃｃｍ
Ｎ2 ２００ ｓｃｃｍ
圧力 ７０ Ｐａ
基板温度 ６１０ ℃
この後、レジストマスクを形成し、ＥＣＲ (Electron Cyclotron Resonance) エッチング装置により、ゲート電極１２およびオフセット絶縁膜１１をパターニングする。
オフセット絶縁膜ドライエッチング条件
Ｃ4 Ｆ8 ５０ ｓｃｃｍ
圧力 １ Ｐａ
マイクロ波電力 ８５０ Ｗ
ＲＦ電力 １００ Ｗ
ゲート電極ドライエッチング条件
Ｃｌ2 ７５ ｓｃｃｍ
Ｏ2 ２ ｓｃｃｍ
ＨＢｒ １２０ ｓｃｃｍ
圧力 １ Ｐａ
マイクロ波電力 ８５０ Ｗ
ＲＦ電力 ６０ Ｗ
この後、ＬＤＤ (Lightly Doped Drain)イオン注入をおこなう。
イオン注入条件
Ｎｃｈ領域：Ａｓ ３０ ｋｅＶ， １×１０13／ｃｍ2
Ｐｃｈ領域：Ｂ ３０ ｋｅＶ， １×１０13／ｃｍ2
さらに酸化膜を全面に１５０ｎｍの厚さに形成し、平行平板型ＲＩＥ (Reactive Ion Etching) 装置により全面エッチバックしてゲート電極１２（第１の凸部）の側面にサイドウォール８を残す。
酸化膜減圧ＣＶＤ条件
ＴＥＯＳ ５０ ｓｃｃｍ
温度 ７２０ ℃
圧力 ４０ Ｐａ
全面エッチバック条件
Ｃ4 Ｆ8 ５０ ｓｃｃｍ
圧力 ２ Ｐａ
ＲＦ電力 １２００ Ｗ
【００５２】
図６（ｅ）： 希フッ酸により、露出した半導体基板１上の自然酸化膜を除去した後、シリコンの選択エピタキシャル成長を施し、半導体層１４を形成する。厚さは１８０ｎｍ程度とする。
選択エピタキシャル条件
ＳｉＨ4 １００ ｓｃｃｍ
Ｈｅ ４００ ｓｃｃｍ
Ｎ2 ２００ ｓｃｃｍ
圧力 ７０ Ｐａ
温度 ７５０ ℃
この後Ｓ／Ｄイオン注入を施し、１０００℃の短時間熱処理をおこなって注入イオンを活性化して拡散層１５を形成する。多結晶シリコンからなるゲート電極１２も同時に導電化する。以上により、ＭＯＳトランジスタが形成される。
Ｓ／Ｄイオン注入条件
Ｎｃｈ領域：Ａｓ ６０ ｋｅＶ， ３×１０15／ｃｍ2
Ｐｃｈ領域：Ｂ ４０ ｋｅＶ， ３×１０15／ｃｍ2
【００５３】
図６（ｆ）： 希フッ酸により、半導体層１４上の自然酸化膜を除去し、清浄なシリコン面を露出した後、Ｃｏ層を２０ｎｍ、あるいはＴｉ／Ｃｏ層を６／１０ｎｍ、あるいはＴｉＮ／Ｃｏ層を１０／１０ｎｍ（いずれも不図示）をスパッタリング法により全面に形成する。積層膜の場合はＣｏ層が下層となる。
スパッタリング条件
Ａｒ １００ ｓｃｃｍ
圧力 ０．４７ Ｐａ
スパッタリング電力 １ ｋＷ
ＴｉＮ層の場合は、さらにＮＨ3 を３０ｓｃｃｍ添加して反応性スパッタリングをおこなう。
この後、１回目のＲＴＡ (Rapid Thermal Annealing)を施し、ＣｏＳｉx 層（不図示）を半導体層１４上に形成する。
１ｓｔ． ＲＴＡ条件
Ｎ2 ５ ｓｌｍ
温度 ５５０ ℃
時間 ３０ 秒
この後さらに、硫酸／過酸化水素混合溶液に浸漬し、素子分離領域７やオフセット絶縁膜１１上等の未反応のＣｏ層、もしくはＴｉ／Ｃｏ層あるいはＴｉＮ／Ｃｏ層を選択的に除去する。
さらに、２回目のＲＴＡを施し、低抵抗かつ安定なＣｏＳｉ2 からなる金属シリサイド層１７を半導体層１４上に形成する。オフセット絶縁膜１１を省略した場合は、ゲート電極１２上にも金属シリサイド層１７が形成される。
２ｎｄ． ＲＴＡ条件
Ｎ2 ５ ｓｌｍ
温度 ７００ ℃
時間 ３０ 秒
金属シリサイド層１７の表面は、ゲート電極１２表面のオフセット絶縁膜１１あるいはこの部分に形成された金属シリサイド層（第１の凸部）および素子分離領域（第２の凸部）の表面と略同一平面をなす。
【００５４】
図６（ｇ）： 減圧ＣＶＤにより、２００ｎｍの厚さのＳｉＯ2 膜および５０ｎｍの厚さのＳｉ3 Ｎ4 膜の積層膜からなる層間絶縁膜１８を形成する。
ＳｉＯ2 膜の減圧ＣＶＤ条件
ＴＥＯＳ ５０ ｓｃｃｍ
圧力 ４０ Ｐａ
温度 ７２０ ℃
Ｓｉ3 Ｎ4 膜の減圧ＣＶＤ条件
ＳｉＨ2 Ｃｌ2 ５０ ｓｃｃｍ
ＮＨ3 ２００ ｓｃｃｍ
Ｎ2 ２００ ｓｃｃｍ
圧力 ７０ Ｐａ
温度 ７６０ ℃
この後、ゲート電極１２上の層間絶縁膜１８をエッチングして溝２０を形成する。この際、オフセット絶縁膜１１も同時にエッチングする。
層間絶縁膜のエッチング（溝形成）条件
Ｃ4 Ｆ8 ５０ ｓｃｃｍ
圧力 ２ Ｐａ
ＲＦ電力 １２００ Ｗ
つぎに、バリアメタル層として、Ｔｉ層を１０ｎｍ、ＴｉＮ層を７０ｎｍ順次スパッタリング法により成膜し、さらに配線層としてブランケットＣＶＤ法によりＷ膜を４００ｎｍの厚さに形成する。
Ｔｉ層スパッタリング条件
Ａｒ １００ ｓｃｃｍ
圧力 ０．６７ Ｐａ
スパッタリング電力 ８ ｋＷ
温度 １５０ ℃
ＴｉＮ層スパッタリング条件
Ａｒ ８０ ｓｃｃｍ
Ｎ2 ３０ ｓｃｃｍ
圧力 ０．６７ Ｐａ
スパッタリング電力 ５ ｋＷ
温度 １５０ ℃
Ｗ層ＣＶＤ条件
ＷＦ6 ７５ ｓｃｃｍ
Ｈ2 ５００ ｓｃｃｍ
Ａｒ ２２００ ｓｃｃｍ
Ｎ2 ３００ ｓｃｃｍ
圧力 １０．６４ ｋＰａ
温度 ４５０ ℃
この後、成膜したＷ層、ＴｉＮ層およびＴｉ層を順次エッチバックして、溝２０内にのみ残し、バリアメタル層２１および配線層２２とする。配線層２２の平面形状は、ゲート電極１２の平面形状とほぼ一致し、また電気的にも一体化されたものである。
エッチバック条件
ＳＦ6 ５０ ｓｃｃｍ
圧力 １．３３ Ｐａ
ＲＦ電力 １５０ Ｗ
なおエッチバックでなく、ＣＭＰにより平坦化して溝２０内にバリアメタル層２１および配線層２２を残してもよい。
【００５５】
ところで、配線層２２の材料としてはＣｕを用いてもよい。この場合には、上述の条件でＴｉ層およびＴｉＮ層をスパッタリング成膜し、シード層（通電層）としてＣｕ膜を１０ｎｍスパッタリング成膜し、さらに電界めっき法によりＣｕ層を６００ｎｍ成膜する。
Ｃｕ層スパッタリング条件
Ａｒ ４０ ｓｃｃｍ
圧力 ０．６７ Ｐａ
スパッタリング電力 ５ ｋＷ
温度 ３００ ℃
Ｃｕ層電界めっき条件
メッキ液 ＣｕＳＯ4 を主体とする水溶液
電圧 １０ Ｖ
電流密度 ３０ Ａ／ｄｍ2
温度 ３０ ℃
つぎにＣＭＰによりＣｕ層、ＴｉＮ層およびＴｉ層を平坦化して溝２０内に埋め込み、バリアメタル層２１および配線層２２とする。
ＣＭＰ条件の一例
スラリ 硝酸鉄／過酸化水素水
スラリ流量 ２０ ｓｃｃｍ
研磨ヘッド圧力 ４．０ ｐｓｉ
キャリア回転数 ２０ ｒｐｍ
プラテン回転数 ２０ ｒｐｍ
Ｃｕを配線層２２の材料とした場合には、酸化防止のキャッピング膜としてＴｉＮ膜あるいはＳｉ3 Ｎ4 膜を形成しておくことが望ましい。
【００５６】
図６（ｈ）： 上層層間絶縁膜２３を減圧ＣＶＤにより形成する。上層層間絶縁膜２３は、下から２００ｎｍの厚さのＳｉＯ2 膜、５０ｎｍの厚さのＳｉ3 Ｎ4 膜および４００ｎｍの厚さのＳｉＯ2 膜の積層からなる。この場合、中層のＳｉ3 Ｎ4 膜を形成した段階で、配線層２２との間の接続孔を形成する部分のＳｉ3 Ｎ4 膜を選択的にエッチング除去してから、４００ｎｍの厚さのＳｉＯ2 膜を形成する。この後、接続孔上の上層溝等をエッチングするためのレジストマスク（不図示）を形成し、これをマスクとして上層層間絶縁膜２３をエッチングする。エッチング条件は、先に層間絶縁膜１８に溝２０を形成した際のエッチング条件に準じてよい。この結果、上層溝２５および接続孔１９が同時にパターニングされる。この際、上層層間絶縁膜２３の中層のＳｉ3 Ｎ4 膜は、エッチングストッパとなる。
この後、上層バリアメタル層２６としてＴｉ層を３０ｎｍおよびＴｉＮ層を７０ｎｍ、スパッタリング法により形成する。このスパッタリング条件は上述したバリアメタル層２１のスパッタリング条件に準じてよい。
さらに上層配線層２７としてＣｕ層を６１０ｎｍ、スパッタリングおよび電界めっき法により形成する。成膜条件は先に配線層２２の別の形成方法で示した方法に準拠する。
つぎにＣｕ層、ＴｉＮ層およびＴｉ層をＣＭＰにより平坦化研磨し、接続孔１９および上層溝２５内に埋め込む。このＣＭＰ条件も先に配線層２２（Ｃｕ層による）のＣＭＰ条件として例示したものに準じてよい。
以上の工程は、Dual Damascene Processをゲート電極上の接続孔（ビアホール）に適用したものである。
この後、上層配線層２７の酸化防止用のキャップ層２８として、プラズマＣＶＤ法やスパッタリング法等によりＳｉ3 Ｎ4 膜またはＴｉＮ膜を３０ｎｍの厚さに形成する。
ＴｉＮ膜スパッタリング条件
Ａｒ ８０ ｓｃｃｍ
Ｎ2 ３０ ｓｃｃｍ
圧力 ０．６７ Ｐａ
スパッタリング電力 ５ ｋＷ
温度 １５０ ℃
Ｓｉ3 Ｎ4 膜のプラズマＣＶＤ条件
ＳｉＨ4 ２６５ ｓｃｃｍ
ＮＨ3 １００ ｓｃｃｍ
Ｎ2 ４００ ｓｃｃｍ
圧力 ５６５ Ｐａ
ＲＦ電力 ８００ Ｗ
温度 ４００ ℃
【００５７】
本実施例によれば、ＳＴＩによる素子分離領域およびゲート電極の側面にサイドウォールが形成され、ここに半導体層がエピタキシャル成長されてその表面に金属シリサイド層が形成されて平坦化されている。またゲート電極は配線層２２と一体化されている。したがって、拡散層抵抗およびゲート電極抵抗をいずれも低減することができる。さらに層間絶縁膜表面と配線層表面とは平坦化されており、Dual Damascene Processを適用することも容易である。
【００５８】
〔実施例２〕
本実施例は第２の実施の形態の半導体装置の製造方法を図５および図７を参照して説明するものである。本実施例の前半の工程、すなわち図５（ａ）〜（ｄ）までの工程は前実施例と同様であり、説明を省略する。
【００５９】
図７（ｅ）： つぎに希フッ酸により、露出した半導体基板上の自然酸化膜を除去した後、シリコンの選択エピタキシャル成長を施し、半導体層１４を形成する。ただし本実施例では半導体層１４の厚さは実施例１より薄く、１２０ｎｍ程度とする。
選択エピタキシャル条件やその後のイオン注入条件、活性化アニール条件、金属シリサイド層１７形成条件等は実施例１に準じてよい。
【００６０】
図７（ｆ）： この後、本実施例においてはプラズマＣＶＤ法等によりＳｉ3 Ｎ4 等の絶縁体層を１００ｎｍの厚さに形成し、これをエッチバックあるいはＣＭＰ等で平坦化する。これにより、ゲート電極１２（第１の凸部）と素子分離領域７（第２の凸部）間の凹部には、半導体層１４、金属シリサイド層１７および絶縁体層９が平坦に埋め込まれる。
絶縁体層の材料としては、オフセット絶縁膜１１やサイドウォール８とエッチング選択比のとれる材料であればＳｉ3 Ｎ4 以外でもよい。
図７（ｇ）： ＳｉＯ2 膜およびＳｉ3 Ｎ4 膜の積層膜からなる層間絶縁膜１８を形成する。この工程は実施例１と同様でよい。
この後、溝形成用のレジストマスク（不図示）を形成し、これをマスクとしてゲート電極１２上の層間絶縁膜１８をエッチングして溝２０を形成する。この際、オフセット絶縁膜１１も同時にエッチングする。
本工程において、レジストマスクのアライメントずれにより、形成される溝２０がゲート電極１２直上からはみ出し、金属シリサイド層１７上にかかる場合がある。図７（ｇ）はこの状態を示すが、金属シリサイド層１７上には絶縁体層９が形成されており、これがエッチングストッパとして機能するので、溝２０底部に金属シリサイド層１７が露出する虞れはない。
つぎに、実施例１に準じバリアメタル層２１、配線層２２を溝２０内に埋め込む。
【００６１】
図７（ｈ）： 上層層間絶縁膜２３を形成し、接続孔１９および上層溝２５を開口する。さらに上層バリアメタル層２６および上層配線層２７を埋め込み、キャップ層２８を形成する。
【００６２】
本実施例によれば、実施例１の効果に加え、溝２０の開口位置がゲート電極直上から大幅にずれても、ゲート電極１２と拡散層１５とがショートするあるいは絶縁耐圧が低下する不都合が回避できる。
【００６３】
〔実施例３〕
本実施例は第３の実施の形態の半導体装置の製造方法を図５および図８を参照して説明するものである。本実施例も前半の工程、すなわち図５（ａ）〜（ｄ）までの工程は前実施例と同様であり、説明を省略する。
【００６４】
図８（ｅ）： ソース・ドレインイオン注入およびＲＴＡの工程を経て拡散層１５を形成し、ＭＯＳトランジスタを形成する。この後、拡散層１５上の自然酸化膜を除去し、Ｃｏ層、Ｔｉ／Ｃｏ層あるいはＴｉＮ／Ｃｏ層の形成とシリサイド化熱処理により、金属シリサイド層１７を形成する。これらの工程は、実施例１において半導体層上に金属シリサイド層を形成した手順に準じてよい。
【００６５】
図８（ｆ）： この後、減圧ＣＶＤ法等によりＳｉＯ2 等の絶縁体層を２５０ｎｍの厚さに形成し、これをエッチバックあるいはＣＭＰ等で平坦化する。これにより、ゲート電極１２（第１の凸部）と素子分離領域７（第２の凸部）間の凹部には、絶縁体層９が平坦に埋め込まれる。
絶縁体層の材料としては、ＳｉＯ2 以外にＳｉ3 Ｎ4 等でもよい。
図８（ｇ）： ＳｉＯ2 膜およびＳｉ3 Ｎ4 膜の積層膜からなる層間絶縁膜１８を形成する。
この後、溝形成用のレジストマスク（不図示）を形成し、これをマスクとしてゲート電極１２上の層間絶縁膜１８をエッチングして溝２０を形成する。この際、オフセット絶縁膜１１も同時にエッチングする。
つぎに、実施例１に準じバリアメタル層２１、配線層２２を溝２０内に埋め込む。これらの工程は実施例１と同様でよい。
【００６６】
図８（ｈ）： 上層層間絶縁膜２３を形成し、接続孔１９および上層溝２５を開口する。さらに上層バリアメタル層２６および上層配線層２７を埋め込み、キャップ層２８を形成する。これらの工程も実施例１と同様でよい。
【００６７】
本実施例によれば、ゲート電極は配線層と一体的に形成され、ゲート電極抵抗を低減できる。また拡散層は金属シリサイド層により低抵抗化されている。素子分離領域の側面にサイドウォールが形成されているので、接合リークが低減できる。さらに層間絶縁膜表面と配線層表面とは平坦化されており、Dual Damascene Processを適用することも容易である。
【００６８】
〔実施例４〕
本実施例は第４の実施の形態の半導体装置の製造方法を図５および図９を参照して説明するものである。
【００６９】
図５（ａ）〜（ｂ）に示したトレンチ５形成工程および酸化膜６の形成工程までは実施例１と同様である。
【００７０】
図９（ｃ）： 素子領域上の不要の酸化膜６（不図示）をＣＭＰで除去し、露出した窒化シリコン膜３を選択的にエッチング除去する。この後、本実施例では再び窒化シリコン膜３を全面に形成する。窒化シリコン膜３の厚さは１５０ｎｍ程度でよい。素子分離領域７上をカバーする程度のレジストマスク（不図示）を形成し、素子領域上の窒化シリコン膜３のみ除去する。これにより、素子分離領域７上に窒化シリコン膜３が残されるとともに、素子分離領域７側面に窒化シリコンのサイドウォール８が形成される。
つぎに実施例１と同様にサイドウォール８付きのＭＯＳトランジスタを形成する。ただし本実施例においては、オフセット絶縁膜１１は酸化膜で形成し、その厚さも１５０ｎｍ程度とする。
【００７１】
図９（ｄ）： ゲート電極１２上のオフセット絶縁膜１１を希フッ酸水溶液を用いてエッチング除去する。あるいはＣＤＥ (Chemical Dry Etching) 等の等方性ドライエッチングにより除去してもよい。エッチングガスとしてはＨＦを用い、時間は１０分程度でよい。
【００７２】
図９（ｅ）： Ｔｉ層を１０ｎｍ、ＴｉＮ層を７０ｎｍ形成してバリアメタル層２１とし、さらにＷ層あるいはＣｕ層を４００ｎｍ形成して金属層１６とする。さらにＣＭＰにより平坦化し、ゲート電極１２（第１の凸部）上のオフセット絶縁膜が除去された凹部、および素子分離領域７間の凹部に金属層１６を埋め込む。埋め込まれた金属層１６の表面は、素子分離領域７および窒化シリコン膜３による第２の凸部の表面とほぼ同一表面をなしている。
この後、金属層１６の酸化防止用としてＳｉ3 Ｎ4 あるいはＴｉＮ等によりキャップ層２８を３０ｎｍの厚さに形成する。
なお金属層としては、Ｃｕ以外にＡｌ、Ａｇ、Ｗ、Ｍｏ、Ｔａやこれらの組み合わせでもよい。
【００７３】
図９（ｆ）： 層間絶縁膜１８として２００ｎｍの厚さのＳｉＯ2 膜、５０ｎｍの厚さのＳｉ3 Ｎ4 膜および４００ｎｍの厚さのＳｉＯ2 膜を形成する。この場合も、中層のＳｉ3 Ｎ4 膜を形成した段階で、配線層２２との間の接続孔を形成する部分のＳｉ3 Ｎ4 膜を選択的にエッチング除去してから、４００ｎｍの厚さのＳｉＯ2 膜を形成する。この後、接続孔上の上層溝等をエッチングするためのレジストマスク（不図示）を形成し、これをマスクとして層間絶縁膜１８をエッチングする。この結果、溝２０および接続孔１９が同時にパターニングされる。この際、層間絶縁膜１８の中層のＳｉ3 Ｎ4 膜は、エッチングストッパとなる。
この後、バリアメタル層２１としてＴｉ層を３０ｎｍおよびＴｉＮ層を７０ｎｍ、スパッタリング法により形成する。さらに配線層２２としてＣｕ層を６１０ｎｍ、スパッタリングおよび電界めっき法により形成する。Ｃｕ層、ＴｉＮ層およびＴｉ層等の形成条件は実施例１と同様でよい。
つぎにＣｕ層、ＴｉＮ層およびＴｉ層をＣＭＰにより平坦化研磨し、接続孔１９および溝２０内に埋め込む。
この工程は、Dual Damascene Processをゲート電極上の接続孔（ビアホール）に適用したものである。
この後、配線層２２の酸化防止用のキャップ層２８として、Ｓｉ3 Ｎ4 膜またはＴｉＮ膜を３０ｎｍの厚さに形成する。
【００７４】
本実施例によれば、ＳＴＩによる素子分離領域およびゲート電極の側面にサイドウォールが形成され、これらの間に金属層が埋め込まれている。またゲート電極上にも金属層が形成されている。したがって、拡散層抵抗およびゲート電極抵抗をいずれも低減することができる。これらの表面は平坦化されており、Dual Damascene Processを適用することも容易である。
【００７５】
〔実施例５〕
ところで、多結晶シリコンゲート電極上にＷ等の配線層を形成して一体化した構造の金属／多結晶シリコンゲート電極は、ゲート電極抵抗低減に有効である。しかしながら、両者の中間に形成するＴｉ系のバリアメタル層は、形成直後は結晶性であるため、Ｗ等の金属配線層を形成後の熱処理に対しては安定性が高いが、逆に低抵抗の固溶体化層となりにくく、低抵抗化には限界があった。
本実施例はこの金属／多結晶シリコンゲート電極のゲート電極抵抗をさらに低減する方法を示す。
【００７６】
例えば、実施例１において半導体層１４上に金属シリサイド層１７を形成する工程まで、すなわち図５（ａ）〜図６（ｆ）の工程までをおこなう。
この後、減圧ＣＶＤにより、２００ｎｍの厚さのＳｉＯ2 膜および５０ｎｍの厚さのＳｉ3 Ｎ4 膜の積層膜からなる層間絶縁膜１８を形成する。
この後、ゲート電極１２上の層間絶縁膜１８をエッチングして溝２０を形成する。この際、オフセット絶縁膜１１も同時にエッチングする。
つぎに、バリアメタル層として、Ｔｉ層を１０ｎｍ、ＴｉＮ層を７０ｎｍ順次スパッタリング法により成膜する。Ｔｉ層およびＴｉＮ層はいずれも微細結晶構造を有する。以上の工程は実施例１に準じてよい。
【００７７】
本実施例においてはこの後、全面にＧｅのイオン注入を施す。Ｇｅイオン注入条件は加速電圧４０ｋｅＶ、ドーズ量３×１０14／ｃｍ2 程度でよい。このイオン注入により、Ｔｉ層およびＴｉＮ層はいずれもアモルファス状態となる。
この後Ｗ層を４００ｎｍの厚さにスパッタリングあるいはＣＶＤ法により形成し、ＣＭＰを施して平坦化し、図６（ｇ）の状態とする。
この後の上層配線層等の形成工程は前実施例１に準じてよい。
【００７８】
本実施例によると、Ｗ層形成後の例えば８００℃程度の熱処理工程で、バリアメタル層は多結晶シリコン層およびＷ層と固溶体化し、窒化シリサイド化金属層となる。この固溶体化層は以後の熱処理に対して安定である。
またＧｅイオン注入を施す前の多結晶シリコン層／バリアメタル層／Ｗ層のシート抵抗は２〜３Ω／□であったものが、イオン注入を施すことにより、約１桁のシート抵抗低減が達成された。実施例２、実施例３においても同様のイオン注入によりゲート電極抵抗を低減することができる。
【００７９】
なおバリアメタル層としてはＴｉ層／ＴｉＮ層の他に、ＴｉＯＮ、ＷＮ、ＷＯＮ等の高融点金属窒化物、高融点金属酸窒化物等の材料を積層あるいは単層で用いてもよい。これらの材料は、高融点金属ターゲットを用い反応性スパッタリング等により成膜することができる。
また注入するイオン種はＧｅ以外にＡｓやＳｉ、あるいはＴｉ、ＷやＭｏ等の金属を用いることができる。
【００８０】
以上本発明の半導体装置につき詳細な説明を加えたが、ゲート電極（第１の凸部）あるいは素子分離領域（第２の凸部）同士間の凹部に半導体層をエピタキシャル成長、あるいは金属層を形成してもよい。また本発明を適用する半導体装置は、ＭＩＳ型半導体装置の他にバイポーラ型半導体装置、ＢｉＣＭＯＳ型半導体装置、ＣＣＤ (Charge Coupled Device)型半導体装置等、各種半導体装置に適用できる。また各構成部分の材料や形成法も実施例に限定されず、各種材料や方法を用いてよい。例えば金属シリサイド層材料としてはＣｏやＴｉの他に各種遷移金属、例えばＮｉ、Ｗ、Ｍｏ、Ｚｒ、ＨｆあるいはＰｔ等のシリサイドであってよい。
【００８１】
【発明の効果】
以上の説明から明らかなように、本発明の半導体装置によれば、ゲート電極抵抗あるいは拡散層抵抗を安定に低減することができ、応答速度や消費電力、あるいは動作電圧を低減した高集積度の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体装置の要部を示す概略断面図である。
【図２】 本発明の第２の実施の形態の半導体装置の要部を示す概略断面図である。
【図３】 本発明の第３の実施の形態の半導体装置の要部を示す概略断面図である。
【図４】 本発明の第４の実施の形態の半導体装置の要部を示す概略断面図である。
【図５】 本発明の第１の実施の形態の半導体装置の要部の製造工程を示す概略断面図である。
【図６】 本発明の第１の実施の形態の半導体装置の要部の製造工程を示す概略断面図であり、図５に続く工程を示す。
【図７】 本発明の第２の実施の形態の半導体装置の要部の製造工程を示す概略断面図である。
【図８】 本発明の第３の実施の形態の半導体装置の要部の製造工程を示す概略断面図である。
【図９】 本発明の第４の実施の形態の半導体装置の要部の製造工程を示す概略断面図である。
【図１０】従来の半導体装置の要部の製造工程を示す概略断面図である。
【図１１】ＳＴＩの製造工程を示す概略断面図である。
【図１２】ＳＴＩの製造工程を示す概略断面図であり、図１１に続く工程を示す。
【符号の説明】
１…半導体基板、２…パッド酸化膜、３…窒化シリコン膜、４…レジストマスク、５…トレンチ、６…酸化膜、６ｒ…酸化膜残渣、７…素子分離領域（第２の凸部）、８…サイドウォール、９…絶縁体層、１１…オフセット絶縁膜、１２…ゲート電極、１３…第１の凸部、１４…半導体層、１５…拡散層、１６…金属層、１７…金属シリサイド層、１８…層間絶縁膜、１９…接続孔、２０…溝、２１…バリアメタル層、２２…配線層、２３…上層層間絶縁膜、２５…上層溝、２６…上層バリアメタル層、２７…上層配線層、２８…キャップ層、３０…コンタクトプラグ
Claims (3)
- 半導体基板上に、複数の第１の凸部と、複数の第２の凸部とを有し、前記第１の凸部は少なくともその一部が導電性材料からなり、前記第２の凸部はＳＴＩ（Shallow Trench Isolation）法によって形成された絶縁性材料からなる構造を具備する半導体装置であって、
前記第１の凸部及び前記第２の凸部の側面は、いずれもサイドウォールを有し、
前記第１の凸部同士間の凹部、前記第２の凸部同士間の凹部、および前記第１の凸部と第２の凸部間の凹部のうち、いずれか少なくとも一種の凹部には、エピタキシャル成長された半導体層を有し、
前記半導体層の表面は、金属シリサイド層を有するとともに、該金属シリサイド層表面は、前記第１の凸部および第２の凸部表面と同一平面をなし、
さらに、前記同一平面上には層間絶縁膜を有し、前記第１の凸部上の前記層間絶縁膜には溝を有し、該溝内には前記第１の凸部の導電性材料と電気的に一体化された配線層を有する
ことを特徴とする半導体装置。 - 前記第１の凸部はゲート電極であるとともに、前記第２の凸部は素子分離領域であることを特徴とする請求項１に記載の半導体装置。
- 半導体基板に、ＳＴＩ（Shallow Trench Isolation）法によって絶縁性材料からなる第２の凸部を形成する工程と、
前記第２の凸部の側面にサイドウォールを形成する工程と、
前記半導体基板に、一部が導電材料からなる第１の凸部を形成する工程と、
前記第１の凸部の側面にサイドウォールを形成する工程と、
前記第１の凸部同士間の凹部、前記第２の凸部同士間の凹部、及び、前記第１の凸部と第２の凸部間の凹部のうち、いずれか少なくとも一種の凹部に、エピタキシャル成長により半導体層を形成する工程と、
前記半導体層の表面に、前記第１の凸部及び第２の凸部表面と同一平面になるように、金属シリサイド層を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記第１の凸部上の前記層間絶縁膜に、溝を形成する工程と、
前記溝内に、導電性材料によって配線層を、前記第１の凸部と電気的に一体化して形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
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