KR100281307B1 - 선택에피택셜성장을 사용한 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 IGFET를 구비한 반도체장치의 제조방법을 제공하는 것이며, 이것은 유전체측벽들상에 퇴적된 전도성 그레인들을 통해 게이트전극과 IGFET의 소스/드레인 영역들간의 전기적 단락에 의한 전류누설을 줄일 수 있다. IGFET의 기본구조를 형성한 후, 제 1 및 제 2의 단결정Si에피택셜층들을 선택성장공정에 의해 제 1 및 제 2의 소스/드레인 영역들상에 각각 형성한다. 그리고 나서, 제 1 및 제 2의 단결정Si에피택셜층들의 표면영역들을 산화하고, 이 제 1 및 제 2의 단결정Si에피택셜층들의 산화된 표면영역들을 에칭에 의해 제거한다. 만일 폴리-Si 또는 아모포스Si의 원치 않는 그레인들이 선택성장공정에서 제 1 및 제 2의 유전체측벽들상에 성장한다면, 이 원치 않는 그레인들을 산화하고 제거하는 것에 의해, 제 1 및 제 2의 유전체측벽들상에 퇴적된 원치 않는 그레인들을 통해 게이트전극과 제 1 및 제 2의 소스/드레인 영역들 사이에서 발생하는 전기적 단락을 방지한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 보다 상세하게는, 실리콘(Si)의 선택에티택셜성장을 이용한 절연게이트 필드효과 트랜지스터(IGFET)를 구비한 반도체장치의 제조방법에 관한 것이다.
근래, 반도체장치의 고집적화에 수반하여, 반도체장치의 미세화가 더욱 진행되고 있다. 이러한 환경 하에서는, 메모리나 논리장치 등의 많은 전자장치가 반도체기판이나 칩상에 집적되고 있다. 이러한 고집적 반도체장치에서는, 금속-산화물-반도체장치 전계효과 트랜지스터(MOSFETs) 등의 IGFETs가 전형적으로 사용되고 있다.
미세화를 진행시키고 집적도를 개선하기 위해, IGFETs에서 쇼트-채널효과에 의해 유도되는 문제를 해결할 필요가 있었다. 그리고, 이 문제를 해결하기 위한 방법으로서, IGFETs의 소스/드레인 영역들의 깊이를 줄이는 것이 알려져 있다. 그러나, 이런 소스/드레인 영역들의 깊이를 줄이는 것은, 소스/드레인 영역들의 시트저항을 증대시키고, 동시에, 배선재료와 소스/드레인 영역들과의 접촉저항을 또한 증대시키는 등의 문제를 일으킨다.
이런 문제를 해결하기 위해, 선택에패택셜성장법을 사용하는 것에 의해 소스/드레인 영역들 및 게이트전극상에 에피택셜층들을 각각 형성하는 여러 방법들이 개발되고 있다. 이런 종류의 종래방법의 일 예를 도 1a∼1c에 도시한다.
많은 IGFETs를 반도체기판상에 형성하는 것은 분명하지만, 이하에서는 간단한 설명을 위해 단 하나의 IGFETs만을 설명한다.
우선, 도 1a에 도시하듯이, 기본 트랜지스터 구성을 알려진 공정에 의해 형성한다.
상세하게는, 단결정의 Si기판(101)의 주표면상에 분리유전체(102)를 선택적으로 형성하는 것에 의해, IGFET(120)가 형성되는 곳에 활성영역(101A)을 규정한다. 이 활성영역(101A) 내의 기판(101)의 표면상에 게이트산화막(103)을 형성한다. 이 게이트산화막(103)상에 다결정Si(폴리-Si)게이트전극(104)을 형성한다. 활성영역(101A) 내의 게이트전극(104)의 각 측면에 있어서의 기판(101)의 표면영역에 소스/드레인 영역들(106a 및 106b)을 형성한다. 게이트전극(104)의 각 측면에 있어서의 소스/드레인 영역들(106a 및 106b)상에는 유전체측벽들(105a 및 105b)을 각각 형성한다. 이 측벽들(105a 및 105b)은 게이트전극(104)의 해당 측면들과 접촉한다.
다음으로, 선택에피택셜성장법을 사용하는 것에 의해, 도 1b에 도시하듯이, 비피복된 소스/드레인 영역들(106a 및 106b)상에 단결정Si에피택셜층들(108a 및 108b)을 각각 형성하고, 동시에, 비피복된 게이트전극(104)상에 폴리-Si층(108c)을 형성한다. 이 Si의 선택성장공정은 분리유전체(102)와 측벽산화물들(105)에 대해 자기정합적으로 수행한다.
이어서, 티탄(Ti)등의 내화성금속을 퇴적해서 기판(101)의 전면을 덮는 것에 의해, 단결정Si에피택셜층들(108a 및 108b) 및 폴리Si층(108c)과 접촉하는 내화성금속층(미도시)을 형성한다. 그리고 나서, 이 내화성금속층이 설치된 기판(101)을 열처리에 의해 어닐링 해서, 내화성금속층과 단결정Si에피택셜층들(108a 및 108b) 및 폴리-Si층(108c)간에 실리사이드화 반응을 일으킨다.
그래서, 소스/드레인 영역들(106a 및 106b)상에 내화성 실리사이드층들(111a 및 111b)을 각각 형성한다. 이와 동시에, 게이트전극(104)상에 내화성 실리사이드층(111c)을 형성한다. 이 단계의 상태를 도 1c에 도시한다.
상술한 공정들을 통해, 도 1c에 도시하듯이, IGFET(120)는 게이트산화막(103), 게이트전극(104), 소스/드레인 영역들(106a 및 106b), 유전체측벽들(105a 및 105b), 단결정Si에피택셜층들(111a 및 111b) 및, 폴리Si층(111c)에 의해 구성된다.
상기 단결정Si에피택셜층들(111a 및 111b)은 소스/드레인 영역들(106a 및 106b)과 각각 동일한 기능들을 가진다. 폴리-Si층(111c)은 게이트전극(104)과 동일한 기능을 가진다.
도 1a∼1c에 도시한 종래의 반도체장치의 제조방법에 의해, 소스/드레인 영역들(106a 및 106b)을 얕게 형성하면서, 소스/드레인 영역들(106a 및 106b)의 시트저항이 증가하고, 배선재료들과 소스/드레인 영역들(106a 및 106b)의 접촉저항이 증가되는 상술한 문제점을 해결할 수 있다.
그러나, 도 1b에 도시한 Si의 선택성장공정에 있어서는, 폴리-Si 또는 아모포스 Si가 유전체측벽들(105a 및 105b)과 분리유전체(102)의 표면들상에 퇴적될 가능성이 있다. 이것은 에피택셜성장조건의 편차에 의한 선택도의 저하에 의해 일어난다.
도 1b에 있어서, 부호 118은 유전체측벽들(105a 및 105b)의 표면상에 퇴적된 폴리-Si 또는 아모포스Si의 그레인들을 표시한다. 도 1c에 있어서, 부호 121은 폴리-Si 또는 아모포스Si 그레인들(118)의 실리사이드화 반응에 의해 생성된 내화성 실리사이드의 그레인들을 나타낸다.
전도성 내화 실리사이드 그레인들(121)은 게이트전극(104)과 소스/드레인 영역들(106a 및 106b) 중 어느 하나와의 사이에서 전기적 단락일 발생되는 경향이 있는 문제를 일으킨다. 이 전기적 단락은 IGFET(120)의 누설전류들을 이끈다.
Si에피택셜층들(108a, 108b 및 108c)이 두꺼워짐에 따라서, 게이트전극(104)과 소스/드레인 영역들(106a 및 106b)상에 형성된 단결정Si에피택셜층들(108a 및 108b)간의 실질적인 거리가 짧아진다. 그래서, 이 경우에는, 전기적 단락이 내화성 실리사이드 그레인들(121)이 더 작은 크기를 가지는 경우에도 발생하는 경향이 있다.
IGFET를 구비한 반도체장치의 또 다른 제조방법은 1988년에 발간된 일본특허공개공보 제 63-16627호에 개시되어 있다.
본 방법에서는, 단결정Si기판의 주표면상에 형성된 실리콘이산화(SiO2)층을 선택적으로 제거해서 게이트산화막을 형성하기 위한 웨트에칭공정 전에, SiO2로 제조된 유전체측벽들의 표면상에 실리콘질화(Si3N4)층들이 퇴적된다. 불소화수소(HF) 등의 일반적인 에천트에 대해서 Si3N4는 SiO2보다 에칭비가 낮기 때문에, 유전체측벽들이 웨트에칭공정 동안 에칭되는 것이 방지된다.
따라서, 상기 웨트에칭공정 동안 저부에서의 유전체측벽들상의 에칭에 의한 게이트전극과 소스/드레인 영역들 간의 전기적 단락이 발생되는 것이 방지된다.
분명히 알 수 있듯이, 일본특허공개공보 제 63-16627에 개시된 종래의 제조방법은 이미 설명한 내화성 실리사이드의 그레인들(121)에 의한 전기적 단락의 문제점을 해결할 수 없다.
본 발명의 목적은, 유전체측벽들 상에 퇴적된 전도성 그레인들을 통해 게이트전극과 IGFET의 소스/드레인 영역들간의 전기적 단락에 의한 전류누설을 감소할 수 있는 IGFET를 구비한 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 반도체장치의 제조일드와 신뢰성을 개선하는 IGFET를 구비한 반도체장치의 제조방법을 제공하는데 있다.
도 1a∼1c는 IGFETs를 구비한 반도체장치의 종래의 제조방법의 공정단계들을 각각 나타내는 부분 단면도들이며,
도 2a∼2f는 본 발명의 제 1실시형태에 따른 IGFETs를 구비한 반도체장치의 제조방법의 공정단계들을 각각 나타내는 모식적, 부분 단면도들이며,
도 3a∼3f는 본 발명의 제 2실시형태에 따른 IGFETs를 구비한 반도체장치의 제조방법의 공정단계들을 각각 나타내는 모식적, 부분 단면도들이다.
본 발명의 상기 목적들과 특별히 언급하지 않은 목적들은 이하의 설명으로부터 본 기술분야의 기술자들에게 분명해질 것이다.
본 발명에 따른 반도체장치의 제조방법은 다음의 단계들 (a)∼(h)를 포함한다.
단계 (a)에서는, 제 1의 전도형 단결정Si기판의 주표면상에 분리유전체를 형성하는 것에 의해 활성영역을 규정한다.
단계 (b)에서는, 상기 활성영역 내에 기본 트랜지스터구조를 형성한다. 상기 기본 트랜지스터구조는, 기판의 주표면상에 형성된 게이트절연체, 상기 게이트절연체상에 형성된 게이트전극, 상기 게이트전극의 각 측면에 있어서 기판 내에 형성된 제 1의 전도형과 반대인 제 2의 전도형의 제 1 및 제 2의 소스/드레인 영역들 및, 상기 제 1 및 제 2의 소스/드레인 영역들의 해당면들과 상기 게이트전극의 해당 측면들과 접촉하는 게이트전극의 각 측면에 형성된 제 1 및 제 2의 유전체측벽들을 포함한다.
단계 (c)에서는, 상기 제 1 및 제 2의 소스/드레인 영역들의 비피복면들 상에 단결정Si를 선택적으로 성장시켜서, 상기 제 1 및 제 2의 소스/드레인 영역들상에 제 1 및 제 2의 단결정Si에피택셜층들을 각각 형성한다.
단계 (d)에서는, 상기 제 1 및 제 2의 단결정Si에피택셜층들의 표면영역들을 산화한다.
단계 (e)에서는, 상기 제 1 및 제 2의 단결정Si에피택셜층들 중 산화된 표면영역들을 에칭으로 제거한다.
단계 (f)에서는, 내화성금속층을, 산화된 표면영역이 제거된 상기 제 1 및 제 2의 단결정Si에피택셜층들과 접촉해서 형성시킨다.
단계 (g)에서는, 상기 내화성금속층을 열처리에 의해 제 1 및 제 2의 단결정Si에피택셜층들과 반응시키는 것에 의해, 상기 제 1 및 제 2의 소스/드레인 영역들상에 제 1 및 제 2의 내화성 실리사이드층들을 각각 형성시킨다. 상기 제 1 및 제 2의 내화성 실리사이드층들은 상기 제 1 및 제 2의 소스/드레인 영역들과 동일한 기능들을 각각 지닌다.
단계 (h)에서는, 미반응 내화성 금속층을 제거하는 것에 의해, 기본 트랜지스터구조와 제 1 및 제 2의 내화성 실리사이드층들을 구비한 IGFET를 구성한다.
본 발명에 따른 반도체장치의 제조방법에 의해, 기본 트랜지스터구조를 단계 (b)에서 형성한 후, 제 1 및 제 2의 단결정Si에피택셜층들을 단계 (c)에서 선택성장공정에 의해 상기 제 1 및 제 2의 소스/드레인 영역들 상에 각각 형성한다. 그리고 나서, 제 1 및 제 2의 단결정Si에피택셜층들의 표면영역들을 단계 (d)에서 산화하고, 제 1 및 제 2의 단결정Si에피택셜층들의 산화된 표면영역들을 단계 (e)에서 에칭하는 것에 의해 제거한다.
그래서, 폴리-Si 또는 아모포스Si의 원치 않는 그레인들이, 제 1 및 제 2의 단결정Si에피택셜층들을 성장시키는 단계 (c)에서, 제 1 및 제 2의 유전체측벽들상에 성장하는 경우, 상기 원치 않는 그레인들은 단계 (d)에서 산화되고 나서, 단계 (e)에서 제거된다. 따라서, 상기 제 1 및 제 2의 유전체측벽들상에 퇴적된 원치 않는 그레인들을 통해 상기 게이트전극과 상기 제 1 및 제 2의 소스/드레인 영역들 사이에서 전기적 단락이 발생하는 것이 방지된다.
또, 전기적 단락이, 폴리-Si 또는 아모포스Si의 원치 않는 그레인들을 통해 상기 게이트전극과 상기 제 1 및 제 2의 소스/드레인 영역들 사이에서 발생되는 것이 방지되기 때문에, IGFET를 구비한 반도체장치의 제조일드와 신뢰성이 개선된다.
본 발명에 따른 방법의 바람직한 실시형태에서, 게이트전극은 단계 (b)에서 폴리-Si으로 제조된다. 이 폴리-Si층은 단계 (c)에서 게이트전극상에서 선택적으로 성장한다.
본 실시형태에서, 게이트전극과 폴리-Si층의 총 두께는, 제 1의 소스/드레인 영역과 제 1의 내화성 실리사이드층 및 제 2의 소스/드레인 영역과 제 2의 내화성 실리사이드층의 총 두께의 증가와 함께 동시에 증가된다. 그래서, 게이트전극과 제 1 및 제 2의 소스/드레인 영역들 간의 전기적 단락의 가능성이 낮아진다는 이점이 있다.
본 발명에 따른 방법의 또 다른 바람직한 실시형태에 있어서, 제 1 및 제 2의 유전체측벽들의 에칭된 부분들을 재형성하는 단계가 단계 (e)와 (f)사이에 부가적으로 제공된다. 본 실시형태에서는, 단계 (e)에서 제 1 및 제 2의 유전체측벽들의 에칭된 부분들에 의해 발생되는 어떠한 불이익도 없다.
제 1 및 제 2의 유전체측벽들의 에칭된 부분들을 제거하는 단계는 제 1 및 제 2의 유전체측벽들을 형성하는 단계와 동일하거나 또는 다를 수 있다.
본 발명에 따른 방법의 또 다른 바람직한 실시형태에 있어서, 제 1 및 제 2의 유전체측벽들은 실리콘질화물로 제조된다.
본 실시형태에 있어서, 제 1 및 제 2의 유전체측벽들이 실리콘질화물로 제조되기 때문에, 제 1 및 제 2의 유전체측벽들이 제 1 및 제 2의 단결정Si에피택셜층들의 산화된 표면영역들을 제거하는 단계 (e)에서 에칭에 의해 제거되지 않는다. 그래서, 제 1 및 제 2의 유전체측벽들의 에칭된 부분들에 의해 어떠한 불이익도 발생할 가능성은 없다. 또, 제 1 및 제 2의 유전체측벽들의 에칭된 부분들을 재형성하는 상술한 단계들이 불필요한 추가적인 이점이 있다.
내화성금속은 내화성금속층에 사용될 수 있다. 그러나, 티탄(Ti), 텅스텐(W), 몰리브덴(Mo) 및, 코발트(Co) 중 어느 하나를 사용하는 것이 바람직하다. 이것은, 이러한 각 내화성금속들이 제 1 및 제 2의 소스/드레인 영역들과 동일한 기능을 실현하는 적절한 실리사이드 재질을 생산할 수 있기 때문이다.
본 발명을 효과적으로 수행하기 위해, 본 발명을 첨부도면들을 참고하여 설명한다.
이하에서는 본 발명의 바람직한 실시예들을 첨부도면을 참고하여 설명한다.
제 1실시형태
도 2a∼2f는 본 발명의 제 1실시형태에 따른 반도체장치의 제조방법을 도시한다.
본 반도체장치가 반도체기판상에 많은 IGFETs를 구비하는 것은 분명하나, 이하에서는 간단한 설명을 위해 단 하나의 IGFETs에 관해서만 설명한다.
본 발명에서는, 우선, 도 2a에 도시하듯이, 실리콘의 국소산화(LOCOS) 공정에 의해 n형의 단결정Si기판(1)의 표면영역상에 SiO2로 이루어진 분리유전체(2)를 형성하는 것에 의해, IGFET(20)가 형성되는 활성영역(1A)을 규정한다.
활성영역(1A) 내의 기판(1)의 전 노출면상에 두께가 8㎚인 SiO2층(미도시)을 열산화공정에 의해 형성한다. 그리고 나서, 상기 전 기판(1) 위의 SiO2층상에 화학적기상성장(CVD)공정에 의해 두께가 200㎚인 폴리-Si층(미도시)을 퇴적한다.
다음으로, 일반적인 포토리소그래피와 에칭기술을 사용해서 폴리-Si층과 그 아래에 놓인 SiO2층을 특정 면형상으로 패터닝 하는 것에 의해, 도 2a에 도시한 것과 같이, SiO2층으로부터 게이트산화막(3)을 형성하고, 활성영역(1A) 내의 폴리-Si층으로부터 게이트전극(4)을 형성한다. 게이트전극(4)은 게이트산화막(3)상에 위치한다. 이 SiO2층이 선택적으로 에칭되기 때문에, 활성영역(1A) 내의 기판(1)의 잔존면이 이 패터닝공정을 통해 SiO2층으로부터 노출된다. 이 잔존하는 SiO2층에 의해 게이트산화막(3)이 형성된다.
두께가 80㎚인 SiO2층(미도시)을 CVD공정에 의해 전 기판(1) 위에 퇴적해서, 게이트전극(4), 게이트산화막(3) 및, 분리유전체(2)를 덮는다. 그리고 나서, 이렇게 퇴적된 SiO2층을 이방성에칭공정에 의해 에칭백 하는 것에 의해, 게이트전극(4)의 각 측면에 있어서의 기판(1)의 노출면상에 유전체측벽들(5a 및 5b)을 형성한다. 이 유전체측벽들(5a 및 5b)은 SiO2로 제조되며, 게이트전극(4)의 해당 측면들 및 기판(1)의 노출면과 접촉한다.
이어서, p형 도펀트로서, 불소화붕소(BF2)이온을 30keV의 가속에너지와 1×1015원자/㎠의 도즈로 이온-주입공정에 의해 기판(1)의 활성영역(1A) 내로 선택 주입한다. 그리고 나서, 이 기판(1)을 1000℃의 온도에서 어닐링 처리하는 것에 의해, 주입된 붕소(B)원자들을 활성화시킨다. 그래서, p형 소스/드레인 영역들(6a 및 6b)을 게이트전극(4)의 각 측면에 있어서의 활성영역(1A)내에 형성한다. 이렇게 형성된 소스/드레인 영역들(6a 및 6b)은 게이트전극(4), 유전체측벽들(5a 및 5b) 및, 분리유전체(2)에 대해서 자기 정합적이다.
BF2이온들이 폴리-Si 게이트전극(4) 내로 이온주입공정으로 이온주입되기 때문에, 게이트전극(4)은 p형 전도성을 가지게 되며, 그 결과, 전기적 저항이 감소된다.
상술한 공정을 통해, 기본 트랜지스터구조를 도 2a에 도시한 것과 같이 제조한다.
소스/드레인 영역들(6a 및 6b)을 형성하는 본 단계에 이어서, 상기 소스/드레인 영역들(6a 및 6b)의 비피복면들과 게이트전극(4)의 비피복면상에 선택성장공정에 의해 Si을 선택적이고 에피택셜하게 성장시킨다. 이 선택성장공정의 성장조건은 아래와 같다.
최대진공도 1×10-10Torr, 성장챔버(미도시)의 배기속도 500리트/초[질소(N2)-환산]의 초-고-진공(UHV) CVD장치를 사용한다.
기본 트랜지스터구조를 가진 Si기판(1)이 UHV CVD장치의 성장챔버 내로 도입되기 전에, 이 기판(1)을 희석 HF용액을 사용하는 클리닝공정, 순수한 물을 사용하는 세척공정 및 건조공정으로 처리한다.
다음으로, 기본 트랜지스터구조를 가진 Si기판(1)을 성장챔버 내로 도입하고 나서, 800℃의 온도에서 1×10-10Torr 압력의 진공분위기에서 어닐링을 행하는 것에 의해, 기판(1)의 비피복된 표면상에 생성된 자연산화물을 제거한다.
이 어닐링공정에 이어서, 기판(1)의 온도를 650℃로 유지하고, Si원료로서 Si2H6가스를 5sccm의 유속으로 성장챔버로 공급한다. 그래서, 도 2b에 도시한 것과 같이, 두께가 80㎚인 단결정Si에피택셜층들(8a 및 8b)을 소스/드레인 영역들(6a 및 6b)의 비피복면상에 각각 성장시킨다. 이것과 동시에, 두께가 80㎚인 폴리-Si층(8c)을 게이트전극(4)의 비피복면상에 성장시킨다.
여기에서, 폴리Si 또는 아모포스Si의 원치 않는 그레인들(18)이 도 2b에 도시하듯이 유전체측벽들(5a 및 5b)의 비피복면들 상에 퇴적된다고 가정한다. 이렇게 퇴적된 전도성 그레인들(18)은 폴리-Si층(8c)과 단결정Si에피택셜층들(8a 및 8b)을 전기적으로 서로 접속할 수 있다.
이어서, 단결정Si에피택셜층들(8a 및 8b)과 폴리-Si층(8c)을 대략 10분 동안 1000℃의 온도에서 산소(O2) 분위기에서 열적 산화한다. 그래서, 도 2c에 도시하듯이, 단결정Si에피택셜층(8a)의 표면영역 내에 SiO2층(9a)을 형성하고, 단결정Si에피택셜층(8b)의 표면영역 내에 SiO2층(9b)을 형성하고, 폴리-Si층(8c)의 표면영역 내에 SiO2층(9c)을 형성한다. 이 SiO2층들(9a, 9b 및 9c)은 동일한 두께 20㎚를 가진다.
이 열적산화공정을 통해, 폴리Si 또는 아모포스Si의 원치 않는 그레인들(18)을 산화한 결과, 도 2c에 도시하듯이, 유전체측벽들(5a 및 5b)의 비피복면상에 SiO2그레인들(19)이 퇴적된다.
또, 이렇게 형성된 SiO2층들(9a, 9b 및, 9c)을 선택적으로 제거하기 위해, SiO2층들(9a, 9b 및, 9c)을 가진 기판(1)을 희석 HF용액을 사용하는 웨트에칭공정으로 처리한다. 이 에칭공정에서, SiO2로 이루어진 유전체측벽들(5a 및 5b)이 부분적으로 에칭된다. 본 단계에서의 상태를 도 2d에 도시한다. SiO2층들(9a, 9b 및, 9c)의 두께는 이 에칭공정에 의해 대략 60㎚로 감소한다.
이 웨트에칭공정을 통해, 도 2d에 도시하듯이, 유전체측벽들(5a 및 5b)의 비피복면들 상에 퇴적된 원치 않는 SiO2그레인들(19)이 전체적으로 제거된다.
다음으로, SiO2층(미도시)을 CVD공정에 의해 퇴적해서 기판(1)의 전면을 덮는다. 이렇게 퇴적된 SiO2층을 등방성에칭공정에 의해 에칭백 하는 것에 의해, SiO2로 제조된 유전체측벽들(7a 및 7b)을 도 2e와 같이 형성한다. 이것은, SiO2로 제조된 유전체측벽들(5a 및 5b)이 유전체측벽들(7a 및 7b)에 의해 각각 재형성된다는 것을 의미한다.
티탄(Ti)층(10)을 스퍼터링공정에 의해 퇴적하여 기판(1)의 전면을 덮는다. 이 Ti층(10)은 단결정Si에피택셜층들(8a 및 8b) 및 폴리-Si층(8c)과 접촉한다. 이 단계의 상태를 도 2e에 도시한다.
이렇게 퇴적된 Ti층(10)을 램프어닐링장치를 사용하여 특정온도에서 열처리공정으로 처리하는 것에 의해, Ti층(10)을 접촉한 단결정Si에피택셜층들(8a 및 8b) 및 접촉한 폴리-Si층(8c)과 반응시킨다. 그래서, 실리사이드화 반응에 의해, 도 2f에 도시하듯이, 티탄실리사이드층들(11a, 11b 및 11c)이 소스/드레인 영역들(6a 및 6b)과 게이트전극(4)상에 각각 형성된다.
이 실리사이드화 공정은 단결정Si에피택셜층들(8a 및 8b)과 접촉한 폴리-Si층(8c)에 대해 자기정합적으로 행한다. 이것은 이 공정이 소위 "자기정합적 실리사이드(SALICIDE)"공정들 중 하나인 것을 의미한다.
이 후, 미반응 Ti층(10)을 에칭공정에 의해 제거한다. 그래서, 도 2f에 도시하는 것과 같이 IGFET(20)를 제조한다. 이 IGFET(20)는 게이트산화막(3), 게이트전극(4), 소스/드레인 영역들(6a 및 6b), 유전체측벽들(7a 및 7b), 단결정Si에피택셜층들(11a 및 11b) 및 폴리-Si층(11c)으로 형성된다. 단결정Si에피택셜층들(11a 및 11b)은 각각 소스/드레인 영역들(6a 및 6b)과 동일한 기능을 가진다. 이 폴리-Si층(11c)은 게이트전극(4)과 동일한 기능을 가진다.
마지막으로, 이렇게 제조된 IGFET 위에 층간유전체층을 형성하고 나서, 배선층이나 층들을 층간유전체층상에 형성해서, 소스/드레인 영역들(6a 및 6b)과 게이트전극(4)을 알려진 공정을 사용해서 전기적으로 접속한다. 그래서, 이 반도체장치를 완성한다.
상술한 것과 같이, 제 1실시형태에 따른 반도체장치의 제조방법에 의해, 도 2a에 도시된 기본 트랜지스터 구조를 형성한다. 단결정Si에피택셜층들(8a 및 8b)과 폴리-Si층(8c)을, 도 2b에 도시하듯이, 선택성장공정에 의해 각각 소스/드레인 영역들(6a 및 6b)과 게이트전극(4)상에 형성한다. 다음으로, 도 2c 및 2d에 도시하듯이, 단결정Si에피택셜층들(8a 및 8b)과 폴리-Si층(8c)의 표면영역들을 열적 산화해서 SiO2층들(9a, 9b 및, 9c)을 형성하고 나서, 웨트에칭공정에 의해 이 SiO2층들(9a, 9b 및, 9c)을 제거한다.
그래서, 비록 폴리-Si 또는 아모포스Si의 원치 않는 그레인들(18)이, 단결정Si에피택셜층들(8a 및 8b)과 폴리-Si층(8c)을 성장시키는 선택성장공정에서 유전체측벽들(5a 및 5b)상에 성장되어도, 원치 않는 그레인들(18)은 열적산화공정으로 산화되어서, 도 2c에 도시하듯이 SiO2그레인들(19)이 되고, SiO2층들(19)은 이어지는 웨트에칭공정에서 에피택셜층들(8a, 8b 및, 8c) 내의 SiO2층들(9a, 9b 및, 9c)과 함께 제거된다.
따라서, 전기적 단락이, 유전체측벽들(5a 및 5b)상에 퇴적된 폴리-Si 또는 아모포스Si의 원치 않는 그레인들(18)을 통해 게이트전극(4)과 소스/드레인 영역들(6a 및 6b)사이에서 발생되는 것이 방지된다.
또, 전기적 단락이 폴리-Si 또는 아모포스Si의 원치 않는 그레인들(18)을 통해 게이트전극(4)과 소스/드레인 영역들(6a 및 6b) 사이에서 발생되는 것이 방지되기 때문에, IGFET를 구비한 반도체장치의 제조일드와 신뢰성이 개선된다.
제 2실시형태
도 3a∼3f는 본 발명의 제 2실시형태에 따른 반도체장치의 제조방법을 도시한다.
제 2실시형태에 따른 방법은, 실리콘질화물(Si3N4)로 제조된 유전체측벽들(12a 및 12b)이 SiO2로 제조된 유전체측벽들[5a 및 5b(혹은 7a 및 7b)] 대신에 사용된다는 것을 제외하고는, 제 1실시형태에 따른 방법과 동일한 공정단계들을 포함한다.
그래서, 이하에서는 제 1실시형태와 동일한 공정단계들에 관한 설명은, 간단한 설명을 위해, 도 2a∼2c와 동일한 부호에는 동일한 참조부호를 붙이는 것에 의해 생략한다.
우선, 도 3a에 도시하듯이, n형의 단결정Si기판(1)의 표면영역상에 SiO2로 이루어진 분리유전체(2)를 선택적으로 형성하는 것에 의해, IGFET(30)가 형성되는 활성영역(1A)을 규정한다. 활성영역(1A) 내의 기판(1)의 전노출면상에 두께가 8㎚인 SiO2층(미도시)을 형성한다. 상기 전 기판(1) 위의 SiO2층상에는 두께가 200㎚인 폴리-Si층(미도시)을 퇴적한다. 다음으로, 폴리-Si층과 그 아래에 놓인 SiO2층을 특정 면형상으로 패터닝 하는 것에 의해, 도 3a에 도시한 것과 같이, SiO2층으로부터 게이트산화막(3)을 형성하고, 활성영역(1A) 내의 폴리-Si층으로부터 게이트전극(4)을 형성한다.
상기 공정들은 제 1실시형태와 동일하다.
다음으로, 두께가 80㎚인 Si3N4층(미도시)을 CVD공정에 의해 전기판(1) 위에 퇴적해서 게이트전극(4), 게이트산화막(3) 및, 분리유전체(2)를 덮는다. 그리고 나서, 이렇게 퇴적된 Si3N4층을 이방성에칭공정에 의해 에칭백 하는 것에 의해, 게이트전극(4)의 각 측면에 있어서의 기판(1)의 노출면상에 유전체측벽들(12a 및 12b)을 형성한다. 이 유전체측벽들(12a 및 12b)은 Si3N4로 제조되며, 게이트전극(4)의 해당 측면들 및 기판(1)의 노출면과 접촉한다.
이어서, 제 1실시형태에서와 같이, 동일한 불소화붕소(BF2)의 이온주입공정과 동일한 어닐링공정을 통해, p형 소스/드레인 영역들(6a 및 6b)을 게이트전극(4)의 각 측면에 있어서의 활성영역(1A)내에 형성한다. 이렇게 형성된 소스/드레인 영역들(6a 및 6b)은, 게이트전극(4), 유전체측벽들(12a 및 12b) 및, 분리유전체(2)에 대해 자기 정합적으로 형성된다. 게이트전극(4)이 상기 공정을 통해 p형 전도성을 가지게 된 결과, 그 전기적 저항은 감소된다.
상술한 공정들을 통해, 기본 트랜지스터구조를 도 3a에 도시한 것과 같이 제조한다.
소스/드레인 영역들(6a 및 6b)을 형성하는 단계에 이어서, 상기 소스/드레인 영역들(6a 및 6b)의 비피복면과 게이트전극(4)의 비피복면상에 선택성장공정에 의해 Si을 선택적이고 에피택셜하게 성장시킨다. 그래서, 도 3b에 도시한 것과 같이, 두께가 80㎚인 단결정Si에피택셜층들(8a 및 8b)을 소스/드레인 영역들(6a 및 6b)의 비피복면상에 각각 성장시킨다. 이와 동시에, 두께가 80㎚인 폴리-Si층(8c)을 게이트전극(4)의 비피복면상에 성장시킨다.
여기에서, 폴리Si 또는 아모포스Si의 원치 않는 그레인들(18)을 도 3b에 도시하듯이 유전체측벽들(12a 및 12b)의 비피복면들 상에 퇴적한다고 가정한다. 이렇게 퇴적된 전도성 그레인들(18)은 폴리-Si층(8c)과 단결정Si에피택셜층들(8a 및 8b)을 전기적으로 서로 접속할 수 있다.
이어서, 단결정Si에피택셜층들(8a 및 8b)과 폴리-Si층(8c)을 제 1실시형태에서 사용한 것과 동일한 조건하에서 열산화공정에 의해 산화한다. 그래서, 도 3c에 도시하듯이, 단결정Si에피택셜층(8a)의 표면영역 내에 SiO2층(9a)을 형성하고, 단결정Si에피택셜층(8b)의 표면영역 내에 SiO2층(9b)을 형성하고, 폴리-Si층(8c)의 표면영역 내에 SiO2층(9c)을 형성한다. 이 SiO2층들(9a, 9b 및 9c)은 동일한 두께 20㎚를 가진다.
이 열적산화공정을 통해, 폴리Si 또는 아모포스Si의 원치 않는 그레인들(18)을 산화한 결과, 도 3c에 도시하듯이, 유전체측벽들(12a 및 12b)의 비피복면들상에 SiO2그레인들(19)이 퇴적된다.
또, 이렇게 형성된 SiO2층들(9a, 9b 및, 9c)을 선택적으로 제거하기 위해, SiO2층들(9a, 9b 및, 9c)을 가진 기판(1)을 희석 HF용액을 사용하는 웨트에칭공정으로 처리한다. 제 1실시형태와는 다르게, 유전체측벽들(12a 및 12b)은 Si3N4로 제조된다. 그래서, 이들은 에칭공정으로 에칭되지 않는다. 본 단계에서의 상태를 도 3d에 도시한다. SiO2층들(9a, 9b 및, 9c)의 두께는 이 에칭공정에 의해 대략 60㎚로 감소하며, 이는 제 1실시형태와 동일하다.
이 웨트에칭공정을 통해, 도 3d에 도시하듯이, 유전체측벽들(5a 및 5b)의 비피복면들 상에 퇴적된 원치 않는 SiO2그레인들(19)이 전체적으로 제거된다.
이 Si3N4로 제조된 유전체측벽들(12a 및 12b)이 에칭공정에서 에칭되지 않기 때문에, 측벽들(12a 및 12b)의 재형성공정들은 필요치 않다. 이것이 필요한 공정 수를 감소시킨다. 그러나, 상술한 선택성장공정에 있어서의 선택도가, 제 1실시형태에서 사용한 Si과 SiO2간보다 Si과 Si3N4간이 더 낮다는 불이익이 있다. 결과적으로, 원하는 선택도가 단결정Si에피택셜층들(8a 및 8b)과 폴리-Si층(8c)의 두께가 상대적으로 큰 경우에는 실현되지 않는 문제가 발생할 수 있다.
이어서, 티탄(Ti)층(10)을 퇴적하여 기판(1)의 전면을 덮어서, Ti층(10)이 단결정Si에피택셜층들(8a 및 8b) 및 폴리-Si층(8c)과 접촉한다. 이 단계의 상태를 도 3e에 도시한다. 그리고 나서, 이렇게 퇴적된 Ti층(10)을 열처리공정으로 처리하는 것에 의해, Ti층(10)을 접촉한 단결정Si에피택셜층들(8a 및 8b) 및 접촉한 폴리-Si층(8c)과 반응시킨다. 그래서, 실리사이드화 반응에 의해, 도 3f에 도시하듯이, 티탄실리사이드층들(11a, 11b 및 11c)이 소스/드레인 영역들(6a 및 6b)과 게이트전극(4)상에 각각 형성된다. 이 후, 미반응 Ti층(10)을 에칭공정에 의해 제거한다. 이러한 공정들은 제 1실시형태와 동일하다.
그래서, 도 3f에 도시하는 것과 같이 IGFET(30)를 제조한다. 이 IGFET(30)는, 게이트산화막(3), 게이트전극(4), 소스/드레인 영역들(6a 및 6b), 유전체측벽들(12a 및 12b), 단결정Si에피택셜층들(11a 및 11b) 및, 폴리-Si층(11c)으로 형성된다.
마지막으로, 층간유전체층을 형성해서 이렇게 제조된 IGFET를 덮고 나서, 배선층이나 층들을 층간유전체층상에 형성해서, 알려진 공정들을 사용하는 것에 의해 소스/드레인 영역들(6a 및 6b)과 게이트전극(4)에 전기적으로 접속시킨다. 그래서, 반도체장치를 완성한다. 이러한 공정들은 제 1실시형태와 동일하다.
상술한 것과 같이, 제 2실시형태에 따른 반도체장치의 제조방법에 의해, 제 1실시형태와 동일한 이점들이 있다는 것은 분명하다.
상기 제 1 및 제 2실시형태들을 p채널 IGFET에 대해서 설명하지만, 본 발명은 이로 한정되지 않는다. 본 발명을 n채널 IGFET와 상보MOSFETs에도 응용할 수 있는 것은 물론이다.
제 1 및 제 2실시형태들에서는 내화성금속으로서 Ti를 사용하지만, 본 발명은 Ti로 한정되지 않는다. 텅스텐(W), 코발트(Co) 및 몰리브덴(Mo) 등의 다른 내화성금속도 본 발명에 사용될 수 있다.
제 1 및 제 2실시형태들의 선택성장공정에는 UHV CVD장치를 사용한다. 그러나, 본 발명에서는 저 고압 CVD(LPCVD)장치를 사용할 수 있다.
본 발명의 바람직한 실시형태들이 설명되지만, 본 발명의 사상을 벗어나지 않고서 본 분야의 기술자에 의해 변형이 가능한 것을 이해할 수 있다. 그래서, 본 발명의 범위는 다음의 청구범위에 의해서만 결정된다.
본 발명에 의해, IGFET를 구비한 반도체장치의 제조일드와 신뢰성을 개선할 수 있다.
Claims (5)
- 다음의 단계들:(a) 제 1의 전도형 단결정Si기판의 주표면상에 분리유전체를 형성하는 것에 의해, 활성영역을 규정하는 단계;(b) 상기 활성영역 내에 기본 트랜지스터구조를 형성하는 단계로서;상기 기본 트랜지스터구조는, 상기 기판의 상기 주표면상에 형성된 게이트절연체, 상기 게이트절연체상에 형성된 게이트전극, 상기 게이트전극의 각 측면에 있어서 상기 기판 내에 형성된 상기 제 1의 전도형과 반대되는 제 2의 전도형의 제 1 및 제 2의 소스/드레인 영역들 및, 상기 제 1 및 제 2의 소스/드레인 영역들의 해당 면들과 상기 게이트전극의 해당 측면들과 접촉하는 상기 게이트전극의 각 측면에 형성된 제 1 및 제 2의 유전체측벽들을 포함하며;(c) 상기 제 1 및 제 2의 소스/드레인 영역들의 비피복면들 상에 단결정Si를 선택적으로 성장시켜서, 상기 제 1 및 제 2의 소스/드레인 영역들상에 제 1 및 제 2의 단결정Si에피택셜층들을 각각 형성하는 단계;(d) 상기 제 1 및 제 2의 단결정Si에피택셜층들의 표면영역들을 산화하는 단계;(e) 상기 제 1 및 제 2의 단결정Si에피택셜층들의 상기 산화된 표면영역들을 에칭에 의해 제거하는 단계;(f) 산화된 표면영역들이 제거된 상기 제 1 및 제 2의 단결정Si에피택셜층들과 접촉하는 내화성금속층들을 형성되는 단계;(g) 상기 내화성금속층을 열처리에 의해 상기 제 1 및 제 2의 단결정Si에피택셜층들과 반응시키는 것에 의해, 상기 제 1 및 제 2의 소스/드레인 영역들 상에 제 1 및 제 2의 내화성 실리사이드층들을 각각 형성하는 단계로서;상기 제 1 및 제 2의 내화성 실리사이드층들이 상기 제 1 및 제 2의 소스/드레인 영역들과 각각 동일한 기능들을 지니는 단계; 및(h) 상기 미반응 내화성금속층을 제거하는 것에 의해, 상기 기본 트랜지스터구조와 상기 제 1 및 제 2의 내화성 실리사이드층들을 구비한 IGFET를 구성하는 단계를 포함하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기에서 상기 게이트전극이 단계 (b)에서 폴리-Si으로 제조되며;상기에서 폴리-Si층이 상기 단계 (c)에서 상기 게이트전극상에서 선택적으로 성장되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 방법이, 단계 (e)와 (f)사이에서 상기 제 1 및 제 2의 유전체측벽들의 에칭된 부분들을 재형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기에서 상기 제 1 및 제 2의 유전체측벽들이 실리콘질화물로 제조되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기에서 상기 내화성금속층이 티탄, 텅스텐, 몰리브덴 및 코발트로 구성되는 그룹에서 선택된 내화성금속으로 제조되는 것을 특징으로 하는 반도체장치의 제조방법.
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