JP3485435B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、ダイナミック・ランダム・アクセス・
メモリ（以下「ＤＲＡＭ」と記する）のメモリセルの信
頼性向上が図られる半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、図２３に示す
ように、１つのＭＯＳトランジスタ２７と１つのキャパ
シタ２８とを含む１トランジスタ１キャパシタから構成
される。ＭＯＳトランジスタのゲート電極へ所定のしき
い値電圧以上の電圧を印加することによってキャパシタ
への電荷の蓄積あるいはキャパシタからの電荷の放電が
行なわれる。これらの動作を通じてデータの保持、デー
タ書込およびデータの読出が行なわれる。
【０００３】次に、従来のＤＲＡＭのメモリセルの製造
方法について文献（特開平２−１４３４５６号公報）に
基づいて説明する。
【０００４】図２４を参照して、シリコン基板１上にト
レンチ分離法により素子分離絶縁膜２を形成する。素子
分離絶縁膜２によって、シリコン基板１表面には、ＭＯ
Ｓトランジスタ等を形成するための複数の領域が形成さ
れる。熱酸化法によりゲート酸化膜３を形成する。ポリ
シリコン膜４およびシリコン酸化膜５を形成する。その
ポリシリコン膜４およびシリコン酸化膜５を所定のフォ
トレジストをマスクとして異方性エッチングを施しゲー
ト電極部６を形成する。イオン注入によりｎ-ソース・
ドレイン領域７ａ、７ｂ、７ｃ、７ｄを形成する。
【０００５】次に図２５を参照して、ゲート電極部６の
側面にサイドウォール８を形成する。イオン注入法によ
りｎ+ ソース・ドレイン領域９ａ、９ｂ、９ｃ、９ｄを
形成する。これにより、ソース電極部１０ａ、１０ｂお
よびドレイン電極部１１ａ、１１ｂが形成される。
【０００６】次に図２６を参照して、化学気相蒸着法等
によりソース電極部１０ａ、１０ｂ上にのみ、エピタキ
シャルシリコン層１２ａ、１２ｂを形成する。また、ド
レイン電極部１１ａ、１１ｂ上にのみエピタキシャルシ
リコン層１２を形成する。このとき、各エピタキシャル
シリコン層１２ａ、１２ｂ、１２ｃ、１２ｄをゲート電
極部のシリコン酸化膜５の上面より高く、しかも、サイ
ドウォール８および素子分離絶縁膜２上にせり出すよう
に形成する。
【０００７】次に図２７を参照して、化学気相蒸着法等
により絶縁膜１３ａを形成する。次に図２８を参照し
て、ビット線コンタクト１４およびビット線１５を形成
する。ビット線１５を覆うように、絶縁膜１３ａ上にさ
らに絶縁膜１３ｂを形成する。ストレージノードコンタ
クト１６ａ、１６ｂおよびストレージノード１７ａ、１
７ｂを形成する。ストレージノード１７上に高容量絶縁
膜層１８を介在させてセルプレート１９を形成する。ス
トレージノード１７ａ、高容量絶縁膜層１８およびセル
プレート１９とで１つのキャパシタ２０が構成される。
その後、キャパシタ２０上に層間絶縁膜層を介在させて
金属配線等が形成される。以上のようにして半導体装置
が完成する。
【０００８】
【発明が解決しようとする課題】上述したＤＲＡＭのメ
モリセルの製造方法においては、以下に示すような問題
点があった。まず、図２５に示す工程の後、図２９に示
すように、ｎ+ ソース・ドレイン領域９ｂ、９ｃ上にの
みエピタキシャルシリコン層１２ａ、１２ｂが徐々に形
成される。
【０００９】さらに、図３０に示すように、エピタキシ
ャルシリコン層１２ａ、１２ｂは、素子分離絶縁膜２お
よびサイドウォール８の表面を覆いながら成長を続け
る。その後、図３１に示すように、エピタキシャルシリ
コン層１２ａ、１２ｂはサイドウォール８の全面と素子
分離絶縁膜２の上面の一部を覆う。
【００１０】このとき、エピタキシャルシリコン層１２
ａ、１２ｂの膜厚がある膜厚を超えると、素子分離絶縁
膜２およびシリコン酸化膜５上等のシリコン酸化膜上に
ポリシリコン片２１が発生することが報告されている
（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔ
ｈ１１１（１９９１）８６０−８６３）。
【００１１】同文献によると、まずエピタキシャルシリ
コン層の成長過程において、たとえばＳｉ2 Ｈ6 などの
原料ガスがシリコン酸化膜の表面に衝突した際に、その
一部が分解してシリコン酸化膜表面において吸着原子と
なる。この吸着原子によってシリコン酸化膜の表面が被
覆される割合があるレベルに達すると、吸着原子を核と
してポリシリコンが成長する。すなわち、成長したポリ
シリコンがポリシリコン片となる。
【００１２】また、典型的なエピタキシャルシリコン層
の形成においては、この臨界膜厚は約１５０ｎｍと見積
られる。このときの横方向のせり上がりＧｓは、図３１
を参照して、約６０ｎｍである。
【００１３】ところで、１ギガビットＤＲＡＭの場合、
ゲート電極部６の高さＨｇが約２００ｎｍ、素子分離絶
縁膜２の幅Ｗｔが約２００ｎｍとなることが予想されて
いる。このような場合にエピタキシャルシリコン層１２
ａ、１２ｂを形成させる場合、臨界膜厚Ｔｓ以上の膜厚
が必要である。
【００１４】たとえば、膜厚Ｔｓを２００ｎｍとする
と、横方向のせり上がりＧｓは約８０ｎｍである。素子
分離幅が２００ｎｍの場合は隣り合うエピタキシャルシ
リコン層１２ａ、１２ｂの間隔Ｄｓは、わずかに約４０
ｎｍとなる。ポリシリコン片２１は、この隣り合うエピ
タキシャルシリコン層１２ａ、１２ｂの間の素子分離絶
縁膜２上に発生する。
【００１５】このとき各ポリシリコン片２１が互いに接
し、しかも、エピタキシャルシリコン層１２ａ、１２ｂ
にそれぞれ接するように発生した場合（ケースＡ）に
は、既にこの工程において、隣り合うエピタキシャルシ
リコン層１２ａ、１２ｂがショートする。
【００１６】一方、この工程において、複数のポリシリ
コン片２１のうちの一部のポリシリコン片が他のポリシ
リコン片と離れて発生した場合（ケースＢ）などは、隣
り合うエピタキシャルシリコン層１２ａ、１２ｂは電気
的に一応絶縁される。
【００１７】次の工程においては、隣り合うエピタキシ
ャルシリコン層１２ａ、１２ｂを覆うように絶縁膜１３
ａが形成される。一般に、隣り合う２つのパターンの間
を覆うように絶縁膜を形成する場合において、その凸状
パターンと凸状パターンとの間が比較的狭い場合には、
その間は絶縁膜によって被覆されずいわゆるボイドが生
じることがある。特に、１ギガビットＤＲＡＭの場合、
既に説明したように、エピタキシャルシリコン層の膜厚
Ｔｓは約２００ｎｍであり、隣り合うエピタキシャルシ
リコン層１２ａ、１２ｂの間隔Ｄｓは約４０ｎｍであ
る。このため、隣り合うエピタキシャルシリコン層１２
ａ、１２ｂの間のアスペクト比が５程度になり、ボイド
が発生する可能性が非常に高い。
【００１８】図３２に示すように、隣り合うエピタキシ
ャルシリコン層１２ａ、１２ｂの間にボイドが生じる場
合においては、ケースＢのように隣り合うエピタキシャ
ルシリコン層１２ａ、１２ｂが電気的に一応絶縁されて
いるような場合でも、ボイド中に存在するポリシリコン
片２１が、たとえば製品に組み込まれた状態で何らかの
理由で互いに接するようになればショートしてしまうお
それがある。
【００１９】仮に、ボイドが生じない場合においては、
ケースＢのような場合には、各ポリシリコン片は絶縁膜
によって埋め込まれ、隣り合うエピタキシャルシリコン
層１２ａ、１２ｂは互いに電気的に絶縁される。しかし
ながら、ケースＡのような場合では、たとえ各ポリシリ
コン片が絶縁膜によって埋め込まれたとしても、隣り合
うエピタキシャルシリコン層はショートした状態のまま
である。
【００２０】以上説明したように、エピタキシャルシリ
コン層形成の際に複数のポリシリコン片が発生し、この
複数のポリシリコン片を介して隣り合うエピタキシャル
シリコン層がショートすることがあった。また、ボイド
の存在によって、ボイド中に存在するポリシリコン片を
介して隣り合うエピタキシャルシリコン層がさらにショ
ートするおそれがあった。
【００２１】このため、ＤＲＡＭの信頼性が低下すると
いう問題があった。本発明は、上記問題点を解決するた
めになされたものであり、隣り合うメモリセルのトラン
ジスタがショートするのを防止して、電気的信頼性の高
いＤＲＡＭを得ることのできる半導体装置の製造方法を
提供することを目的とする。
【００２２】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、以下の工程を備えている。半導体基板の
主表面に、素子分離絶縁膜により、それぞれ電気的に絶
縁された複数の素子形成領域を形成する。素子分離絶縁
膜を挟んで位置する素子形成領域のそれぞれに、所定の
間隔を隔てて１対のソース・ドレイン領域を形成する。
主表面の１対のソース・ドレイン領域によって挟まれた
領域上に、ゲート絶縁膜を介在させてゲート電極を形成
する。エピタキシャル成長工程により、ソース・ドレイ
ン領域の表面に、シリコンまたはシリコン・ゲルマニウ
ム合金を選択エピタキシャル成長させ、エピタキシャル
層を形成する。半導体基板の主表面に施される素子間絶
縁処理工程により、エピタキシャル成長工程において発
生するポリシリコン片を酸化または除去して、素子分離
絶縁膜を挟んで位置するエピタキシャル層をそれぞれ電
気的に絶縁する。素子間絶縁処理工程の後、半導体基板
の主表面に層間絶縁膜を形成する。その素子間絶縁処理
工程は、第１酸化処理工程と弗酸処理工程と第２酸化処
理工程とを備えている。第１酸化処理工程では、選択成
長したシリコンの表面を含む半導体基板の表面を酸素を
含む雰囲気に晒す。弗酸処理工程では、第１酸化処理工
程の後に、半導体基板を弗酸を含む溶液に浸漬、また
は、弗酸を含む気体に晒す。第２酸化処理工程では、弗
酸処理工程の後に半導体基板の表面を酸素を含む雰囲気
に晒す。
【００２３】 この方法によれば、半導体基板の主表面
に素子分離絶縁膜を挟んで位置する領域において、１対
のソース・ドレイン領域とゲート電極とを含むＭＯＳト
ランジスタがそれぞれ形成される。エピタキシャル成長
工程において、隣り合うＭＯＳトランジスタのソース・
ドレイン領域にそれぞれ形成されるエピタキシャルシリ
コン層の間の素子分離絶縁膜上にポリシリコン片が付着
することになるが、素子間絶縁処理工程によりそのポリ
シリコン片が酸化され除去される。すなわち、素子間絶
縁処理工程における第１酸化処理工程により、半導体基
板が酸素を含む雰囲気に晒されて、ポリシリコン片の表
面が酸素と反応してシリコン酸化膜が形成される。ま
た、エピタキシャル成長したシリコンの表面にもシリコ
ン酸化膜が同時に形成される。次に、弗酸処理工程によ
り、エピタキシャル層の表面に形成されたシリコン酸化
膜や、ポリシリコン片の周囲に形成されたシリコン酸化
膜が除去される。仮に、その表面に十分にシリコン酸化
膜が形成されておらず電気的絶縁性に乏しいポリシリコ
ン片が存在していても、これらを含む全てのポリシリコ
ン片が除去されることになる。次に、第２酸化処理工程
により、エピタキシャル層の表面にシリコン酸化膜が形
成される。これにより、隣り合うＭＯＳトランジスタの
ソース・ドレイン領域の間が電気的に確実に絶縁され
て、その結果、電気的な信頼性に優れた半導体装置を得
ることができる。
【００２４】 本発明に係る他の半導体装置の製造方法
は、以下の工程を備えている。半導体基板の主表面に、
素子分離絶縁膜により、それぞれ電気的に絶縁された複
数の素子形成領域を形成する。素子分離絶縁膜を挟んで
位置する素子形成領域のそれぞれに、所定の間隔を隔て
て１対のソース・ドレイン領域を形成する。主表面の１
対のソース・ドレイン領域によって挟まれた領域上に、
ゲート絶縁膜を介在させてゲート電極を形成する。エピ
タキシャル成長工程により、ソース・ドレイン領域の表
面に、シリコンまたはシリコン・ゲルマニウム合金を選
択エピタキシャル成長させ、エピタキシャル層を形成す
る。半導体基板の主表面に施される素子間絶縁処理工程
により、エピタキシャル成長工程において発生するポリ
シリコン片を酸化または除去して、素子分離絶縁膜を挟
んで位置するエピタキシャル層をそれぞれ電気的に絶縁
する。素子間絶縁処理工程の後、半導体基板の主表面に
層間絶縁膜を形成する。その素子間絶縁処理工程は、選
択成長されたシリコンの表面を含む半導体基板の表面に
金属膜を形成する工程と、金属膜を含む半導体基板に熱
処理を施す工程と、その熱処理の後に、金属膜を除去す
る工程とを備えている。
【００２５】 この方法によれば、半導体基板の主表面
に素子分離絶縁膜を挟んで位置する領域において、１対
のソース・ドレイン領域とゲート電極とを含むＭＯＳト
ランジスタがそれぞれ形成される。エピタキシャル成長
工程において、隣り合うＭＯＳトランジスタのソース・
ドレイン領域にそれぞれ形成されるエピタキシャルシリ
コン層の間の素子分離絶縁膜上にポリシリコン片が付着
することになるが、素子間絶縁処理工程によりそのポリ
シリコン片が除去される。すなわち、素子間絶縁処理工
程により、隣り合うＭＯＳトランジスタを含む半導体基
板上に金属膜が形成される。次に、所定温度の熱処理に
より、エピタキシャル層のシリコンと金属膜とが反応し
金属シリサイド膜が形成される。このとき、ポリシリコ
ン片はごく微量であるため、金属膜中に拡散する。その
後、金属膜が除去される。これにより、隣り合うＭＯＳ
トランジスタのソース・ドレイン領域の間が電気的に確
実に絶縁されて、その結果、電気的な信頼性に優れた半
導体装置を得ることができる。
【００２６】 シリコンと反応させる金属膜としては、
チタン、コバルト、ジルコニウムおよびハフニウムのう
ちのいずれかを用いることが好ましい。また、金属膜を
除去する工程は、半導体基板を硫酸と過酸化水素水との
混合溶液に浸漬する工程を含んでいることが好ましい。
【００２７】 その素子間絶縁処理工程は、金属膜を除
去した後に、半導体基板を酸素を含む雰囲気に晒す第３
酸化処理工程を含んでいることがさらに好ましい。
【００２８】 この場合には、エピタキシャル層の表面
にシリコン酸化膜が形成されて、隣り合うＭＯＳトラン
ジスタのソース・ドレイン領域の間が電気的に確実に絶
縁される。その結果、電気的な信頼性にさらに優れた半
導体装置を得ることができる。
【００２９】 本発明に係るさらに他の半導体装置の製
造方法は、以下の工程を備えている。半導体基板の主表
面に、素子分離絶縁膜により、それぞれ電気的に絶縁さ
れた複数の素子形成領域を形成する。素子分離絶縁膜を
挟んで位置する素子形成領域のそれぞれに、所定の間隔
を隔てて１対のソース・ドレイン領域を形成する。主表
面の１対のソース・ドレイン領域によって挟まれた領域
上に、ゲート絶縁膜を介在させてゲート電極を形成す
る。エピタキシャル成長工程により、ソース・ドレイン
領域の表面に、シリコンまたはシリコン・ゲルマニウム
合金を選択エピタキシャル成長させ、エピタキシャル層
を形成する。半導体基板の主表面に施される素子間絶縁
処理工程により、エピタキシャル成長工程において発生
するポリシリコン片を酸化または除去して、素子分離絶
縁膜を挟んで位置するエピタキシャル層をそれぞれ電気
的に絶縁する。素子間絶縁処理工程の後、半導体基板の
主表面に層間絶縁膜を形成する。その素子間絶縁処理工
程は、素子分離絶縁膜の所定の領域に絶縁膜を形成する
工程と、エピタキシャル成長工程の後に絶縁膜を除去す
る工程とを備えている。
【００３０】 この方法によれば、半導体基板の主表面
に素子分離絶縁膜を挟んで位置する領域において、１対
のソース・ドレイン領域とゲート電極とを含むＭＯＳト
ランジスタがそれぞれ形成される。エピタキシャル成長
工程において、隣り合うＭＯＳトランジスタのソース・
ドレイン領域にそれぞれ形成されるエピタキシャルシリ
コン層の間の素子分離絶縁膜上に、ポリシリコン片が付
着することになるが、素子間絶縁処理工程により、その
ポリシリコン片が除去される。すなわち、素子間絶縁処
理工程により、まず、素子分離絶縁膜の所定の領域の表
面に絶縁膜が形成される。そして、エピタキシャル成長
の際に付着したポリシリコン片が、絶縁膜を除去する際
に同時に除去される。これにより、隣り合うＭＯＳトラ
ンジスタのソース・ドレイン領域の間の絶縁性が確実に
向上して、その結果、電気的な信頼性に優れた半導体装
置を得ることができる。
【００３１】 そのような絶縁膜として、シリコン窒化
膜を適用することが好ましい。また、絶縁膜を除去する
工程は、シリコン窒化膜をリン酸を含む溶液にて除去す
る工程を含んでいることが好ましい。
【００３２】 その素子間絶縁処理工程は、絶縁膜を除
去した後に半導体基板を酸素を含む雰囲気に晒す第４酸
化処理工程を含んでいることがさらに好ましい。
【００３３】 この場合には、エピタキシャル層の表面
にシリコン酸化膜が形成されて、隣り合うＭＯＳトラン
ジスタのソース・ドレイン領域の間が電気的により確実
に絶縁される。その結果、電気的な信頼性により優れた
半導体装置を得ることができる。
【００３４】 また、素子間絶縁処理工程と層間絶縁膜
を形成する工程との間に、１対のソース・ドレイン領域
の一方の領域に電気的に接続されるビット線を形成する
工程と、１対のソース・ドレイン領域の他方の領域に電
気的に接続されるキャパシタを形成する工程とを備えて
いることが好ましい。
【００３５】 この場合には、１ＭＯＳトランジスタ１
キャパシタのメモリセルを形成することができる。
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【発明の実施の形態】
実施の形態１ 本発明の実施の形態１に係る半導体装置製造方法につい
て図を用いて説明する。まず、図１に示す工程までは、
従来の技術の項において説明した半導体装置の製造方法
の図３０に示す工程までと同様である。このとき、発明
が解決しようとする課題の項において説明したように、
エピタキシャルシリコン層の膜厚が臨界膜厚を超え、素
子分離絶縁膜２上にシリコン片２１が発生する。
【００４２】次に、図２を参照して、半導体基板を酸素
雰囲気の中に晒すことによりシリコン酸化膜２３を形成
する。このときの温度は６００〜８５０℃、圧力は１０
〜７６０Ｔｏｒｒ程度が適当である。また、水素または
水分を混入するとより絶縁性の高いシリコン酸化膜を形
成することができる。
【００４３】これにより、ポリシリコン片２１ａおよび
エピタキシャルシリコン層１２ａ、１２ｂの表面は酸素
との反応により絶縁性のあるシリコン酸化膜２３に被覆
される。
【００４４】その後、図３を参照して、シリコン酸化膜
２３上に絶縁膜１３ａが形成される。以下、従来の技術
の項において説明した図３０および図３１に示す工程と
同様の工程を経て、図４に示すようにキャパシタ２０が
形成される。その後、キャパシタ２０上に層間絶縁膜を
介在させて金属配線等を形成し、ＤＲＡＭが完成する。
【００４５】上述したＤＲＡＭの製造方法によれば、半
導体基板を酸素を含む雰囲気に晒すことにより、ポリシ
リコン片２１の表面のシリコンと酸素とが反応してシリ
コン酸化膜が形成される。同時に、エピタキシャルシリ
コン層１２ａ、１２ｂの表面にもシリコン酸化膜２３が
形成される。これにより、隣接するエピタキシャルシリ
コン層１２ａ、１２ｂの間の絶縁性が高められ、隣り合
うＭＯＳトランジスタのソース・ドレイン領域の間がシ
ョートすることがなくなる。その結果、ＤＲＡＭの電気
的な信頼性を向上することができる。
【００４６】また、図３に示すように、たとえ絶縁膜１
３ａにボイド２２が発生したとしても、ポリシリコン片
２１ａの表面はシリコン酸化膜で覆われているため、隣
り合うエピタキシャルシリコン層１２ａ、１２ｂがショ
ートすることがなくなる。これにより、隣り合うＭＯＳ
トランジスタのソース・ドレイン領域の間が電気的に絶
縁される。
【００４７】実施の形態２ 実施の形態２に係る半導体装置の製造方法について図を
用いて説明する。図５に示す工程までは、実施の形態１
において説明した図２に示す工程までと同様なので詳し
い説明は省略する。この後、半導体基板を弗酸溶液に浸
漬する。弗酸溶液の濃度は０．５〜１．０％、浸漬時間
は１０〜３０秒程度が好ましい。
【００４８】これにより、図６に示すように、シリコン
酸化膜２３が弗酸溶液に溶解する。このとき、図５に示
すシリコン酸化膜２３に覆われたポリシリコン片２１ａ
が弗酸溶液中に沈澱する。次に、図７に示すように絶縁
膜１３ａが形成される。その後、図８に示すようにキャ
パシタ２０等が形成されＤＲＡＭが完成する。
【００４９】この製造方法によれば、図６に示す工程に
おいて、図５に示すシリコン酸化膜２３が弗酸溶液に溶
解するとともに、ポリシリコン片２１ａが弗酸溶液中に
沈澱する。このとき、実施の形態１において説明した図
２に示す工程で、その表面にシリコン酸化膜が十分に形
成されておらず電気的絶縁性に乏しいポリシリコン片が
存在していたとしても、素子分離絶縁膜２上からこれら
を含む全てのポリシリコン片が除去される。しかも、す
べてのポリシリコン片が除去されるため、隣り合うエピ
タキシャルシリコン層１２ａ、１２ｂの間のボイドの存
在に関わらず、両者の電気的絶縁性がさらに高められ
る。その結果、隣り合うＭＯＳトランジスタのソース・
ドレイン領域の間の電気的絶縁性がさらに高められ、Ｄ
ＲＡＭの電気的な信頼性がさらに向上する。
【００５０】なお、この工程においては、半導体基板を
弗酸溶液に浸漬したが、この他に、弗酸を含む気体に半
導体基板を晒しても同様な効果を得ることができる。
【００５１】実施の形態３ 実施の形態３に係る半導体装置の製造方法について図を
用いて説明する。図９に示す工程までは、実施の形態２
において説明した図６に示す工程までと同様なので詳し
い説明は省略する。
【００５２】次に、弗酸溶液に浸漬した半導体基板を酸
素雰囲気に晒す。このとき、実施の形態１において説明
したように、温度は６００〜８５０℃、圧力は１０〜７
６０Ｔｏｒｒが適当である。また、酸素雰囲気中に水素
または水分を混入させてもよい。これにより、図１０に
示すように、エピタキシャルシリコン層１２ａ、１２ｂ
の表面のシリコンと酸素とが反応してシリコン酸化膜２
９が形成される。
【００５３】次に、図１１を参照して、シリコン酸化膜
２９上に絶縁膜１３ａを形成する。その後、実施の形態
１または２において説明したように、キャパシタ等が形
成されＤＲＡＭが完成する。
【００５４】この製造方法によれば、特に図１０に示す
工程において、エピタキシャルシリコン層１２ａ、１２
ｂの表面にシリコン酸化膜２９が形成される。これによ
り、隣り合うエピタキシャルシリコン層１２ａ、１２ｂ
の間の絶縁性がさらに高められ、隣り合うＭＯＳトラン
ジスタのソース・ドレイン領域の間がショートすること
がなくなる。その結果、ＤＲＡＭの電気的な信頼性をさ
らに向上することができる。
【００５５】実施の形態４ 実施の形態４に係る半導体装置の製造方法について図を
用いて説明する。図１２に示す工程までは、実施の形態
１において説明した図１に示す工程までと同様なので詳
しい説明は省略する。
【００５６】次に、図１３に示すように、エピタキシャ
ルシリコン層１２ａ、１２ｂを含むシリコン基板上にス
パッタ法等によりチタン膜２４を形成する。次に、チタ
ン２４を含むシリコン基板を窒素雰囲気中にて加熱す
る。このとき、温度を６００〜７５０℃、加熱時間を３
０〜９０秒とするのが好ましい。これにより、図１４に
示すように、エピタキシャルシリコン層１２ａ、１２ｂ
とチタン膜２４との界面近傍のシリコンとチタンとが反
応しチタンシリサイド膜２５が形成される。
【００５７】次に、チタン膜２４を含むシリコン基板を
硫酸と過酸化水素水の混合液に浸漬する。硫酸と過酸化
水素水の混合比は３対１〜５対１、温度は８０〜１３０
℃、浸漬時間は１０〜２０分が適当である。これによ
り、図１５に示すように、図１４に示す未反応のチタン
膜２４が除去される。
【００５８】次に、図１６を参照して、チタンシリサイ
ド膜２５を含むシリコン基板上に絶縁膜１３ａを形成す
る。以下、実施の形態１において説明した工程と同様の
工程を経ることにより、図１７に示すように、ＤＲＡＭ
が完成する。
【００５９】この製造方法によれば、図１４に示す工程
において、チタン膜２４とエピタキシャルシリコン層１
２ａ、１２ｂとがシリサイド反応を起こし、チタンシリ
サイド膜２５が形成される。このとき、ポリシリコン片
２１は比較的少量であるためチタン膜２４の中に拡散し
て消失する。
【００６０】特にこの工程では、熱処理の温度上限が重
要であり、７５０℃を超えないことが必要とされる。こ
れは、６００〜７５０℃の温度範囲では、チタン膜とシ
リコン酸化膜との界面において、チタンがシリコンと反
応せず窒素と反応して窒化チタン膜が形成されるが、７
５０℃を超えて熱処理が施されると、チタンがシリコン
酸化膜と反応してチタンシリサイド膜が形成され、隣合
うＭＯＳトランジスタがショートを起こすことがあるか
らである。
【００６１】次に、シリコン基板を硫酸と過酸化水素水
との混合溶液に浸す浸漬工程によりチタン膜２４が選択
的に溶解される。これにより、ポリシリコン片は完全に
シリコン基板上から除去される。その結果、隣り合うＭ
ＯＳトランジスタのソース・ドレイン領域の間の絶縁性
がさらに高められ、ＤＲＡＭの電気的な信頼性が向上す
る。
【００６２】なお、金属膜としてはチタン膜を形成する
場合について説明したが、この他に、コバルト、ジルコ
ニウム、または、ハフニウムなどを用いてもよく、シリ
コンと反応して金属シリサイドを形成する金属であれば
同様な効果を得ることができる。また、図１６に示す工
程において、絶縁膜１３ａを形成する前に、シリコン基
板を酸素雰囲気に晒すことによりチタンシリサイド膜２
５の表面にシリコン酸化膜を形成してもよい。この場
合、隣り合うＭＯＳトランジスタのソース・ドレイン領
域の間の電気的絶縁性がさらに向上する。
【００６３】実施の形態５ 実施の形態５に係る半導体装置の製造方法について図を
用いて説明する。図１８に示す工程までは、従来の技術
の項において説明した図２５に示す工程までと同様なの
で詳しい説明は省略する。
【００６４】次に、図１９を参照して、素子分離絶縁膜
２上を含む所定の領域にシリコン窒化膜２６を形成す
る。次に、図２０を参照して、ｎ+ ソース・ドレイン領
域９ａ、９ｂ上にエピタキシャルシリコン層１２ａ、１
２ｂを形成する。このとき、ポリシリコン片２１がシリ
コン窒化膜２６上に発生する。
【００６５】その後、シリコン基板をリン酸溶液に浸漬
する。リン酸溶液のリン酸濃度は、１０〜６０％、浸漬
時間は３０〜６０分、温度は１２０〜１８０℃が好まし
い。これにより、図２１に示すように、図２０に示すシ
リコン窒化膜２６が溶解する。次に、図２２に示すよう
に、エピタキシャルシリコン層１２ａ、１２ｂの表面を
含むシリコン基板の表面に絶縁膜１３ａを形成する。こ
の後、実施の形態１において説明した工程と同様の工程
を経てＤＲＡＭが完成する。
【００６６】この製造方法によれば、図２１に示す工程
において、図２０に示すシリコン窒化膜２６はリン酸溶
液に選択的に溶解する。このとき、シリコン窒化膜２６
上に存在するポリシリコン片２１はリン酸溶液中に沈澱
する。これにより、素子分離絶縁膜２上からポリシリコ
ン片が除去されて隣り合うエピタキシャルシリコン層１
２ａ、１２ｂの間の絶縁性がさらに向上する。その結
果、隣り合うＭＯＳトランジスタのソース・ドレイン領
域の間の電気的絶縁性がさらに向上し、電気的信頼性に
優れた半導体装置を得ることができる。
【００６７】なお、図２２に示す工程において、絶縁膜
１３ａの形成前に、シリコン基板を酸素を含む雰囲気に
晒すことによりエピタキシャルシリコン層１２ａ、１２
ｂの表面にシリコン酸化膜を形成してもよい。この場
合、隣り合うエピタキシャルシリコン層１２ａ、１２ｂ
の間の絶縁性がさらに高められる。
【００６８】なお、上述した実施の形態１〜５において
は、エピタキシャルシリコン層を例に挙げたが、この他
シリコン・ゲルマニウム合金を選択的にエピタキシャル
成長する場合においても同様な効果を得ることができ
る。
【００６９】また、今回開示された実施の形態はすべて
の点の例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。
【００７０】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、半導体基板の主表面に素子分離絶縁膜を挟んで位
置する領域において、１対のソース・ドレイン領域とゲ
ート電極とを含むＭＯＳトランジスタがそれぞれ形成さ
れる。エピタキシャル成長工程において、隣り合うＭＯ
Ｓトランジスタのソース・ドレイン領域にそれぞれ形成
されるエピタキシャルシリコン層の間の素子分離絶縁膜
上にポリシリコン片が付着することになるが、素子間絶
縁処理工程によりそのポリシリコン片が酸化され除去さ
れる。すなわち、素子間絶縁処理工程における第１酸化
処理工程により、半導体基板が酸素を含む雰囲気に晒さ
れて、ポリシリコン片の表面が酸素と反応して、シリコ
ン酸化膜が形成される。また、エピタキシャル成長した
シリコンの表面にもシリコン酸化膜が同時に形成され
る。次に、弗酸処理工程により、エピタキシャル層の表
面に形成されたシリコン酸化膜や、ポリシリコン片の周
囲に形成されたシリコン酸化膜が除去される。仮に、そ
の表面に十分にシリコン酸化膜が形成されておらず電気
的絶縁性に乏しいポリシリコン片が存在していても、こ
れらを含む全てのポリシリコン片が除去されることにな
る。次に、第２酸化処理工程により、エピタキシャル層
の表面にシリコン酸化膜が形成される。これにより、隣
り合うＭＯＳトランジスタのソース・ドレイン領域の間
が電気的に確実に絶縁されて、その結果、電気的な信頼
性に優れた半導体装置を得ることができる。
【００７１】 本発明に係る他の半導体装置の製造方法
によれば、半導体基板の主表面に素子分離絶縁膜を挟ん
で位置する領域において、１対のソース・ドレイン領域
とゲート電極とを含むＭＯＳトランジスタがそれぞれ形
成される。エピタキシャル成長工程において、隣り合う
ＭＯＳトランジスタのソース・ドレイン領域にそれぞれ
形成されるエピタキシャルシリコン層の間の素子分離絶
縁膜上にポリシリコン片が付着することになるが、素子
間絶縁処理工程によりそのポリシリコン片が除去され
る。すなわち、素子間絶縁処理工程により、隣り合うＭ
ＯＳトランジスタを含む半導体基板上に金属膜が形成さ
れる。次に、所定温度の熱処理により、エピタキシャル
層のシリコンと金属膜とが反応し金属シリサイド膜が形
成される。このとき、ポリシリコン片はごく微量である
ため、金属膜中に拡散する。その後、金属膜が除去され
る。これにより、隣り合うＭＯＳトランジスタのソース
・ドレイン領域の間が電気的に確実に絶縁されて、その
結果、電気的な信頼性に優れた半導体装置を得ることが
できる。
【００７２】 シリコンと反応させる金属膜としては、
チタン、コバルト、ジルコニウムおよびハフニウムのう
ちのいずれかを用いることが好ましい。また、金属膜を
除去する工程は、半導体基板を硫酸と過酸化水素水との
混合溶液に浸漬する工程を含んでいることが好ましい。
【００７３】 その素子間絶縁処理工程は、金属膜を除
去した後に、半導体基板を酸素を含む雰囲気に晒す第３
酸化処理工程を含んでいることがさらに好ましく、この
場合には、エピタキシャル層の表面にシリコン酸化膜が
形成されて、隣り合うＭＯＳトランジスタのソース・ド
レイン領域の間が電気的に確実に絶縁される。その結
果、電気的な信頼性にさらに優れた半導体装置を得るこ
とができる。
【００７４】 本発明に係るさらに他の半導体装置の製
造方法によれば、半導体基板の主表面に素子分離絶縁膜
を挟んで位置する領域において、１対のソース・ドレイ
ン領域とゲート電極とを含むＭＯＳトランジスタがそれ
ぞれ形成される。エピタキシャル成長工程において、隣
り合うＭＯＳトランジスタのソース・ドレイン領域にそ
れぞれ形成されるエピタキシャルシリコン層の間の素子
分離絶縁膜上に、ポリシリコン片が付着することになる
が、素子間絶縁処理工程により、そのポリシリコン片が
除去される。すなわち、素子間絶縁処理工程により、ま
ず、素子分離絶縁膜の所定の領域の表面に絶縁膜が形成
される。そして、エピタキシャル成長の際に付着したポ
リシリコン片が、絶縁膜を除去する際に同時に除去され
る。これにより、隣り合うＭＯＳトランジスタのソース
・ドレイン領域の間の絶縁性が確実に向上して、その結
果、電気的な信頼性に優れた半導体装置を得ることがで
きる。
【００７５】 そのような絶縁膜として、シリコン窒化
膜を適用することが好ましい。また、絶縁膜を除去する
工程は、シリコン窒化膜をリン酸を含む溶液にて除去す
る工程を含んでいることが好ましい。
【００７６】 その素子間絶縁処理工程は、絶縁膜を除
去した後に半導体基板を酸素を含む雰囲気に晒す第４酸
化処理工程を含んでいることがさらに好ましく、この場
合には、エピタキシャル層の表面にシリコン酸化膜が形
成されて、隣り合うＭＯＳトランジスタのソース・ドレ
イン領域の間が電気的により確実に絶縁される。その結
果、電気的な信頼性により優れた半導体装置を得ること
ができる。
【００７７】 また、素子間絶縁処理工程と層間絶縁膜
を形成する工程との間に、１対のソース・ドレイン領域
の一方の領域に電気的に接続されるビット線を形成する
工程と、１対のソース・ドレイン領域の他方の領域に電
気的に接続されるキャパシタを形成する工程とを備えて
いることが好ましく、この場合には、１ＭＯＳトランジ
スタ１キャパシタのメモリセルを形成することができ
る。
【００７８】
【００７９】
【００８０】
【００８１】
【００８２】
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
【図２】 同実施の形態において、図１に示す工程の後
に行なわれる工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。
【図５】 本発明の実施の形態２に係る半導体装置の製
造方法の一工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行なわれる工程を示す断面図である。
【図９】 本発明の実施の形態３に係る半導体装置の製
造方法の一工程を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。
【図１２】 本発明の実施の形態４に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１３】 同実施の形態において、図１２に示す工程
の後に行なわれる工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行なわれる工程を示す断面図である。
【図１６】 同実施の形態において、図１５に示す工程
の後に行なわれる工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の後に行なわれる工程を示す断面図である。
【図１８】 本発明の実施の形態５に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１９】 同実施の形態において、図１８に示す工程
の後に行なわれる工程を示す断面図である。
【図２０】 同実施の形態において、図１９に示す工程
の後に行なわれる工程を示す断面図である。
【図２１】 同実施の形態において、図２０に示す工程
の後に行なわれる工程を示す断面図である。
【図２２】 同実施の形態において、図２１に示す工程
の後に行なわれる工程を示す断面図である。
【図２３】 ＤＲＡＭの１ビット分のメモリセルの回路
図である。
【図２４】 従来の半導体装置の製造方法の一工程を示
す断面図である。
【図２５】 図２４に示す工程の後に行なわれる工程を
示す断面図である。
【図２６】 図２５に示す工程の後に行なわれる工程を
示す断面図である。
【図２７】 図２６に示す工程の後に行なわれる工程を
示す断面図である。
【図２８】 図２７に示す工程の後に行なわれる工程を
示す断面図である。
【図２９】 従来の半導体装置の製造方法の問題点を説
明するための一工程を示す断面図である。
【図３０】 図２９に示す工程の後に行なわれる工程を
示す断面図である。
【図３１】 図３０に示す工程の後に行なわれる工程を
示す断面図である。
【図３２】 図３１に示す工程の後に行なわれる工程を
示す断面図である。
【符号の説明】
１ シリコン基板、２ 素子分離絶縁膜、３ ゲート酸
化膜、４ ポリシリコン膜、５ シリコン酸化膜、６
ゲート電極部、７ａ、７ｂ ｎ- ソース・ドレイン領
域、８ サイドウォール、９ａ、９ｂ ｎ+ ソース・ド
レイン領域、１０ソース電極部、１１ ドレイン電極
部、１２ エピタキシャルシリコン層、１３ 絶縁膜、
１５ ビット線、１７ ストレージノード、１８ 高容
量絶縁膜層、１９ セルプレート、２０ キャパシタ、
２１、２１ａ ポリシリコン片、２３ シリコン酸化
膜、２４ チタン膜、２５ チタンシリサイド膜、２６
シリコン窒化膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−143456（ＪＰ，Ａ) 特開 平７−235488（ＪＰ，Ａ) 特開 平６−5528（ＪＰ，Ａ) Ｈ．Ｋｏｇａ ｅｔ ａｌ．，1996 Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃ ｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉ ｎｇ，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ ｔ，米国，ＩＥＥＥ，1996年12月 ８ 日，ｐｐ．589−592 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/20 H01L 27/108 H01L 21/205 H01L 21/8234 H01L 27/088

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面に、素子分離絶縁膜
    によりそれぞれ電気的に絶縁された複数の素子形成領域
    を形成する工程と、 前記素子分離絶縁膜を挟んで位置する前記素子形成領域
    のそれぞれに、所定の間隔を隔てて１対のソース・ドレ
    イン領域を形成する工程と、 前記主表面の前記１対のソース・ドレイン領域によって
    挟まれた領域上に、ゲート絶縁膜を介在させてゲート電
    極を形成する工程と、 前記ソース・ドレイン領域の表面に、シリコンまたはシ
    リコン・ゲルマニウム合金を選択エピタキシャル成長さ
    せ、エピタキシャル層を形成するエピタキシャル成長工
    程と、 前記半導体基板の主表面に施され、前記エピタキシャル
    成長工程において発生するポリシリコン片を酸化または
    除去することにより、前記素子分離絶縁膜を挟んで位置
    する前記エピタキシャル層をそれぞれ電気的に絶縁する
    素子間絶縁処理工程と、 前記素子間絶縁処理工程の後に、前記半導体基板の表面
    上に層間絶縁膜を形成する工程とを有し、 前記素子間絶縁処理工程は、 前記選択成長されたシリコン表面を含む前記半導体基板
    の表面を、酸素を含む雰囲気に晒す第１酸化処理工程
    と、 前記第１酸化処理工程の後に、前記半導体基板を弗酸を
    含む溶液に浸漬、または、弗酸を含む気体に晒す弗酸処
    理工程と、 前記弗酸処理工程の後に、前記半導体基板の表面を酸素
    を含む雰囲気に晒す第２酸化処理工程と を備えた、半導
    体装置の製造方法。
  2. 【請求項２】 半導体基板の主表面に、素子分離絶縁膜
    によりそれぞれ電気的に絶縁された複数の素子形成領域
    を形成する工程と、 前記素子分離絶縁膜を挟んで位置する前記素子形成領域
    のそれぞれに、所定の間隔を隔てて１対のソース・ドレ
    イン領域を形成する工程と、 前記主表面の前記１対のソース・ドレイン領域によって
    挟まれた領域上に、ゲート絶縁膜を介在させてゲート電
    極を形成する工程と、 前記ソース・ドレイン領域の表面に、シリコンまたはシ
    リコン・ゲルマニウム合金を選択エピタキシャル成長さ
    せ、エピタキシャル層を形成するエピタキシャル成長工
    程と、 前記半導体基板の主表面に施され、前記エピタキシャル
    成長工程において発生するポリシリコン片を酸化または
    除去することにより、前記素子分離絶縁膜を挟んで位置
    する前記エピタキシャル層をそれぞれ電気的に絶縁する
    素子間絶縁処理工程と、 前記素子間絶縁処理工程の後に、前記半導体基板の表面
    上に層間絶縁膜を形成する工程とを有し、 前記素子間絶縁処理工程は、 前記選択成長されたシリコンの表面を含む前記半導体基
    板の表面に、金属膜を形成する工程と、 前記金属膜を含む前記半導体基板に熱処理を施す工程
    と、 前記熱処理の後に、前記金属膜を除去する工程とを備え
    た、 半導体装置の製造方法。
  3. 【請求項３】 前記金属膜として、チタン、コバルト、
    ジルコニウムおよびハフニウムのうちのいずれかを用
    い、 前記金属膜を除去する工程は、前記半導体基板を硫酸と
    過酸化水素水との混合溶液に浸漬する工程 を含む、請求
    項２記載の半導体装置の製造方法。
  4. 【請求項４】 前記素子間絶縁処理工程は、 前記金属膜を除去した後に、前記半導体基板を酸素を含
    む雰囲気に晒す第３酸化処理工程をさらに含む、請求項
    ２または３に記載の半導体装置の製造方法。
  5. 【請求項５】 半導体基板の主表面に、素子分離絶縁膜
    によりそれぞれ電気的に絶縁された複数の素子形成領域
    を形成する工程と、 前記素子分離絶縁膜を挟んで位置する前記素子形成領域
    のそれぞれに、所定の間隔を隔てて１対のソース・ドレ
    イン領域を形成する工程と、 前記主表面の前記１対のソース・ドレイン領域によって
    挟まれた領域上に、ゲート絶縁膜を介在させてゲート電
    極を形成する工程と、 前記ソース・ドレイン領域の表面に、シリコンまたはシ
    リコン・ゲルマニウム合金を選択エピタキシャル成長さ
    せ、エピタキシャル層を形成するエピタキシャル成長工
    程と、 前記半導体基板の主表面に施され、前記エピタキシャル
    成長工程において発生するポリシリコン片を酸化または
    除去することにより、前記素子分離絶縁膜を挟んで位置
    する前記エピタキシャル層をそれぞれ電気的に絶縁する
    素子間絶縁処理工程と、 前記素子間絶縁処理工程の後に、前記半導体基板の表面
    上に層間絶縁膜を形成する工程とを有し 、前記素子間絶縁処理工程は、 前記素子分離絶縁膜の所定の領域に絶縁膜を形成する工
    程と、 前記エピタキシャル成長工程の後に、前記絶縁膜を除去
    する工程とを備えた、 半導体装置の製造方法。
  6. 【請求項６】 前記絶縁膜として、シリコン窒化膜を適
    用し、 前記絶縁膜を除去する工程は、前記シリコン窒化膜をリ
    ン酸を含む溶液にて除去する工程 を含む、請求項５記載
    の半導体装置の製造方法。
  7. 【請求項７】 前記素子間絶縁処理工程は、 前記絶縁膜を除去した後に、前記半導体基板を酸素を含
    む雰囲気に晒す第４酸化処理工程をさらに 含む、請求項
    ５または６に記載の半導体装置の製造方法。
  8. 【請求項８】 前記素子間絶縁処理工程と前記層間絶縁
    膜を形成する工程との間に、 前記１対のソース・ドレイン領域の一方の領域に電気的
    に接続されるビット線を形成する工程と、 前記１対のソース・ドレイン領域の他方の領域に電気的
    に接続されるキャパシタを形成する工程とをさらに備え
    た 、請求項１，２および５のいずれかに記載の半導体装
    置の製造方法。
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