JPH04116869A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JPH04116869A JPH04116869A JP23639190A JP23639190A JPH04116869A JP H04116869 A JPH04116869 A JP H04116869A JP 23639190 A JP23639190 A JP 23639190A JP 23639190 A JP23639190 A JP 23639190A JP H04116869 A JPH04116869 A JP H04116869A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ＭＯ３電界効果型トランジスタ等の半導体素
子およびその製造方法に関するものである。
子およびその製造方法に関するものである。
〈従来の技術〉
半導体素子の構造を、ＭＯ３電界効果型トランジスタの
構造を例にして、第３図に示す断面図により説明する。
構造を例にして、第３図に示す断面図により説明する。
図に示す如く、ＭＯＳ電界効果型トランジスタ３工は、
第１導電型のＰ型シリコン基板３２と、このＰ型シリコ
ン基板３２上に形成した酸化シリコン（Ｓｉｏｔ）製の
ゲート絶縁膜３３と、このゲート絶縁膜３３上に形成し
た多結晶シリコン製のゲート電極３４と、前記Ｐ型シリ
コン基板３２の表層で前記ゲート絶縁膜３３の一方側に
形成した第２導電型（Ｎ型）不純物のリン（Ｐ）を含む
ソース領域３５と、他方側に形成したＮ型不純物のリン
（Ｐ）を含むドレイン領域３６とを具備したものである
。
第１導電型のＰ型シリコン基板３２と、このＰ型シリコ
ン基板３２上に形成した酸化シリコン（Ｓｉｏｔ）製の
ゲート絶縁膜３３と、このゲート絶縁膜３３上に形成し
た多結晶シリコン製のゲート電極３４と、前記Ｐ型シリ
コン基板３２の表層で前記ゲート絶縁膜３３の一方側に
形成した第２導電型（Ｎ型）不純物のリン（Ｐ）を含む
ソース領域３５と、他方側に形成したＮ型不純物のリン
（Ｐ）を含むドレイン領域３６とを具備したものである
。
次に、上記電界効果型トランジスタ３１の製造方法を第
４図（ｉ）ないしくｖｉ）に示す工程断面図により説明
する。
４図（ｉ）ないしくｖｉ）に示す工程断面図により説明
する。
第４図（ｉ）に示すように、Ｐ型シリコン基板３２上に
酸化シリコン（Ｓ ｉ Ｏｘ ） Ｉ！４３と多結晶シ
リコン膜４４とを順に積層する。この多結晶シリコン１
１Ｉ４４には、Ｎ型不純物のリンイオン（Ｐ゛）が高濃
度に注入される。
酸化シリコン（Ｓ ｉ Ｏｘ ） Ｉ！４３と多結晶シ
リコン膜４４とを順に積層する。この多結晶シリコン１
１Ｉ４４には、Ｎ型不純物のリンイオン（Ｐ゛）が高濃
度に注入される。
その後第４図（ｉｉ ）に示す如く、ホトリソグラフィ
ー技術とエツチング技術とにより、酸化シリコン膜（４
３）でゲート絶縁膜３３を形成し、多結晶シリコン膜（
４４）でゲート電極３４を形成する。
ー技術とエツチング技術とにより、酸化シリコン膜（４
３）でゲート絶縁膜３３を形成し、多結晶シリコン膜（
４４）でゲート電極３４を形成する。
さらに、酸化性雰囲気で熱処理を行って、第４図（廊）
に示すように、ゲート電極３４表面とＰ型シリコン基板
３２表面とに酸化膜３７を形成する。ゲート電極３４０
表面に形成される酸化膜３７（３７ａ）は、当該ゲート
電極３４が多結晶シリコン膜（４４）で形成されている
ために、Ｐ型シリコン基板３２表面に形成される酸化膜
３７（３７ｂ）より厚く形成される。この時、ゲート絶
縁膜３３の両側部には、ゲートバーズビーク３３ａ、３
３ｂが生じる。
に示すように、ゲート電極３４表面とＰ型シリコン基板
３２表面とに酸化膜３７を形成する。ゲート電極３４０
表面に形成される酸化膜３７（３７ａ）は、当該ゲート
電極３４が多結晶シリコン膜（４４）で形成されている
ために、Ｐ型シリコン基板３２表面に形成される酸化膜
３７（３７ｂ）より厚く形成される。この時、ゲート絶
縁膜３３の両側部には、ゲートバーズビーク３３ａ、３
３ｂが生じる。
次に第４図（ｉｖ）に示す如く、ゲート電極３４上に形
成された酸化膜３７ａをイオン注入用マスクにして、Ｐ
型シリコン基板３２の表層でゲート絶縁ｌｌｌ３３の両
側にＮ型不純物のヒ素イオン（Ａｓ”）を注入する。こ
の時、Ｐ型シリコン基板３２上の酸化膜３７ｂが薄く形
成されているので、ヒ素イオンは酸化ｌｌ３７ｂを通過
してＰ型シリコン基板３２に注入される。そしてソース
領域３５とドレイン領域３６とが形成される。
成された酸化膜３７ａをイオン注入用マスクにして、Ｐ
型シリコン基板３２の表層でゲート絶縁ｌｌｌ３３の両
側にＮ型不純物のヒ素イオン（Ａｓ”）を注入する。こ
の時、Ｐ型シリコン基板３２上の酸化膜３７ｂが薄く形
成されているので、ヒ素イオンは酸化ｌｌ３７ｂを通過
してＰ型シリコン基板３２に注入される。そしてソース
領域３５とドレイン領域３６とが形成される。
その後、第４図（ｖ）に示す如く、酸化ｌ！１３７を除
去する。
去する。
さらに第４図（ｖｉ）に示す如く、層間絶縁１１３８が
形成され、この眉間絶縁膜３８にコンタクトホール３９
ａ、３９ｂが形成される。そして、アルミニウム配線４
０ａ、４０ｂが形成される０以上により、ＭＯＳ電界効
果型トランジスタ３工は完成される。
形成され、この眉間絶縁膜３８にコンタクトホール３９
ａ、３９ｂが形成される。そして、アルミニウム配線４
０ａ、４０ｂが形成される０以上により、ＭＯＳ電界効
果型トランジスタ３工は完成される。
〈発明が解決しようとする課題〉
しかしながら、上記構成のＭＯ３電界効果型トランジス
タでは、イオン注入用マスクを酸化性雰囲気の熱処理に
よって形成する際に、ゲート酸化膜の両側部にはゲート
バーズビークが生じる。その結果、基板へのイオン注入
によってチャネル長が短くなると、しきい値電圧が上昇
する逆ショートチャネル効果が起きる。このために半導
体素子の信幀性が低下する。
タでは、イオン注入用マスクを酸化性雰囲気の熱処理に
よって形成する際に、ゲート酸化膜の両側部にはゲート
バーズビークが生じる。その結果、基板へのイオン注入
によってチャネル長が短くなると、しきい値電圧が上昇
する逆ショートチャネル効果が起きる。このために半導
体素子の信幀性が低下する。
本発明は、上記課題を解決するために成されたもので、
信軌性に優れた半導体素子およびその製造方法を提供す
ることを目的とする。
信軌性に優れた半導体素子およびその製造方法を提供す
ることを目的とする。
く課題を解決するための手段〉
本発明は、上記目的を達成するために成されたものであ
る。
る。
すなわち、第１導電型基板上にゲート絶縁膜とゲート電
極とが積層され、第１導電型基板の表層で、ゲート絶縁
膜の一方側に第２導電型不純物を含むソース領域を形成
し、ゲート絶縁膜の他方側に第２導電型不純物を含むド
レイン領域を形成した半導体素子において、ゲート絶縁
膜の両側部に生じるゲートバーズビークは、当該ゲート
絶縁膜よりも比誘電率が高い材料で形成されたものであ
る。
極とが積層され、第１導電型基板の表層で、ゲート絶縁
膜の一方側に第２導電型不純物を含むソース領域を形成
し、ゲート絶縁膜の他方側に第２導電型不純物を含むド
レイン領域を形成した半導体素子において、ゲート絶縁
膜の両側部に生じるゲートバーズビークは、当該ゲート
絶縁膜よりも比誘電率が高い材料で形成されたものであ
る。
また上記半導体素子の製造方法では、まず第１導電型基
板上にシリコン酸化膜で形成したゲート絶縁膜と多結晶
シリコンで形成したゲート電極とを順に積層して形成す
る。その後前記ゲート電極の表面にシリコン酸化膜で形
成したイオン注入用マスクを形成する。この時に前記ゲ
ート絶縁膜の両側部にはゲートバーズビークが生じる０
次にこのゲートバーズビークに窒素イオンを注入する。
板上にシリコン酸化膜で形成したゲート絶縁膜と多結晶
シリコンで形成したゲート電極とを順に積層して形成す
る。その後前記ゲート電極の表面にシリコン酸化膜で形
成したイオン注入用マスクを形成する。この時に前記ゲ
ート絶縁膜の両側部にはゲートバーズビークが生じる０
次にこのゲートバーズビークに窒素イオンを注入する。
また第１導電型基板の表層で、ゲート絶縁膜の一方側に
第２導電型不純物を含むソース領域を形成し、当該ゲー
ト絶縁膜の他方側に第２導電型不純物を含むドレイン領
域を形成する。さらに還元性雰囲気で熱処理を行うこと
によって、前記ゲートバーズビークを窒化する。そして
、半導体素子が形成される。
第２導電型不純物を含むソース領域を形成し、当該ゲー
ト絶縁膜の他方側に第２導電型不純物を含むドレイン領
域を形成する。さらに還元性雰囲気で熱処理を行うこと
によって、前記ゲートバーズビークを窒化する。そして
、半導体素子が形成される。
また、上記半導体素子の別の製造方法では、まず前記製
造方法と同様に、第１導電型基板上にゲート絶縁膜とゲ
ート電極とを積層して形成する。
造方法と同様に、第１導電型基板上にゲート絶縁膜とゲ
ート電極とを積層して形成する。
その後ゲート電極の表面にシリコン酸化膜で形成したイ
オン注入用マスクを形成する。この時、ゲート絶縁膜の
両側部にはゲートバーズビークが生じる。次に第１導電
型基板の表層で、前記ゲート絶縁膜の一方側に第２導電
型不純物を注入したソース領域を形成し、当該ゲート絶
縁膜の他方側に第２導電型不純物を注入したドレイン領
域を形成する。さらにアンモニア雰囲気中で熱処理を行
って、ゲートバーズビークを窒化する。そして、半導体
素子が形成される。
オン注入用マスクを形成する。この時、ゲート絶縁膜の
両側部にはゲートバーズビークが生じる。次に第１導電
型基板の表層で、前記ゲート絶縁膜の一方側に第２導電
型不純物を注入したソース領域を形成し、当該ゲート絶
縁膜の他方側に第２導電型不純物を注入したドレイン領
域を形成する。さらにアンモニア雰囲気中で熱処理を行
って、ゲートバーズビークを窒化する。そして、半導体
素子が形成される。
〈作用〉
上記構成の半導体素子は、ゲート絶縁膜の両側部に生じ
たゲートバーズビークを当該ゲート絶縁膜の比誘電率よ
りも高い比誘電率を有する物質で形成したことにより、
ゲートバーズビークの厚さがゲート絶縁膜の厚さよりも
厚いので、ゲート絶縁膜とゲートバーズビークとに掛か
る電圧はほぼ同等になる。こ・のため、ゲート絶縁膜に
掛かる電界がほぼ一定であれば、ゲート絶縁膜の表面ポ
テンシャルは変化しない、この結果、しきい値電圧は変
化しないので、逆ショートチャネル効果は起きない。
たゲートバーズビークを当該ゲート絶縁膜の比誘電率よ
りも高い比誘電率を有する物質で形成したことにより、
ゲートバーズビークの厚さがゲート絶縁膜の厚さよりも
厚いので、ゲート絶縁膜とゲートバーズビークとに掛か
る電圧はほぼ同等になる。こ・のため、ゲート絶縁膜に
掛かる電界がほぼ一定であれば、ゲート絶縁膜の表面ポ
テンシャルは変化しない、この結果、しきい値電圧は変
化しないので、逆ショートチャネル効果は起きない。
〈実施例〉
本発明の実施例を第１図に示す断面図により説明する。
図に示す如く、第１導電型基板（Ｐ型シリコン基板）１
２上には、酸化シリコン（Ｓｉ０８）ｌｌで形成したゲ
ート絶縁１１１１３と多結晶シリコン膜で形成したゲー
ト電極１４とが順に積層される。
２上には、酸化シリコン（Ｓｉ０８）ｌｌで形成したゲ
ート絶縁１１１１３と多結晶シリコン膜で形成したゲー
ト電極１４とが順に積層される。
このゲート絶縁膜１３の両側部にはゲートバーズビーク
１３ａ、１３ｂが生じ、このゲートバーズビーク１３ａ
、１３ｂは当該ゲート絶縁膜１３の比誘電率よりも高い
比誘電率を存する窒化シリコン（Ｓ ｉｓ Ｎａ ）で
形成される。さらに、Ｐ型シリコン基板１２の表層で、
ゲート絶縁膜〕３の一方側には第２導電型（Ｎ型）不純
物のリンイオン（Ｐ゛）が注入されたソース領域１５が
形成され、当該ゲート絶縁膜１３の他方側にはＮ型不純
物のリンイオン（Ｐ゛）が注入されたドレイン領域１６
が形成される。このように構成された半導体素子１１は
、ＭＯ３電界効果型トランジスタとして動作される。
１３ａ、１３ｂが生じ、このゲートバーズビーク１３ａ
、１３ｂは当該ゲート絶縁膜１３の比誘電率よりも高い
比誘電率を存する窒化シリコン（Ｓ ｉｓ Ｎａ ）で
形成される。さらに、Ｐ型シリコン基板１２の表層で、
ゲート絶縁膜〕３の一方側には第２導電型（Ｎ型）不純
物のリンイオン（Ｐ゛）が注入されたソース領域１５が
形成され、当該ゲート絶縁膜１３の他方側にはＮ型不純
物のリンイオン（Ｐ゛）が注入されたドレイン領域１６
が形成される。このように構成された半導体素子１１は
、ＭＯ３電界効果型トランジスタとして動作される。
次に、上記半導体素子１１の製造方法を第２図■ないし
■に示す工程断面図により説明する。
■に示す工程断面図により説明する。
第２図■に示す工程では、前述の従来の技術中第４図（
ｉ）ないしくｉｉ）で説明したと同様に、Ｐ型シリコン
基板１２上に熱酸化法によって酸化シリコン膜を形成し
、この酸化シリコン股上に多結晶シリコン膜を形成する
。この多結晶シリコン膜には、Ｎ型不純物のリンイオン
（Ｐ゛）が注入される。そしてホトリソグラフィー技術
とエツチング技術とによって、酸化シリコン膜でゲート
絶縁膜１３を形成し、多結晶シリコン膜でゲート電極１
４を形成する。その後熱酸化処理を行って、ゲート電極
１４の表面とＰ型シリコン基板１２０表面に酸化シリコ
ン膜１７を形成する。この時、ゲート電極１３が多結晶
シリコン膜で形成されているために、ゲート電極１４の
表面に形成される酸化シリコン膜１７（１７ａ）はＰ型
シリコン基板１２の表面に形成される酸化シリコン膜１
７（１７ｂ）より厚く形成される。またこの熱酸化処理
によって、ゲート絶縁膜１３の両側部にはゲートバーズ
ビーク１３ａ、１３ｂが生じる。
ｉ）ないしくｉｉ）で説明したと同様に、Ｐ型シリコン
基板１２上に熱酸化法によって酸化シリコン膜を形成し
、この酸化シリコン股上に多結晶シリコン膜を形成する
。この多結晶シリコン膜には、Ｎ型不純物のリンイオン
（Ｐ゛）が注入される。そしてホトリソグラフィー技術
とエツチング技術とによって、酸化シリコン膜でゲート
絶縁膜１３を形成し、多結晶シリコン膜でゲート電極１
４を形成する。その後熱酸化処理を行って、ゲート電極
１４の表面とＰ型シリコン基板１２０表面に酸化シリコ
ン膜１７を形成する。この時、ゲート電極１３が多結晶
シリコン膜で形成されているために、ゲート電極１４の
表面に形成される酸化シリコン膜１７（１７ａ）はＰ型
シリコン基板１２の表面に形成される酸化シリコン膜１
７（１７ｂ）より厚く形成される。またこの熱酸化処理
によって、ゲート絶縁膜１３の両側部にはゲートバーズ
ビーク１３ａ、１３ｂが生じる。
そしてイオン注入装置を用いて、第２図■に示す如（、
このゲートバーズビーク１３ａ、１３ｂに窒素イオン（
Ｎ゛）を斜め（Ｐ型シリコン基板１２に対しておよそ４
５”）方向より注入する。
このゲートバーズビーク１３ａ、１３ｂに窒素イオン（
Ｎ゛）を斜め（Ｐ型シリコン基板１２に対しておよそ４
５”）方向より注入する。
この時、酸化シリコン膜１７にも窒素イオンが注入され
る。
る。
なお窒素イオンの注入では、ゲートバーズビーク１３ａ
、１３ｂより内部のゲート絶１ｉ１１１３に達しないよ
うに、イオン注入装置のイオン加速電圧が調整される。
、１３ｂより内部のゲート絶１ｉ１１１３に達しないよ
うに、イオン注入装置のイオン加速電圧が調整される。
また窒素イオンの注入方法には、上記のようにイオン注
入装置を用いる方法の他に、ブ）ズマ励起によって化学
的に活性な窒素イオンを生成し、この窒素イオンを酸化
シリコン膜中に熱拡散する方法もある。
入装置を用いる方法の他に、ブ）ズマ励起によって化学
的に活性な窒素イオンを生成し、この窒素イオンを酸化
シリコン膜中に熱拡散する方法もある。
次に第２図■に示す如く、ゲート電極１４上に形成され
た酸化シリコン［ｊｌｌ ７ ａをイオン注入用マスク
にして、ゲート絶縁ｌ１１３の両側でＰ型シリコン基板
１２０表層にＮ型不純物のヒ素イオン（Ａｓ”）を注入
し、ソース領域１５とドレイン領域１６とを形成する。
た酸化シリコン［ｊｌｌ ７ ａをイオン注入用マスク
にして、ゲート絶縁ｌ１１３の両側でＰ型シリコン基板
１２０表層にＮ型不純物のヒ素イオン（Ａｓ”）を注入
し、ソース領域１５とドレイン領域１６とを形成する。
さらに水素（Ｈ２）を含む窒素（Ｎ２）雰囲気中で熱処
理を行うことによって、ゲートバーズビーク１３ａ、１
３ｂは、水素が還元剤になって注入された窒素イオンと
シリコンとが反応し、窒化シリコン（Ｓ ｉ３Ｎ、）化
される。この時、酸化シリコン膜１７も窒化シリコン化
する。またこの熱処理によって、ソース領域１５とドレ
イン領域１６とが活性化される。上記熱処理は、水素を
含む窒素雰囲気中で行ったが、水素雰囲気中で行うこと
もできる。
理を行うことによって、ゲートバーズビーク１３ａ、１
３ｂは、水素が還元剤になって注入された窒素イオンと
シリコンとが反応し、窒化シリコン（Ｓ ｉ３Ｎ、）化
される。この時、酸化シリコン膜１７も窒化シリコン化
する。またこの熱処理によって、ソース領域１５とドレ
イン領域１６とが活性化される。上記熱処理は、水素を
含む窒素雰囲気中で行ったが、水素雰囲気中で行うこと
もできる。
その後第２図■に示すように、窒化シリコン化した酸化
シリコン膜１７をエツチングにより除去する。
シリコン膜１７をエツチングにより除去する。
次に第２図■に示す如く、ゲート電極１４側の全面に層
間絶縁膜１８を形成し、所定の位置にコンタクトホール
１９ａ、１９ｂを形成する。さらにアルミニウム膜を形
成して、ホトリソグラフィー技術とエツチング技術とに
よりアルミニウム配線２０ａ、２０ｂを形成する。
間絶縁膜１８を形成し、所定の位置にコンタクトホール
１９ａ、１９ｂを形成する。さらにアルミニウム膜を形
成して、ホトリソグラフィー技術とエツチング技術とに
よりアルミニウム配線２０ａ、２０ｂを形成する。
次に半導体素子１１の別の製造方法を説明する。
この製造方法では、前記第２図■で説明した工程が終了
した後に、前記第２図■で説明したと同様にゲート電極
１４上に形成した酸化シリコン膜１７ａをイオン注入用
マスクにして、イオン注入法によりＮ型不純物（例えば
ヒ素イオン）をＰ型シリコン基板１２上に形成された酸
化シリコン膜１７ｂを通してＰ型シリコン基板１２の表
層に注入する。そして、Ｐ型シリコン基板１２の表層で
、ゲート絶縁ｌ！１１３の一方側にヒ素イオンを含むソ
ース領域１５を形成し、当該ゲート絶縁１１１３の他方
側にヒ素イオンを含むドレイン領域１６を形成する。
した後に、前記第２図■で説明したと同様にゲート電極
１４上に形成した酸化シリコン膜１７ａをイオン注入用
マスクにして、イオン注入法によりＮ型不純物（例えば
ヒ素イオン）をＰ型シリコン基板１２上に形成された酸
化シリコン膜１７ｂを通してＰ型シリコン基板１２の表
層に注入する。そして、Ｐ型シリコン基板１２の表層で
、ゲート絶縁ｌ！１１３の一方側にヒ素イオンを含むソ
ース領域１５を形成し、当該ゲート絶縁１１１３の他方
側にヒ素イオンを含むドレイン領域１６を形成する。
次にアンモニア（ＮＨ３）雰囲気中で熱処理（例えば熱
処理温度がおよそ９００℃）を行って、ゲート絶縁膜１
３の両側部に生じたゲートバーズビーク１３ａ、１３ｂ
を窒化シリコン化する。この時の反応は、次式 ％式％ のようになる。また二〇熱処理によって、酸化シリコン
膜１７も窒化シリコン化する。
処理温度がおよそ９００℃）を行って、ゲート絶縁膜１
３の両側部に生じたゲートバーズビーク１３ａ、１３ｂ
を窒化シリコン化する。この時の反応は、次式 ％式％ のようになる。また二〇熱処理によって、酸化シリコン
膜１７も窒化シリコン化する。
その後、前記第２図■で説明したと同様にして、窒化シ
リコン化した酸化シリコン膜１７をエツチングして除去
する。
リコン化した酸化シリコン膜１７をエツチングして除去
する。
そして、前記第２図■で説明したと同様に、層間絶縁膜
１８が形成され、ソース領域１５上とドレイン領域１６
上との層間絶縁膜１８にコンタクトホール１９ａ、１９
ｂが形成される。さらにコンタクトホール１９ａ、１９
ｂにアルミニウム配線２０ａ、２０ｂが形成される。
１８が形成され、ソース領域１５上とドレイン領域１６
上との層間絶縁膜１８にコンタクトホール１９ａ、１９
ｂが形成される。さらにコンタクトホール１９ａ、１９
ｂにアルミニウム配線２０ａ、２０ｂが形成される。
上記した半導体素子１１では、酸化シリコン膜で形成さ
れたゲート絶縁膜１３の比誘電率はおよそ３．９であっ
て、一方窒化シリコン化したゲートバーズビーク１３ａ
、１３ｂの比誘電率は、およそ７．５であり、ゲート絶
縁膜１３の比誘電率のおよそ２倍になる。このため、例
えばゲート絶縁膜１３の厚さに対してゲートバーズビー
ク１３ａ １３ｂの平均の厚さがおよそ２倍になって
いる場合には、ゲート絶縁膜１３に掛かる電圧とゲート
バーズビーク１３ａ、１３ｂに掛かる電圧とがほぼ等し
くなる。このため、ゲート絶縁Ｗ１１３に掛かる電界が
ほぼ一定であれば、ゲートバーズビーク１３ａ、１３ｂ
を含むゲート絶縁膜１３の表面ポテンシャルは変化しな
いので、しきい値電圧は変化しない。
れたゲート絶縁膜１３の比誘電率はおよそ３．９であっ
て、一方窒化シリコン化したゲートバーズビーク１３ａ
、１３ｂの比誘電率は、およそ７．５であり、ゲート絶
縁膜１３の比誘電率のおよそ２倍になる。このため、例
えばゲート絶縁膜１３の厚さに対してゲートバーズビー
ク１３ａ １３ｂの平均の厚さがおよそ２倍になって
いる場合には、ゲート絶縁膜１３に掛かる電圧とゲート
バーズビーク１３ａ、１３ｂに掛かる電圧とがほぼ等し
くなる。このため、ゲート絶縁Ｗ１１３に掛かる電界が
ほぼ一定であれば、ゲートバーズビーク１３ａ、１３ｂ
を含むゲート絶縁膜１３の表面ポテンシャルは変化しな
いので、しきい値電圧は変化しない。
〈発明の効果〉
以上、説明したように本発明によれば、ゲート絶縁膜の
両側部に生じたゲートバーズビークは、当該ゲート絶縁
膜の比誘電率よりも高い比誘電率を有する材料で形成さ
れたので、ゲートバーズビークの厚さがゲート絶縁膜の
厚さよりも厚いために、ゲート絶縁膜とゲートバーズビ
ークとに掛かる電圧はほぼ同等になる。このため、ゲー
ト絶縁膜に掛かる電界が一定であれば、ゲート絶縁膜の
表面ポテンシャルは変化しない。
両側部に生じたゲートバーズビークは、当該ゲート絶縁
膜の比誘電率よりも高い比誘電率を有する材料で形成さ
れたので、ゲートバーズビークの厚さがゲート絶縁膜の
厚さよりも厚いために、ゲート絶縁膜とゲートバーズビ
ークとに掛かる電圧はほぼ同等になる。このため、ゲー
ト絶縁膜に掛かる電界が一定であれば、ゲート絶縁膜の
表面ポテンシャルは変化しない。
よって、しきい値電圧は変化しないので逆ショートチャ
ネル効果が起きなくなり、半導体素子の信転性の向上が
図れる。
ネル効果が起きなくなり、半導体素子の信転性の向上が
図れる。
第１図は、実施例の構造断面図、
第２図■ないし■は、実施例の製造工程図、第３図は、
従来例の構造断面図、 第４図（ｉ）ないしくｖｉ）は、従来例の製造工程図で
ある。 １１・・・半導体素子。 ２・・・Ｐ型シリコン基板。 ３・・・ゲート絶縁膜。 ３ａ、１３ｂ・・・ゲートバーズビーク。 ４・・・ゲート電極、 １５・・・ソース領域。 ６・・・ドレイン領域。 ７ （１７ａ 、 １７ ｂ ） −・・酸化シリコ
ン膜。
従来例の構造断面図、 第４図（ｉ）ないしくｖｉ）は、従来例の製造工程図で
ある。 １１・・・半導体素子。 ２・・・Ｐ型シリコン基板。 ３・・・ゲート絶縁膜。 ３ａ、１３ｂ・・・ゲートバーズビーク。 ４・・・ゲート電極、 １５・・・ソース領域。 ６・・・ドレイン領域。 ７ （１７ａ 、 １７ ｂ ） −・・酸化シリコ
ン膜。
Claims (3)
- （１）第１導電型基板と、 前記第１導電型基板上に形成したゲート絶縁膜と、 前記ゲート絶縁膜上に形成したゲート電極と、前記第１
導電型基板の表層で、前記ゲート絶縁膜の一方側に形成
した第２導電型のソース領域と、前記第１導電型基板の
表層で、前記ゲート絶縁膜の他方側に形成した第２導電
型のドレイン領域とによりなる半導体素子において、 前記ゲート絶縁膜の両側部に生じるゲートバーズビーク
は、当該ゲート絶縁膜よりも比誘電率が高い材料で形成
されたことを特徴とする半導体素子。 - （２）前記請求項１記載の半導体素子の製造方法であっ
て、 第１導電型基板上に酸化シリコンで形成したゲート絶縁
膜と多結晶シリコン膜で形成したゲート電極とを積層し
て形成し、その後前記ゲート電極の表面に酸化シリコン
製のイオン注入用マスクを形成する工程と、 前記イオン注入用マスクを形成する工程で前記ゲート絶
縁膜の両側部に生じたゲートバーズビークに窒素イオン
を注入する工程と、 前記第１導電型基板の表層で、前記ゲート絶縁膜の一方
側に第２導電型不純物を含むソース領域を形成し、当該
ゲート絶縁膜の他方側に第２導電型不純物を含むドレイ
ン領域を形成する工程と、還元性雰囲気で熱処理を行っ
て、前記ゲートバーズビークを窒化する工程とによりな
ることを特徴とする半導体素子の製造方法。 - （３）前記請求項１記載の半導体素子の製造方法であっ
て、 第１導電型基板上に酸化シリコンで形成したゲート絶縁
膜と多結晶シリコン膜で形成したゲート電極とを積層し
て形成し、その後前記ゲート電極の表面に酸化シリコン
製のイオン注入用マスクを形成する工程と、 前記第１導電型基板の表層で、前記ゲート絶縁膜の一方
側に第２導電型不純物を含むソース領域を形成し、当該
ゲート絶縁膜の他方側に第２導電型不純物を含むドレイ
ン領域を形成する工程と、アンモニア雰囲気中で熱処理
を行って、前記イオン注入用マスクを形成する工程で前
記ゲート絶縁膜の両側部に生じたゲートバーズビークを
窒化する工程とによりなることを特徴とする半導体素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23639190A JPH04116869A (ja) | 1990-09-06 | 1990-09-06 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23639190A JPH04116869A (ja) | 1990-09-06 | 1990-09-06 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04116869A true JPH04116869A (ja) | 1992-04-17 |
Family
ID=17000076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23639190A Pending JPH04116869A (ja) | 1990-09-06 | 1990-09-06 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04116869A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349856A (ja) * | 1993-03-18 | 1994-12-22 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| US5610430A (en) * | 1994-06-27 | 1997-03-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having reduced gate overlapping capacitance |
| US6232187B1 (en) | 1996-05-22 | 2001-05-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US6544845B2 (en) | 1997-03-05 | 2003-04-08 | Samsung Electronics Co., Ltd. | Methods of fabricating nonvolatile memory devices including bird's beak oxide |
| KR20030044343A (ko) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| US6797549B2 (en) | 2000-05-03 | 2004-09-28 | Linear Technology Corporation | High voltage MOS transistor with gate extension |
| US6979658B2 (en) | 1997-03-06 | 2005-12-27 | Fujitsu Limited | Method of fabricating a semiconductor device containing nitrogen in a gate oxide film |
| US7127207B2 (en) | 2003-07-30 | 2006-10-24 | Canon Kabushiki Kaisha | Image forming apparatus featuring upward and downward toner carrying paths |
| US20130248981A1 (en) * | 2010-09-17 | 2013-09-26 | Rohm Co., Ltd. | Semiconductor device and manufacturing method for same |
-
1990
- 1990-09-06 JP JP23639190A patent/JPH04116869A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7005393B2 (en) | 1997-03-06 | 2006-02-28 | Fujitsu Limited | Method of fabricating a semiconductor device containing nitrogen in an oxide film |
| US6797549B2 (en) | 2000-05-03 | 2004-09-28 | Linear Technology Corporation | High voltage MOS transistor with gate extension |
| US7374982B2 (en) | 2000-05-03 | 2008-05-20 | Linear Technology Corporation | High voltage MOS transistor with gate extension |
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| US9136378B2 (en) * | 2010-09-17 | 2015-09-15 | Rohm Co., Ltd. | Semiconductor device and manufacturing method for same |
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