JPS63217655A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63217655A JPS63217655A JP62050254A JP5025487A JPS63217655A JP S63217655 A JPS63217655 A JP S63217655A JP 62050254 A JP62050254 A JP 62050254A JP 5025487 A JP5025487 A JP 5025487A JP S63217655 A JPS63217655 A JP S63217655A
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、微ＩＯＣＭＯ８構造を得るための半導体装置
の製造方法に関する。
の製造方法に関する。
（従来の技術）
ＣＭＯ８集積回路において、ゲート長２μｍ程度以下に
なるとｎチャネルＭＯＳトランジスタのホットキャリア
による特性劣化が問題となる。
なるとｎチャネルＭＯＳトランジスタのホットキャリア
による特性劣化が問題となる。
このためｎチャネルＭＯＳトランジスタについて、Ｌ
Ｄ Ｄ （Ｌ １ｏｈＮｙ Ｄ ｏｐｅｄ Ｏｒａ
ｉｎ）構造が採用されるようになっている。更に０ＭＯ
８を微細化していくためには、ｎチャネルＭＯＳトラン
ジスタの短チヤネル効果を抑制することが必要になり、
その対策として所謂サイドウオール構造がとられる。こ
れは、ｎチャネルＭｏＳトランジスタのＬＤＤ構造を形
成する時に各ゲート電極側壁に選択的に形成される絶縁
１１１１（サイドウオール）を利用して、その外側から
ｐチャネルトランジスタのソース、ドレイン不純物拡散
を行うことにより、実効的なゲート長を長くするもので
ある。
Ｄ Ｄ （Ｌ １ｏｈＮｙ Ｄ ｏｐｅｄ Ｏｒａ
ｉｎ）構造が採用されるようになっている。更に０ＭＯ
８を微細化していくためには、ｎチャネルＭＯＳトラン
ジスタの短チヤネル効果を抑制することが必要になり、
その対策として所謂サイドウオール構造がとられる。こ
れは、ｎチャネルＭｏＳトランジスタのＬＤＤ構造を形
成する時に各ゲート電極側壁に選択的に形成される絶縁
１１１１（サイドウオール）を利用して、その外側から
ｐチャネルトランジスタのソース、ドレイン不純物拡散
を行うことにより、実効的なゲート長を長くするもので
ある。
しかしこれら従来のＣＭＯ８集積回路の製造法には、い
くつかの問題があった。以下にその問題点を、図面を用
いて具体的に明らかにする。
くつかの問題があった。以下にその問題点を、図面を用
いて具体的に明らかにする。
第４図（ａ）〜（ｄ）は、従来の一般的なＣＭＯＳトラ
ンジスタの製造工程を示す。第３図（ａ）に示すように
、ｎ型Ｓｉ基板２１には素子分離絶縁Ｉｌ！１２２が形
成され、また必要なｐウェル２３が形成される。この様
な基板のｎチャネルＭＯＳトランジスタ形成領域側に選
択的にしきい値制御のための低濃度ｐ型のチャネル・ド
ープ層２４を形成した後、各素子形成領域にゲート酸化
膜２５を介して多結晶シリコン膜によるゲート電ｆｆ１
２６ （２６ｔ 、２６２ ）を形成する。次いで第４
図（ｂ）に示すように、ＰＥＰによりｎチャネルＭＯＳ
トランジスタ側をフォトレジスト２７で覆い、ｎ型不純
物をイオン注入してｎチャネルＭＯＳトランジスタのソ
ース、ドレイン拡散層２８を形成する。次に第４図（Ｃ
）に示すようにフォトレジスト２７を剥離し、改めてｎ
チャネルＭＯＳトランジスタ側をフォトレジスト２９で
覆い、ｎ型不純物をイオン注入してｎチャネルＭＯＳト
ランジスタのソース、ドレイン拡散層３０を形成する。
ンジスタの製造工程を示す。第３図（ａ）に示すように
、ｎ型Ｓｉ基板２１には素子分離絶縁Ｉｌ！１２２が形
成され、また必要なｐウェル２３が形成される。この様
な基板のｎチャネルＭＯＳトランジスタ形成領域側に選
択的にしきい値制御のための低濃度ｐ型のチャネル・ド
ープ層２４を形成した後、各素子形成領域にゲート酸化
膜２５を介して多結晶シリコン膜によるゲート電ｆｆ１
２６ （２６ｔ 、２６２ ）を形成する。次いで第４
図（ｂ）に示すように、ＰＥＰによりｎチャネルＭＯＳ
トランジスタ側をフォトレジスト２７で覆い、ｎ型不純
物をイオン注入してｎチャネルＭＯＳトランジスタのソ
ース、ドレイン拡散層２８を形成する。次に第４図（Ｃ
）に示すようにフォトレジスト２７を剥離し、改めてｎ
チャネルＭＯＳトランジスタ側をフォトレジスト２９で
覆い、ｎ型不純物をイオン注入してｎチャネルＭＯＳト
ランジスタのソース、ドレイン拡散層３０を形成する。
そしてこの後、第４１Ｊ（ｄ）に示すように、全面をＣ
ＶＤ絶縁膜３１で覆い、コンタクト孔を開けてＡｆｉ配
線３２を形成する。この一般的な製造法では、各素子の
ソース、ドレイン拡散層を形成するために必要なＰＥＰ
工程は２回である。
ＶＤ絶縁膜３１で覆い、コンタクト孔を開けてＡｆｉ配
線３２を形成する。この一般的な製造法では、各素子の
ソース、ドレイン拡散層を形成するために必要なＰＥＰ
工程は２回である。
第５図（ａ）〜（ｆ）は、ｎチャネル側をＬＤＤ構造と
する場合の製造工程である。第５図（ａ）は第４図（ａ
）と同じである。この後、第５図（ｂ）に示すように全
面にｎ型不純物を低濃度にイオン注入し、各素子領域に
低濃度ｎ型層２８を形成する。次いで第５図（Ｃ）に示
すように、ｎチャネル側を選択的にフォトレジスト３３
で覆い、ｎ型不純物をイオン注入してｎチャネルＭＯＳ
トランジスタ側に高濃度ソース、ドレイン拡散１１３０
を形成する。次に、第５図（ｄ）に示すようにｎチャネ
ル側のゲート電極２６１の側壁に絶縁膜３４を選択的に
形成する。そして第５図（ｅ）に示すように、ｎチャネ
ル側をフォトレジスト３５で覆い、ｎ型不純物をイオン
注入してｎチャネル側に高濃度のソース、ドレイン拡散
層３６を形成する。これにより、ｎチャネルＭ ＯＳト
ランジスタ側にＬＤＤ構造が形成される。最後に第５図
（ｆ）に示すように、全面をＣＶＤ絶縁Ｉｌ！３１で覆
い、コンタクト孔を開けてＡ２配線３２を形成する。
する場合の製造工程である。第５図（ａ）は第４図（ａ
）と同じである。この後、第５図（ｂ）に示すように全
面にｎ型不純物を低濃度にイオン注入し、各素子領域に
低濃度ｎ型層２８を形成する。次いで第５図（Ｃ）に示
すように、ｎチャネル側を選択的にフォトレジスト３３
で覆い、ｎ型不純物をイオン注入してｎチャネルＭＯＳ
トランジスタ側に高濃度ソース、ドレイン拡散１１３０
を形成する。次に、第５図（ｄ）に示すようにｎチャネ
ル側のゲート電極２６１の側壁に絶縁膜３４を選択的に
形成する。そして第５図（ｅ）に示すように、ｎチャネ
ル側をフォトレジスト３５で覆い、ｎ型不純物をイオン
注入してｎチャネル側に高濃度のソース、ドレイン拡散
層３６を形成する。これにより、ｎチャネルＭ ＯＳト
ランジスタ側にＬＤＤ構造が形成される。最後に第５図
（ｆ）に示すように、全面をＣＶＤ絶縁Ｉｌ！３１で覆
い、コンタクト孔を開けてＡ２配線３２を形成する。
このようにｎチャネル側をＬＤＤ構造にする場合も、Ｐ
ＥＰ工程数自体は第４図の従来例と変わらず２回である
。しかし既に述べたように、更に素子の微細化を進める
と、ｎチャネルＭＯＳトランジスタの短チヤネル効果が
問題になる。
ＥＰ工程数自体は第４図の従来例と変わらず２回である
。しかし既に述べたように、更に素子の微細化を進める
と、ｎチャネルＭＯＳトランジスタの短チヤネル効果が
問題になる。
第６図＜ａ）〜（ｆ）は、このｐチャネルＭＯ８Ｉ−ラ
ンジスタの短チヤネル効果を防止するために、ｎチャネ
ルＭＯＳトランジスタにサイドウオール構造を導入した
従来例である。第６図（ａ）（ｂ）までは、第４図（ａ
）（ｂ）と同じである。この後第６図（Ｃ）に示すよう
にフォトレジスト２７を剥離し、各素子領域のゲートミ
ル２６側壁に絶縁１１３４を選択的に形成する。この構
造は例えば、ＣＶＤによる絶縁膜堆積と異方性エツチン
グ法による全面エツチングにより得られる。この後第６
図（ｄ）に示すように、ｎチャネルＭＯＳトランジスタ
側を選択的に７オトレジスト３７で１い、ｎ型不純物を
イオン注入してｐチャネルＭＯ８）−ランジスタの高濃
度ソース、ドレイン拡散層３０を形成する。次いで第６
図（ｅ）に示すように、ｎチャネルＭＯＳトランジスタ
側をフォトレジスト３８で覆い、ｎ型不純物をイオン注
入してｎチャネルＭＯＳトランジスタの高濃度ソース、
ドレイン拡散層３６を形成する。最後に第６図（ｆ）に
示すように、ＣＶＤ絶縁膜３１を全面に堆積し、これに
コンタクト孔を開け、Ａ２配線３２を形成する。こうし
てこの方法により、ｎチャネル側をＬＤＤ構造とし、ｎ
チャネル側をサイドウオール構造としたＣＭＯＳトラン
ジスタが得られる。図から明らかなように、ｎチャネル
ＭＯＳトランジスタの高濃度ソーン、ドレイン拡散１３
０とゲート電極２６２の間にはオフセットが生じるが、
ゲート電極にｎ型多結晶シリコン膜を用いた場合、ｎチ
ャネル側にｐ型のチャネル・ドープ層２４を形成するの
で、特性上問題はない。
ンジスタの短チヤネル効果を防止するために、ｎチャネ
ルＭＯＳトランジスタにサイドウオール構造を導入した
従来例である。第６図（ａ）（ｂ）までは、第４図（ａ
）（ｂ）と同じである。この後第６図（Ｃ）に示すよう
にフォトレジスト２７を剥離し、各素子領域のゲートミ
ル２６側壁に絶縁１１３４を選択的に形成する。この構
造は例えば、ＣＶＤによる絶縁膜堆積と異方性エツチン
グ法による全面エツチングにより得られる。この後第６
図（ｄ）に示すように、ｎチャネルＭＯＳトランジスタ
側を選択的に７オトレジスト３７で１い、ｎ型不純物を
イオン注入してｐチャネルＭＯ８）−ランジスタの高濃
度ソース、ドレイン拡散層３０を形成する。次いで第６
図（ｅ）に示すように、ｎチャネルＭＯＳトランジスタ
側をフォトレジスト３８で覆い、ｎ型不純物をイオン注
入してｎチャネルＭＯＳトランジスタの高濃度ソース、
ドレイン拡散層３６を形成する。最後に第６図（ｆ）に
示すように、ＣＶＤ絶縁膜３１を全面に堆積し、これに
コンタクト孔を開け、Ａ２配線３２を形成する。こうし
てこの方法により、ｎチャネル側をＬＤＤ構造とし、ｎ
チャネル側をサイドウオール構造としたＣＭＯＳトラン
ジスタが得られる。図から明らかなように、ｎチャネル
ＭＯＳトランジスタの高濃度ソーン、ドレイン拡散１３
０とゲート電極２６２の間にはオフセットが生じるが、
ゲート電極にｎ型多結晶シリコン膜を用いた場合、ｎチ
ャネル側にｐ型のチャネル・ドープ層２４を形成するの
で、特性上問題はない。
しかしながらこの第６図の方法では、ＰＥ、Ｐ工程が第
４図、第５図の方法に比べて１回余分に必要である。Ｐ
ＥＰ工程を少なくするため例えば、第６図（ｂ）のＰＥ
Ｐ工程を省略し、第５図（ｂ）のように全面にｎ型層を
形成する場合を考える。
４図、第５図の方法に比べて１回余分に必要である。Ｐ
ＥＰ工程を少なくするため例えば、第６図（ｂ）のＰＥ
Ｐ工程を省略し、第５図（ｂ）のように全面にｎ型層を
形成する場合を考える。
そうすると、ｎチャネル側にサイドウオール構造を導入
するこの第６図の方法では、第７図に示すようにｎチャ
ネル側のチャネル領域近くにｎ型拡散層２８が残るオフ
セット構造となってしまう。
するこの第６図の方法では、第７図に示すようにｎチャ
ネル側のチャネル領域近くにｎ型拡散層２８が残るオフ
セット構造となってしまう。
この構造では、ｐチャネルＭＯ８ｌ−ランジスタのしき
い値が異常に高くなるため、０Ｍ０３回路が正常動作し
なくなる。
い値が異常に高くなるため、０Ｍ０３回路が正常動作し
なくなる。
（発明が解決しようとする問題点）
以上説明したように、ｎチャネル側にＬＤＤ構造を、ｎ
チャネル側にサイドウオール構造を導入する従来のＣＭ
ＯＳ集積回路製造工程では、ＰＥＰ工程数が多くなり、
工程を簡略化しようとすると所望の特性を得ることがで
きない、という問題があった。
チャネル側にサイドウオール構造を導入する従来のＣＭ
ＯＳ集積回路製造工程では、ＰＥＰ工程数が多くなり、
工程を簡略化しようとすると所望の特性を得ることがで
きない、という問題があった。
本発明はこの様な問題を解決し、簡単な工程で優れた特
性の微ｌｉＨＣＭＯＳトランジスタを得ることを可能と
した半導体装置の製造方法を提供することを目的とする
。
性の微ｌｉＨＣＭＯＳトランジスタを得ることを可能と
した半導体装置の製造方法を提供することを目的とする
。
［発明の構成］
（問題点を解決するための手段）
本発明の第１の方法は先ず、半導体基板のそれぞれ第１
導電型および第２導電型を有する第１ＭＯ８トランジス
タおよび第２ＭＯ８トランジスタ形成領域に、それぞれ
ゲート絶縁膜を介してゲート電極を形成する。次に全面
に第１の不純物をドープして各素子のソース、ドレイン
領域に低濃度の第２導電型層を形成する。次に各ゲート
電極側壁に選択的に絶縁膜を形成し、第２ＭＯＳトラン
ジスタ形成領域をフォトレジストで覆って、第２の不純
物をドープして第１ＭＯＳトランジスタのソース、ドレ
イン領域に高濃度の第２導電型層を形成する。その後所
望の厚さの外方拡散防止用の絶縁膜を全面に形成する。
導電型および第２導電型を有する第１ＭＯ８トランジス
タおよび第２ＭＯ８トランジスタ形成領域に、それぞれ
ゲート絶縁膜を介してゲート電極を形成する。次に全面
に第１の不純物をドープして各素子のソース、ドレイン
領域に低濃度の第２導電型層を形成する。次に各ゲート
電極側壁に選択的に絶縁膜を形成し、第２ＭＯＳトラン
ジスタ形成領域をフォトレジストで覆って、第２の不純
物をドープして第１ＭＯＳトランジスタのソース、ドレ
イン領域に高濃度の第２導電型層を形成する。その後所
望の厚さの外方拡散防止用の絶縁膜を全面に形成する。
次に第１ ＭＯＳ トランジスタ領域をフォトレジスト
で覆い、第１の不純物より拡散速度の大きい第３の不純
物をドープして第２ＭＯＳトランジスタのンース、ドレ
イン領域に高濃度の第１導電型層を形成する。そしてこ
の後、不活性ガス雰囲気中で熱処理をして、第１の不純
物と第３の不純物の１１度の違いを利用して、第２ＭＯ
８トランジスタのオフセットを消滅させる。
で覆い、第１の不純物より拡散速度の大きい第３の不純
物をドープして第２ＭＯＳトランジスタのンース、ドレ
イン領域に高濃度の第１導電型層を形成する。そしてこ
の後、不活性ガス雰囲気中で熱処理をして、第１の不純
物と第３の不純物の１１度の違いを利用して、第２ＭＯ
８トランジスタのオフセットを消滅させる。
本発明の第２の方法では、外方拡散防止用の絶縁膜を第
２ＭＯＳトランジスタのソース、ドレインへの高濃度不
純物ドープ後、ＣＶＤ法等により堆積し、熱処理してオ
フセットを消滅させる。
２ＭＯＳトランジスタのソース、ドレインへの高濃度不
純物ドープ後、ＣＶＤ法等により堆積し、熱処理してオ
フセットを消滅させる。
（作用）
本発明の方法によれば、ＬＤＯ構造の第１ＭＯＳトラン
ジスタのソース、ドレイン領域に低濃度層を形成する際
にマスクを用いず同時に、サイドウオール構造の第２Ｍ
ＯＳトランジスタのソース、ドレイン領域にも同様に低
濃度層を形成するようにしているため、各トランジスタ
のソース。
ジスタのソース、ドレイン領域に低濃度層を形成する際
にマスクを用いず同時に、サイドウオール構造の第２Ｍ
ＯＳトランジスタのソース、ドレイン領域にも同様に低
濃度層を形成するようにしているため、各トランジスタ
のソース。
ドレイン層を形成するためのＰＥＰ工程は２回で済む。
しかも第２ＭＯＳトランジスタは、サイドウオールを用
いてドープした高濃度層の不純物を熱処理により横方向
に拡散させることにより、オフセットを消滅させている
。従って本発明によれば、簡単な工程で優れた特性の微
細ＣＭＯＳトランジスタを得ることができる。
いてドープした高濃度層の不純物を熱処理により横方向
に拡散させることにより、オフセットを消滅させている
。従って本発明によれば、簡単な工程で優れた特性の微
細ＣＭＯＳトランジスタを得ることができる。
（実流例）
以下、本発明の詳細な説明する。
第１図（ａ）〜（ｈ）は一実施例の製造工程を示す。こ
の実施例では、第１導電型をｐ型、第２導電型をｎ型と
し、従って第１ＭＯＳトランジスタをｎチャネル、第２
ＭＯ８トランジスタをｎチャネルとする。第１図（ａ）
に示すように、１０Ω・０のｎ型Ｓ１基板１にイオン注
入と拡散によりｐ型ウェル３を形成し、コブシナ−法に
より素子分離絶縁！！２を形成する。この後ｎ型領域に
チャネル・ドープ層４を形成した後、各素子領域にゲー
ト酸化膜５を介してゲート電極６ （６１゜６２）を形
成する。ゲート酸化ｊ１５は例えば２００人の熱酸化膜
であり、ゲート′ｉｉＩ極６（、ｔ、５０００人のｎ型
多結晶シリコン膜により形成する。この後第１図（ｂ）
に示すように、全面にリン（第１の不純物）をドーズｆ
ｆ１ｌＸ１０１３／傭２．加速エネルギー４０ｋｅＶで
注入し、低濃度のｎ型層７を形成する。次いで第１図（
Ｃ）に示すように、各ゲート電極６の側壁に選択的に絶
縁ｌｌ１８を所定厚み形成する。これは全面に例えば、
ＣＶＤによる２０００人の酸化膜を堆積し、これを異方
性エツチング法により全面エツチングすることにより、
得られる。この後、第１図（ｄ）に示すようにＰＥＰに
よりｎチャネルＭｏＳトランジスタ側をフォトレジスト
９で覆い、ｎチャネルＭＯＳトランジスタ側にヒ素（第
２の不純物）をドーズ１１Ｘ１０”／ｃａ＋２．加速電
圧５０ｋｅＶでイオン注入し、高濃度のｎ型層１０を形
成する。その後第１図（ｅ）に示すようにフォトレジス
ト９を剥離し、全面に絶縁１ｔ！１５を形成する。この
絶縁１１５は好ましくは１０００Å以下であり、この実
施例では２５０人の熱酸化膜とした。次いで第１図（ｆ
）に示すように、２回目のＰＥＰによりｎチャネルＭＯ
Ｓトランジスタ側をフォトレジスト１１で覆い、ｎチャ
ネルＭＯＳトランジスタ側にフッ化ボロン（第３の不純
物）をイオン注入して、高Ｉｌｒ！Ｘのｐ型１１２を形
成する。
の実施例では、第１導電型をｐ型、第２導電型をｎ型と
し、従って第１ＭＯＳトランジスタをｎチャネル、第２
ＭＯ８トランジスタをｎチャネルとする。第１図（ａ）
に示すように、１０Ω・０のｎ型Ｓ１基板１にイオン注
入と拡散によりｐ型ウェル３を形成し、コブシナ−法に
より素子分離絶縁！！２を形成する。この後ｎ型領域に
チャネル・ドープ層４を形成した後、各素子領域にゲー
ト酸化膜５を介してゲート電極６ （６１゜６２）を形
成する。ゲート酸化ｊ１５は例えば２００人の熱酸化膜
であり、ゲート′ｉｉＩ極６（、ｔ、５０００人のｎ型
多結晶シリコン膜により形成する。この後第１図（ｂ）
に示すように、全面にリン（第１の不純物）をドーズｆ
ｆ１ｌＸ１０１３／傭２．加速エネルギー４０ｋｅＶで
注入し、低濃度のｎ型層７を形成する。次いで第１図（
Ｃ）に示すように、各ゲート電極６の側壁に選択的に絶
縁ｌｌ１８を所定厚み形成する。これは全面に例えば、
ＣＶＤによる２０００人の酸化膜を堆積し、これを異方
性エツチング法により全面エツチングすることにより、
得られる。この後、第１図（ｄ）に示すようにＰＥＰに
よりｎチャネルＭｏＳトランジスタ側をフォトレジスト
９で覆い、ｎチャネルＭＯＳトランジスタ側にヒ素（第
２の不純物）をドーズ１１Ｘ１０”／ｃａ＋２．加速電
圧５０ｋｅＶでイオン注入し、高濃度のｎ型層１０を形
成する。その後第１図（ｅ）に示すようにフォトレジス
ト９を剥離し、全面に絶縁１ｔ！１５を形成する。この
絶縁１１５は好ましくは１０００Å以下であり、この実
施例では２５０人の熱酸化膜とした。次いで第１図（ｆ
）に示すように、２回目のＰＥＰによりｎチャネルＭＯ
Ｓトランジスタ側をフォトレジスト１１で覆い、ｎチャ
ネルＭＯＳトランジスタ側にフッ化ボロン（第３の不純
物）をイオン注入して、高Ｉｌｒ！Ｘのｐ型１１２を形
成する。
イオン注入しただけでは実際は不純物は活性化されず、
また図示のようにｎチャネル側は先に形成された低濃度
ｎ型層がチャネル領域側に残った状態でオフセット構造
となっている。そこでこの後、フォトレジスト１１を剥
離し、窒素（Ｎ２）雰囲気中、９００℃で熱処理してｐ
型１１１２のボロンを横方向に拡散させることにより、
第１図（ａ）に示すようにオフセットを解消させる。ｎ
型層７に対してｐ＋型層１２は十分に高濃度であるため
、適当な熱処理を行うことにより図示のように先に形成
されていたｎ型層７は完全に補償されてなくなる。この
とき、ヒ素の拡散係数はリンのそれに比べて十分に小さ
いため、ｎチャネルＭＯＳトランジスタ側でのＬＤＤ構
造は保持される。最後に第１図（ｈ）に示すように、Ｃ
ＶＤにより全面に絶縁ｌ１１１３を堆積し、必要なコン
タクト孔を開けてＡ２配ｔａ１４を形成して完成する。
また図示のようにｎチャネル側は先に形成された低濃度
ｎ型層がチャネル領域側に残った状態でオフセット構造
となっている。そこでこの後、フォトレジスト１１を剥
離し、窒素（Ｎ２）雰囲気中、９００℃で熱処理してｐ
型１１１２のボロンを横方向に拡散させることにより、
第１図（ａ）に示すようにオフセットを解消させる。ｎ
型層７に対してｐ＋型層１２は十分に高濃度であるため
、適当な熱処理を行うことにより図示のように先に形成
されていたｎ型層７は完全に補償されてなくなる。この
とき、ヒ素の拡散係数はリンのそれに比べて十分に小さ
いため、ｎチャネルＭＯＳトランジスタ側でのＬＤＤ構
造は保持される。最後に第１図（ｈ）に示すように、Ｃ
ＶＤにより全面に絶縁ｌ１１１３を堆積し、必要なコン
タクト孔を開けてＡ２配ｔａ１４を形成して完成する。
こうしてこの実施例によれば、２回のＰＥＰにより、サ
イドウオール構造のｎチャネルＭＯＳトランジスタとＬ
ＤＤ構造のｎチャネルＭＯＳトランジスタのソース、ド
レイン領域を形成することができる。また熱処理によっ
てｎチャネルＭＯＳトランジスタのオフセットも解消さ
れる。オフセット解消のための熱処理は窒素雰囲気中で
行われるから、ボロンの内部への増速拡散と表面濃度の
低下は抑制され、電極のコンタクト抵抗も十分に小さい
ものとなる。
イドウオール構造のｎチャネルＭＯＳトランジスタとＬ
ＤＤ構造のｎチャネルＭＯＳトランジスタのソース、ド
レイン領域を形成することができる。また熱処理によっ
てｎチャネルＭＯＳトランジスタのオフセットも解消さ
れる。オフセット解消のための熱処理は窒素雰囲気中で
行われるから、ボロンの内部への増速拡散と表面濃度の
低下は抑制され、電極のコンタクト抵抗も十分に小さい
ものとなる。
この実施例による０ＭＯ８の特にｎチャネルＭＯＳトラ
ンジスタのしきい値電圧−ゲート長特性を、第２図によ
り従来法によるものと比較して具体的に説明する。第２
図（ａ）は第４図で説明した最も基本的な従来構造での
ｐチャネルＭ ＯＳトランジスタの特性である。ゲート
長１．５μｍ程度からしきい値電圧の低下する短チヤネ
ル効果が見られる。第２図（ｂ）は第６図で説明したよ
うなサイドウオール構造としたｎチャネルＭＯＳトラン
ジスタの特性である。この場合、実効的なゲート長が長
くなったと等価の効果が得られ、短チヤネル効果が低減
される。第２図（Ｃ）は、第７図のようにサイドウオー
ル構造で且つ側壁絶縁膜の下にｎ型層が残るオフセット
構造の場合の特性である。この場合、ゲート電極端での
反転電圧が大きくなるため、しきい値電圧は深い方に大
きくシフトしている。第２図（ｄ）がこの実施例のｎチ
ャネルＭＯＳトランジスタの特性である。この実施例で
は前述のようにオフセットが解消され、また短チヤネル
効果も抑制される結果、第２図（ｂ）とほぼ同様の特性
が得られる。
ンジスタのしきい値電圧−ゲート長特性を、第２図によ
り従来法によるものと比較して具体的に説明する。第２
図（ａ）は第４図で説明した最も基本的な従来構造での
ｐチャネルＭ ＯＳトランジスタの特性である。ゲート
長１．５μｍ程度からしきい値電圧の低下する短チヤネ
ル効果が見られる。第２図（ｂ）は第６図で説明したよ
うなサイドウオール構造としたｎチャネルＭＯＳトラン
ジスタの特性である。この場合、実効的なゲート長が長
くなったと等価の効果が得られ、短チヤネル効果が低減
される。第２図（Ｃ）は、第７図のようにサイドウオー
ル構造で且つ側壁絶縁膜の下にｎ型層が残るオフセット
構造の場合の特性である。この場合、ゲート電極端での
反転電圧が大きくなるため、しきい値電圧は深い方に大
きくシフトしている。第２図（ｄ）がこの実施例のｎチ
ャネルＭＯＳトランジスタの特性である。この実施例で
は前述のようにオフセットが解消され、また短チヤネル
効果も抑制される結果、第２図（ｂ）とほぼ同様の特性
が得られる。
本発明は上記実施例に限られるものではない。
例えば実施例では、オフセット解消のための熱処理を窒
素雰囲気中で行ったが、他の不活性ガス中で行うことも
できる。酸化性ガス中で熱処理を行うことは、酸化膜形
成と同時に不純物特にボロンの内部への増速拡散と表面
濃度の低下が生じるので、好ましくない。
素雰囲気中で行ったが、他の不活性ガス中で行うことも
できる。酸化性ガス中で熱処理を行うことは、酸化膜形
成と同時に不純物特にボロンの内部への増速拡散と表面
濃度の低下が生じるので、好ましくない。
第３図（ａ）（ｂ）は、本発明の第２の方法による実施
例を説明するための図であり、第１図（Ｇ）に対応する
工程図である。この実施例では、第１図（ｅ）のような
絶縁１１１５の形成は行わず、その代わり第１図（ｆ）
での高濃度層１２を形成後にフォトレジスト１１を除去
し、その段階でＣＶＤ法により第３図（ａ）のように絶
縁膜１６を堆積する。絶縁！［１１６はシリコン酸化膜
或いはシリコン窒化膜であり、厚さは例えば３０００人
とする。しかる後例えばＮ２等の不活性雰囲気で熱処理
して、第３図（ｂ）に示すように低濃度層７を消滅させ
る。この後先の実施例と同様、第１図（ｈ）の工程に移
ればよい。なおこの場合の絶縁膜１６は厚く形成できる
ので、熱処理を不活性雰囲気中でなく、０２を含む雰囲
気で行ってもよい。
例を説明するための図であり、第１図（Ｇ）に対応する
工程図である。この実施例では、第１図（ｅ）のような
絶縁１１１５の形成は行わず、その代わり第１図（ｆ）
での高濃度層１２を形成後にフォトレジスト１１を除去
し、その段階でＣＶＤ法により第３図（ａ）のように絶
縁膜１６を堆積する。絶縁！［１１６はシリコン酸化膜
或いはシリコン窒化膜であり、厚さは例えば３０００人
とする。しかる後例えばＮ２等の不活性雰囲気で熱処理
して、第３図（ｂ）に示すように低濃度層７を消滅させ
る。この後先の実施例と同様、第１図（ｈ）の工程に移
ればよい。なおこの場合の絶縁膜１６は厚く形成できる
ので、熱処理を不活性雰囲気中でなく、０２を含む雰囲
気で行ってもよい。
その飽水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。
て実施することができる。
［発明の効果コ
以上述べたように本発明によれば、ＬＤＤ構造とサイド
ウオール構造の組合わせによる微細ＣＭＯＳトランジス
タを、簡単な工程でしかも優れた特性を以て形成するこ
とができる。
ウオール構造の組合わせによる微細ＣＭＯＳトランジス
タを、簡単な工程でしかも優れた特性を以て形成するこ
とができる。
第１図（ａ）〜（ｈ）は本発明の一実施例の製造工程を
示す図、第２図（ａ）〜（ｄ）は実施例により得られた
ｎチャネルＭＯＳトランジスタのしきい値特性を従来法
によるものと比較して示す図、第３図＜ａ）（ｂ）は他
の実施例の要部工程を示す図、第４図（ａ）〜（ｄ）は
従来一般的な０ＭＯ８製造工程を示す図、第５図（ａ）
〜（ｆ）はｎチャネル側をＬＤＤ構造とした従来の０Ｍ
Ｏ８製造工程を示す図、第６図（ａ） 〜（ｆ）はｎチ
ャネル側をＬＤＤ、 ｎチャネル側をサイドウオール構
造とした従来の０ＭＯ８製造工程を示す図、第７図は第
６因の方法でＰＥＰ工程を減らした時に得られるｎチャ
ネルＭＯＳトランジスタの構造を示す図である。 １・・・ｎ型層（基板、２・・・素子分離絶縁膜、３・
・・ｐ型ウェル、４・・・チャネル・ドープ層、５・・
・ゲート絶縁膜、６・・・ゲート電極、７・・・低濃度
ｎ型層、８・・・側壁絶縁膜、９・・・フォトレジスト
、１０・・・高濃度ｎ型層、１１・・・フォトレジスト
、１２・・・高濃度ｐ型層、１３・・・絶縁膜、１４・
・・へ２配線、１５゜１６・・・外方拡散防止用絶縁膜
。 出願人代理人 弁理士 鈴江武彦 第 １ 図 （１） 第１図（２） Ｌき・）、イ＆（Ｖ） Ｌき・）
（蟲（Ｖン〇 二 心 ｏ
−Ｎ第５図（１） 第５図（２） 第６図（１） 第６図（２）
示す図、第２図（ａ）〜（ｄ）は実施例により得られた
ｎチャネルＭＯＳトランジスタのしきい値特性を従来法
によるものと比較して示す図、第３図＜ａ）（ｂ）は他
の実施例の要部工程を示す図、第４図（ａ）〜（ｄ）は
従来一般的な０ＭＯ８製造工程を示す図、第５図（ａ）
〜（ｆ）はｎチャネル側をＬＤＤ構造とした従来の０Ｍ
Ｏ８製造工程を示す図、第６図（ａ） 〜（ｆ）はｎチ
ャネル側をＬＤＤ、 ｎチャネル側をサイドウオール構
造とした従来の０ＭＯ８製造工程を示す図、第７図は第
６因の方法でＰＥＰ工程を減らした時に得られるｎチャ
ネルＭＯＳトランジスタの構造を示す図である。 １・・・ｎ型層（基板、２・・・素子分離絶縁膜、３・
・・ｐ型ウェル、４・・・チャネル・ドープ層、５・・
・ゲート絶縁膜、６・・・ゲート電極、７・・・低濃度
ｎ型層、８・・・側壁絶縁膜、９・・・フォトレジスト
、１０・・・高濃度ｎ型層、１１・・・フォトレジスト
、１２・・・高濃度ｐ型層、１３・・・絶縁膜、１４・
・・へ２配線、１５゜１６・・・外方拡散防止用絶縁膜
。 出願人代理人 弁理士 鈴江武彦 第 １ 図 （１） 第１図（２） Ｌき・）、イ＆（Ｖ） Ｌき・）
（蟲（Ｖン〇 二 心 ｏ
−Ｎ第５図（１） 第５図（２） 第６図（１） 第６図（２）
Claims (4)
- （１）半導体基板の第１導電型および第２導電型を有す
る第１ＭＯＳトランジスタおよび第２ＭＯＳトランジス
タ形成領域にそれぞれゲート絶縁膜を介してゲート電極
を形成する工程と、前記ゲート電極をマスクとして前記
各ＭＯＳトランジスタ形成領域全面に第１の不純物をド
ープして低濃度の第２導電型層を形成する工程と、前記
ゲート電極側壁部に選択的に絶縁膜を形成する工程と、
前記第２ＭＯＳトランジスタ形成領域をフォトレジスト
で覆い、第２の不純物をドープして第１ＭＯＳトランジ
スタ形成領域に第２導電型の高濃度ソース、ドレイン層
を形成する工程と、このソース、ドレイン層上に外方拡
散防止用の絶縁膜を形成する工程と、前記第１ＭＯＳト
ランジスタ形成領域をフォトレジストで覆い、第３の不
純物を前記第１の不純物より高濃度にドープして第２Ｍ
ＯＳトランジスタ形成領域に第１導電型の高濃度ソース
、ドレイン層を形成する工程と、不活性ガス雰囲気中で
熱処理をして前記第２ＭＯＳトランジスタ領域の高濃度
ソース、ドレイン層の第３の不純物を横方向に拡散させ
てオフセットを消滅させる工程とを備えたことを特徴と
する半導体装置の製造方法、 - （２）前記熱処理は、Ｎ＿２ガス中で８５０℃以上で行
う特許請求の範囲第１項記載の半導体装置の製造方法。 - （３）前記外方拡散防止用の絶縁膜は１０００Å以下で
ある特許請求の範囲第１項記載の半導体装置の製造方法
。 - （４）半導体基板の第１導電型および第２導電型を有す
る第１ＭＯＳトランジスタおよび第２ＭＯＳトランジス
タ形成領域にそれぞれゲート絶縁膜を介してゲート電極
を形成する工程と、前記ゲート電極をマスクとして前記
各ＭＯＳトランジスタ形成領域全面に第１の不純物をド
ープして低濃度の第２導電型層を形成する工程と、前記
ゲート電極側壁部に選択的に絶縁膜を形成する工程と、
前記第２ＭＯＳトランジスタ形成領域をフォトレジスト
で覆い、第２の不純物をドープして第１ＭＯＳトランジ
スタ形成領域に第２導電型の高濃度ソース、ドレイン層
を形成する工程と、前記第１ＭＯＳトランジスタ形成領
域をフォトレジストで覆い、第３の不純物を前記第１の
不純物より高濃度にドープして第２ＭＯＳトランジスタ
形成領域に第１導電型の高濃度ソース、ドレイン層を形
成する工程と、このソース、ドレイン層上に絶縁膜を堆
積する工程と、この後熱処理をして前記第２ＭＯＳトラ
ンジスタ領域の高濃度ソース、ドレイン層の第３の不純
物を横方向に拡散させてオフセットを消滅させる工程と
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62050254A JPS63217655A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62050254A JPS63217655A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63217655A true JPS63217655A (ja) | 1988-09-09 |
Family
ID=12853842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62050254A Pending JPS63217655A (ja) | 1987-03-06 | 1987-03-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63217655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457337A (ja) * | 1990-06-27 | 1992-02-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH06338591A (ja) * | 1993-05-22 | 1994-12-06 | Hyundai Electron Ind Co Ltd | 相補型モストランジスター（ｃｍｏｓ）の製造方法 |
-
1987
- 1987-03-06 JP JP62050254A patent/JPS63217655A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457337A (ja) * | 1990-06-27 | 1992-02-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH06338591A (ja) * | 1993-05-22 | 1994-12-06 | Hyundai Electron Ind Co Ltd | 相補型モストランジスター（ｃｍｏｓ）の製造方法 |
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