JPS62281463A - 集積回路装置の製法 - Google Patents
集積回路装置の製法Info
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- JPS62281463A JPS62281463A JP61124950A JP12495086A JPS62281463A JP S62281463 A JPS62281463 A JP S62281463A JP 61124950 A JP61124950 A JP 61124950A JP 12495086 A JP12495086 A JP 12495086A JP S62281463 A JPS62281463 A JP S62281463A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
［産業上の利用分野］
この発明は、絶縁ゲート電界効果トランジスタを含む集
積回路装置（いわゆるＭＯＳ Ｉ Ｃ）の改良された製
法に関するものである。
積回路装置（いわゆるＭＯＳ Ｉ Ｃ）の改良された製
法に関するものである。
［発明の概要］
この発明は、半導体基板の表面を選択的に酸化してフィ
ールド絶縁膜を形成する前に、フィールド絶縁膜直下の
不純物濃度を高める（フィールドトランジスタのしきい
値電圧を高める）ためとＭＯ５型トランジスタのソース
−ドレイン間パンチスルーを防止するためとに兼用の不
純物ドープ領域を形成することにより工程の簡略化を図
ったものである。
ールド絶縁膜を形成する前に、フィールド絶縁膜直下の
不純物濃度を高める（フィールドトランジスタのしきい
値電圧を高める）ためとＭＯ５型トランジスタのソース
−ドレイン間パンチスルーを防止するためとに兼用の不
純物ドープ領域を形成することにより工程の簡略化を図
ったものである。
［従来の技術］
従来、コンプリメンタリＭＯ５型ＬＳＩにあっては、フ
ィールド絶縁膜直下のＰ型反転を防止するためのＮ型領
域と、ＰチャンネルＭＯ５型トランジスタのソース−ド
レイン間パンチスルーを防止するためのＮ型領域とを別
々の工程で形成することが知られている（例えば、「日
経エレクトロニクスＪ 、 １９８２年６月２１日、第
１７８頁参照）。
ィールド絶縁膜直下のＰ型反転を防止するためのＮ型領
域と、ＰチャンネルＭＯ５型トランジスタのソース−ド
レイン間パンチスルーを防止するためのＮ型領域とを別
々の工程で形成することが知られている（例えば、「日
経エレクトロニクスＪ 、 １９８２年６月２１日、第
１７８頁参照）。
このような技術を採用する場合、実際の製造工程は１例
えば第１１図乃至第１９図に示すようになる。
えば第１１図乃至第１９図に示すようになる。
第１１図の工程では、Ｎ型半導体基板ＩＯの表面にＰ型
ウェル領域１２を形成した後、基板表面にシリコンオキ
サイド膜１４を介してシリコンナイトライドを堆積し、
レジスト層１８Ａ及びＩＥＩＢをマスクとして選択エツ
チングを行なうことにより所望のアクティブ領域に対応
したシリコンナイトライド膜１８Ａ及び１８Ｂを得る。
ウェル領域１２を形成した後、基板表面にシリコンオキ
サイド膜１４を介してシリコンナイトライドを堆積し、
レジスト層１８Ａ及びＩＥＩＢをマスクとして選択エツ
チングを行なうことにより所望のアクティブ領域に対応
したシリコンナイトライド膜１８Ａ及び１８Ｂを得る。
次に、第１２図の工程では、Ｐ型ウェル領域１２をおお
うように基板上面にレジスト層２０を配置した後、この
レジスＢｊＦ２０とシリコンナイトライド膜１８Ｂ及び
レジスト層１８Ｂの積層とをマスクとしてリンイオンを
基板表面に選択的に注入することによりリンイオン注入
領域２２を形成する。このリンイオン注入領域２２は、
後述するフィールド絶縁膜の直下における不純物濃度を
高めてフィールドトランジスタのしきい値電圧を高くす
るためのものである。
うように基板上面にレジスト層２０を配置した後、この
レジスＢｊＦ２０とシリコンナイトライド膜１８Ｂ及び
レジスト層１８Ｂの積層とをマスクとしてリンイオンを
基板表面に選択的に注入することによりリンイオン注入
領域２２を形成する。このリンイオン注入領域２２は、
後述するフィールド絶縁膜の直下における不純物濃度を
高めてフィールドトランジスタのしきい値電圧を高くす
るためのものである。
第１３図の工程では、シリコンナイトライド膜＋８Ａ及
び１６Ｂをマスクとして基板表面を選択酸化することに
よりフィールド絶縁ｌ１１２４を形成する。
び１６Ｂをマスクとして基板表面を選択酸化することに
よりフィールド絶縁ｌ１１２４を形成する。
そして、シリコンナイトライド膜１８Ａ及び１８Ｂ及び
各々の直下のシリコンオキサイド膜部分を除去した後、
各々の除去面を新たに熱酸化してゲート絶縁膜２６Ａ及
び２８Ｂを形成する。
各々の直下のシリコンオキサイド膜部分を除去した後、
各々の除去面を新たに熱酸化してゲート絶縁膜２６Ａ及
び２８Ｂを形成する。
第１４図の工程では１ゲート絶縁［２８Ｂを露呈させる
ように基板上面にレジスト層２８を配置した後、このレ
ジスト層２８及びフィールド絶縁膜２４をマスクとして
リンイオンを基板表面に選択的に注入することによりリ
ンイオン注入領域３０を形成する。このリンイオン注入
領域３０は、後述するＰチャンネルＭＯ３型トランジス
タのソース−ドレイン間バンチスルーを防止してトラン
ジスタの微細化を可能にするためのものである。この後
、レジスト層２８を除去する。
ように基板上面にレジスト層２８を配置した後、このレ
ジスト層２８及びフィールド絶縁膜２４をマスクとして
リンイオンを基板表面に選択的に注入することによりリ
ンイオン注入領域３０を形成する。このリンイオン注入
領域３０は、後述するＰチャンネルＭＯ３型トランジス
タのソース−ドレイン間バンチスルーを防止してトラン
ジスタの微細化を可能にするためのものである。この後
、レジスト層２８を除去する。
次に、第１５図の工程では、フィールド絶縁膜２４をマ
スクとしてポロンイオンを基板表面に選択的に注入する
ことによりゲート絶縁膜２ＥｉＡ及び２８Ｂの直下にそ
れぞれポロンイオン注入領域３２Ａ及び３２Ｂを形成す
る。ポロンイオン注入領域３２Ａは、後述するＮチャン
ネルＭＯ３型トランジスタのしきい値電圧を制御するた
めのものであり、ポロンイオン注入領域３２Ｂは、後述
するＰチャンネルＭｏ５５トランジスタのしきい値電圧
を制御するためのものである。
スクとしてポロンイオンを基板表面に選択的に注入する
ことによりゲート絶縁膜２ＥｉＡ及び２８Ｂの直下にそ
れぞれポロンイオン注入領域３２Ａ及び３２Ｂを形成す
る。ポロンイオン注入領域３２Ａは、後述するＮチャン
ネルＭＯ３型トランジスタのしきい値電圧を制御するた
めのものであり、ポロンイオン注入領域３２Ｂは、後述
するＰチャンネルＭｏ５５トランジスタのしきい値電圧
を制御するためのものである。
第１６図の工程では、基板上面にポリシリコンを堆積し
た後、所望のゲートパターンに従って選択エツチングを
行なうことによりゲート絶縁１１＠２６Ａ及び２６Ｂの
上にそれぞれゲート電極用のポリシリコン層３４Ａ及び
３４Ｂを形成する。
た後、所望のゲートパターンに従って選択エツチングを
行なうことによりゲート絶縁１１＠２６Ａ及び２６Ｂの
上にそれぞれゲート電極用のポリシリコン層３４Ａ及び
３４Ｂを形成する。
第１７図の工程では、ゲート絶縁膜２８Ａ及びポリシリ
コン層３４Ａを露呈させるように基板上面にレジスト層
３８を配置した後、このレジスト層３８と。
コン層３４Ａを露呈させるように基板上面にレジスト層
３８を配置した後、このレジスト層３８と。
ゲート絶縁膜２１（Ａ及びポリシリコン層３４Ａの積層
と、フィールド絶縁膜２４とをマスクとして例えばリン
イオン（ヒ素イオンでも可）を基板表面に選択的に注入
することによりＮ°型ソース領域３８及びＮ・型ドレイ
ン領域４０を形成する。そして、レジスト層３６を除去
する。
と、フィールド絶縁膜２４とをマスクとして例えばリン
イオン（ヒ素イオンでも可）を基板表面に選択的に注入
することによりＮ°型ソース領域３８及びＮ・型ドレイ
ン領域４０を形成する。そして、レジスト層３６を除去
する。
第１８図の工程では、ゲート絶縁膜２８Ｂ及びポリシリ
コン層３４Ｂ Ｑ露呈させるように基板上面にレジスト
層４２を配置した後、このレジスト層４２と、ゲート絶
縁膜２８Ｂ及びポリシリコン層３４Ｂの積層と、フィー
ルド絶縁膜２４とをマスクとしてポロンイオンを基板表
面に選択的に注入することによりＰ・型ソース領域４４
及びＰ・型ドレイン領域４６を形成する。そして、レジ
スト層４２を除去する。
コン層３４Ｂ Ｑ露呈させるように基板上面にレジスト
層４２を配置した後、このレジスト層４２と、ゲート絶
縁膜２８Ｂ及びポリシリコン層３４Ｂの積層と、フィー
ルド絶縁膜２４とをマスクとしてポロンイオンを基板表
面に選択的に注入することによりＰ・型ソース領域４４
及びＰ・型ドレイン領域４６を形成する。そして、レジ
スト層４２を除去する。
この後、第１９図の工程では、ＣＶＤ （ケミカル・ベ
ーパー・デポジション）法により基板上面にシリコンオ
キサイド膜４日を形成した後、注入不純物の活性化を兼
ねてアニール処理を行なう。そして、ホトリソグラフィ
技術により領域３８．４０．４．４及び４６にそれぞれ
対応したコンタクト孔を設けてから例えばアルミニウム
のような配線金属をスパッタ法等により被着して適宜パ
ターニングすることにより配線層５Ｇ、 ５２及び５４
を図示のように形成する。
ーパー・デポジション）法により基板上面にシリコンオ
キサイド膜４日を形成した後、注入不純物の活性化を兼
ねてアニール処理を行なう。そして、ホトリソグラフィ
技術により領域３８．４０．４．４及び４６にそれぞれ
対応したコンタクト孔を設けてから例えばアルミニウム
のような配線金属をスパッタ法等により被着して適宜パ
ターニングすることにより配線層５Ｇ、 ５２及び５４
を図示のように形成する。
上記した一連の工程によれば、ウェル領域１２内には、
Ｎゝ型ソース領域３８及びＮ゛型トドレイン領域４０有
し且つポリシリコン層３４Ａをゲート電極とするＮチャ
ンネルＭＯＳ型トランジスタが形成されると共に、基板
のＮ型部分には、Ｐ゛゛ソース領域４４及びＰ゛型トド
レイン領域４６有し且つポリシリコン層３４Ｂをゲート
電極とするＰチャンネルＭＯ３型トランジスタが形成さ
れる。
Ｎゝ型ソース領域３８及びＮ゛型トドレイン領域４０有
し且つポリシリコン層３４Ａをゲート電極とするＮチャ
ンネルＭＯＳ型トランジスタが形成されると共に、基板
のＮ型部分には、Ｐ゛゛ソース領域４４及びＰ゛型トド
レイン領域４６有し且つポリシリコン層３４Ｂをゲート
電極とするＰチャンネルＭＯ３型トランジスタが形成さ
れる。
ＰチャンネルＭＯ５型トランジスタに関し、第１９図の
Ａ−Ａ ’線、Ｂ−Ｂ′線及びｃ−ｃ ’線にそれぞれ
対応した不純物プロファイルを例示すると、第２０図（
Ａ）、（Ｂ）及び（Ｃ）のようになる。
Ａ−Ａ ’線、Ｂ−Ｂ′線及びｃ−ｃ ’線にそれぞれ
対応した不純物プロファイルを例示すると、第２０図（
Ａ）、（Ｂ）及び（Ｃ）のようになる。
［発明が解決しようとする問題点］
上記した製法によると、パンチスルー防止用のリンイオ
ン注入領域３０を設けるために特別にレジスト配置工程
及びイオン注入工程を追加する必要があり、工程が複雑
化する不都合がある。
ン注入領域３０を設けるために特別にレジスト配置工程
及びイオン注入工程を追加する必要があり、工程が複雑
化する不都合がある。
［問題点を解決するための手段］
この発明の目的は、工程数を増すことなくパンチスルー
防止を可能にすることにある。
防止を可能にすることにある。
、この発明の製法は、フィールド酸化の前にフィールド
トランジスタのしきい値電圧向上及びパンチスルー防止
に兼用の不純物ドープ領域を形成することを特徴とする
ものである。
トランジスタのしきい値電圧向上及びパンチスルー防止
に兼用の不純物ドープ領域を形成することを特徴とする
ものである。
［作 用］
この発明の製法によると、フィールド酸化前に形成した
不純物ドープ領域をフィールドトランジスタのしきい値
電圧向上及びパンチスルー防止に兼用するので、工程数
を増すことなくパンチスルー防止を図ることができる。
不純物ドープ領域をフィールドトランジスタのしきい値
電圧向上及びパンチスルー防止に兼用するので、工程数
を増すことなくパンチスルー防止を図ることができる。
［実施例］
第１図乃至第４図は、この発明の一実施例によるコンプ
リメンタリＭＯ５ＩＣの製法を示すもので、各々の図番
に対応する工程（＋）〜（４）を順次に説明する。
リメンタリＭＯ５ＩＣの製法を示すもので、各々の図番
に対応する工程（＋）〜（４）を順次に説明する。
（１）例えばシリコンからなるＮ型半導体基板１０の表
面に公知の方法によりＰ型ウェル領域６２を形成した後
、基板表面を熱酸化してシリコンオキサイド膜６４を形
成する。そして、ウェル領域６２をおおうように基板上
面にレジスト層６６を形成した後、このレジスト層６６
をマスクとしてリンイオンを基板表面に選択的に注入す
ることによりリンイオン注入領域６８を形成する。この
リンイオン注入領域６日は、後述するフィールド絶縁膜
の直下における不純物濃度を高めてフィールドトランジ
スタのしきい値電圧を高くすると共に後述するＰチャン
ネルＭＯ３型トランジスタのソース−ドレイン間パンチ
スルーを防止するためのものであり、その表面からの深
さは一例として０．３〜０．４μｍに設定することがで
きる。
面に公知の方法によりＰ型ウェル領域６２を形成した後
、基板表面を熱酸化してシリコンオキサイド膜６４を形
成する。そして、ウェル領域６２をおおうように基板上
面にレジスト層６６を形成した後、このレジスト層６６
をマスクとしてリンイオンを基板表面に選択的に注入す
ることによりリンイオン注入領域６８を形成する。この
リンイオン注入領域６日は、後述するフィールド絶縁膜
の直下における不純物濃度を高めてフィールドトランジ
スタのしきい値電圧を高くすると共に後述するＰチャン
ネルＭＯ３型トランジスタのソース−ドレイン間パンチ
スルーを防止するためのものであり、その表面からの深
さは一例として０．３〜０．４μｍに設定することがで
きる。
（２）次に、シリコンオキサイド膜８４上にＣＶＤ法に
よりシリコンナイトライドを堆積する。そして、シリコ
ンナイトライドの堆結膜上に所望のアクティブ領域に対
応するパターンでレジスト層？２Ａ及び７２Ｂを配置し
た後、これらのレジスト層をマスクとして選択エツチン
グを行なうことによりレジスト層？２Ａ及び７２Ｂの直
下にそれぞれシリコンナイトライド１ｌＱ７０Ａ及び７
０Ｂを残存させる。
よりシリコンナイトライドを堆積する。そして、シリコ
ンナイトライドの堆結膜上に所望のアクティブ領域に対
応するパターンでレジスト層？２Ａ及び７２Ｂを配置し
た後、これらのレジスト層をマスクとして選択エツチン
グを行なうことによりレジスト層？２Ａ及び７２Ｂの直
下にそれぞれシリコンナイトライド１ｌＱ７０Ａ及び７
０Ｂを残存させる。
（３）シリコンナイトライド膜７ＯＡ及び７０Ｂをマス
クとして基板表面を選択酸化することによりシリコンオ
キサイドからなるフィールド絶縁膜７４を形成する。そ
して、シリコンナイトライド膜７０Ａ及び７０Ｂ及び各
々の直下のシリコンオキサイド膜部分を除去した後、各
々の除去面を新たに熱酸化してゲート絶縁膜７８Ａ及び
７８Ｂを形成する。この後、フィールド絶縁膜７４をマ
スクとしてポロンイオンを基板表面に選択的に注入する
ことによりしきい値電圧制御用のポロンイオン注入領域
？８Ａ及び７１１Ｂを形成する。
クとして基板表面を選択酸化することによりシリコンオ
キサイドからなるフィールド絶縁膜７４を形成する。そ
して、シリコンナイトライド膜７０Ａ及び７０Ｂ及び各
々の直下のシリコンオキサイド膜部分を除去した後、各
々の除去面を新たに熱酸化してゲート絶縁膜７８Ａ及び
７８Ｂを形成する。この後、フィールド絶縁膜７４をマ
スクとしてポロンイオンを基板表面に選択的に注入する
ことによりしきい値電圧制御用のポロンイオン注入領域
？８Ａ及び７１１Ｂを形成する。
（４）この後は、第１６図乃至第１８図について前述し
たと同様にしてＰ及びＮチャンネルのＭＯＳ型トランジ
スタ、配線等を形成する。すなわち、ゲート電極用のポ
リシリコン層８０Ａ及び８０Ｂヲソｇぞれゲート絶縁膜
７８Ａ及び７８Ｂの上に形成した後、ポリシリコン層８
０Ａに関してＮ・型ソース領域８２及びＮ°型トドレイ
ン領域８４形成し、さらに、ポリシリコン１８０Ｂに関
してＰ・型ソース領域８Ｂ及びＰ′型ドレイン領域８日
を形成する。そして、ＣＶＤ法により基板上面にシリコ
ンオキサイド膜９０を形成してから必要なコンタクト孔
を設け、図示のようにアルミニウム等からなる配線層９
２．９４及び９６を形成する。
たと同様にしてＰ及びＮチャンネルのＭＯＳ型トランジ
スタ、配線等を形成する。すなわち、ゲート電極用のポ
リシリコン層８０Ａ及び８０Ｂヲソｇぞれゲート絶縁膜
７８Ａ及び７８Ｂの上に形成した後、ポリシリコン層８
０Ａに関してＮ・型ソース領域８２及びＮ°型トドレイ
ン領域８４形成し、さらに、ポリシリコン１８０Ｂに関
してＰ・型ソース領域８Ｂ及びＰ′型ドレイン領域８日
を形成する。そして、ＣＶＤ法により基板上面にシリコ
ンオキサイド膜９０を形成してから必要なコンタクト孔
を設け、図示のようにアルミニウム等からなる配線層９
２．９４及び９６を形成する。
第４図のＡ−Ａ′線、Ｂ−Ｂ ′線及びＣ−Ｃ′線にそ
れぞれ対応した不純物プロファイルを例示すると、第５
図（Ａ）、ＣＢ）及び（Ｃ）のようになる。
れぞれ対応した不純物プロファイルを例示すると、第５
図（Ａ）、ＣＢ）及び（Ｃ）のようになる。
第５図（Ｃ）に示すように、フィールド酸化後のシリコ
ンオキサイド−シリコン界面が注入不純物の高濃度部分
に位置するように酸化乃至イオン注入の条件を設定する
のが好ましい。
ンオキサイド−シリコン界面が注入不純物の高濃度部分
に位置するように酸化乃至イオン注入の条件を設定する
のが好ましい。
上記した一連の工程によれば、第１９図のものと同様の
機能をはたす集結化構造を得ることができ、しかも第１
４図について前述したレジスト配置工程及びイオン注入
工程は不要である。
機能をはたす集結化構造を得ることができ、しかも第１
４図について前述したレジスト配置工程及びイオン注入
工程は不要である。
［他の実施例］
第６図乃至第９図は、この発明の他の実施例によるＮチ
ャンネルＮ０ＳＩＣの製法を示すものである。
ャンネルＮ０ＳＩＣの製法を示すものである。
第６図の工程では、例えばシリコンからなるＰ型半導体
基板の表面にポロンイオンを注入してポロンイオン注入
領域＋０２を形成する。このポロンイオン注入領域１０
２は、後述するフィールド絶縁膜の直下における不純物
濃度を高めてフィールドトランジスタのしきい値電圧を
高くすると共に後述するＮチャンネルＭＯＳ型トランジ
スタのソース−ドレイン間パンチスルーを防止するため
のものである０次に、基板表面にシリコンオキサイド［
１０４を介してシリコンナイトライドを堆積し、レジス
ト層１０８をマスクとして選択エツチングを行なうこと
により所望のアクティブ領域に対応したシリコンナイト
ライド膜１０６を得る。
基板の表面にポロンイオンを注入してポロンイオン注入
領域＋０２を形成する。このポロンイオン注入領域１０
２は、後述するフィールド絶縁膜の直下における不純物
濃度を高めてフィールドトランジスタのしきい値電圧を
高くすると共に後述するＮチャンネルＭＯＳ型トランジ
スタのソース−ドレイン間パンチスルーを防止するため
のものである０次に、基板表面にシリコンオキサイド［
１０４を介してシリコンナイトライドを堆積し、レジス
ト層１０８をマスクとして選択エツチングを行なうこと
により所望のアクティブ領域に対応したシリコンナイト
ライド膜１０６を得る。
第７図の工程では、シリコンナイトライド膜１０Ｂをマ
スクとして基板表面を選択的に酸化することによりフィ
ールド絶縁膜１１０を形成する。そして、シリコンナイ
トライド１１！＋０６及びその下のシリコンオキサイド
膜部分を除去した後、その除去面にシリコンオキサイド
からなるゲート絶縁膜１１２を形成する。この後、フィ
ールド絶縁膜１１０をマスクとしてポロンイオンを基板
表面に選択的に注入することによりしきい値電圧制御用
のポロンイオン注入領域１１４を形成する。
スクとして基板表面を選択的に酸化することによりフィ
ールド絶縁膜１１０を形成する。そして、シリコンナイ
トライド１１！＋０６及びその下のシリコンオキサイド
膜部分を除去した後、その除去面にシリコンオキサイド
からなるゲート絶縁膜１１２を形成する。この後、フィ
ールド絶縁膜１１０をマスクとしてポロンイオンを基板
表面に選択的に注入することによりしきい値電圧制御用
のポロンイオン注入領域１１４を形成する。
第８図の工程では、基板上面にポリシリコンを堆積し、
所望のゲートパターンに従って選択エツチングを行なう
ことによりゲート絶縁膜＋１２の上にゲート電極用のポ
リシリコン層１１Ｂを形成する。
所望のゲートパターンに従って選択エツチングを行なう
ことによりゲート絶縁膜＋１２の上にゲート電極用のポ
リシリコン層１１Ｂを形成する。
第９図の工程では、ゲート絶縁膜１１２及びポリシリコ
ン層＋１８の積層と、フィールド絶縁膜１１０とをマス
クとしてリンイオン（又はヒ素イオン）を基板表面に選
択的に注入してＮ゛゛ソース領域＋１８及びＮ゛型トド
レイン領域１２０形成する。そして、ＣＶＤ法により基
板上面にシリコンオキサイド膜１２２を形成した後、注
入不純物の活性化を兼ねてアニール処理を行なう。この
後、領域１１８及び１２０に対応したコンタクト孔を設
けてから、アルミニウム等の配線層１２４及び１２６を
図示のように形成する。この結果、Ｎ゛型のソース領域
１１８及びドレイン領域１２０を有し且つポリシリコン
層１１８をゲート電極とするＮチャンネルＭＯＳ型トラ
ンジスタが得られる。
ン層＋１８の積層と、フィールド絶縁膜１１０とをマス
クとしてリンイオン（又はヒ素イオン）を基板表面に選
択的に注入してＮ゛゛ソース領域＋１８及びＮ゛型トド
レイン領域１２０形成する。そして、ＣＶＤ法により基
板上面にシリコンオキサイド膜１２２を形成した後、注
入不純物の活性化を兼ねてアニール処理を行なう。この
後、領域１１８及び１２０に対応したコンタクト孔を設
けてから、アルミニウム等の配線層１２４及び１２６を
図示のように形成する。この結果、Ｎ゛型のソース領域
１１８及びドレイン領域１２０を有し且つポリシリコン
層１１８をゲート電極とするＮチャンネルＭＯＳ型トラ
ンジスタが得られる。
第９図のＡ−Ａ ’線、Ｂ−Ｅ′線及びｃ−ｃ ’線に
それぞれ対応した不純物プロファイルを例示すると、第
１０図のようになる。
それぞれ対応した不純物プロファイルを例示すると、第
１０図のようになる。
上記した一連の工程によれば１通常の工程に比べて工程
数を増すことなくＮチャンネルＭＯＳ型トランジスタの
ソース−ドレイン間パンチスルーを防止することができ
、同トランジスタの微細化が可能である。
数を増すことなくＮチャンネルＭＯＳ型トランジスタの
ソース−ドレイン間パンチスルーを防止することができ
、同トランジスタの微細化が可能である。
［発明の効果コ
以上のように、この発明によれば、フィールド酸化の前
にフィールドトランジスタのしきい値電圧向上及びＭＯ
５型トランジスタのパンチスルー防止に兼用の不純物ド
ープ領域を形成するようにしたので、パンチスルー防止
のために特別の工程を追加する必要がなく、少ない工程
数で微細化構造を実現しうる効果が得られるものである
。
にフィールドトランジスタのしきい値電圧向上及びＭＯ
５型トランジスタのパンチスルー防止に兼用の不純物ド
ープ領域を形成するようにしたので、パンチスルー防止
のために特別の工程を追加する必要がなく、少ない工程
数で微細化構造を実現しうる効果が得られるものである
。
第１図乃至第４図は、この発明の一実施例によるコンプ
リメンタリＭＯ５ＩＣの製法を示す基板断面図、 第５図（Ａ）、（８）及び（Ｃ）は、それぞれ第４図の
Ａ−Ａ ′線、Ｂ−Ｂ ′線及びｃ−ｃ ’線に対応し
た不純物プロファイルを示すグラフ、 第６図乃至第９図は、この発明の他の実施例によるＮチ
ャンネルＭＯ５ＩＣの製法を示す基板断面図、 第１０図（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ第９図
のＡ−Ａ ′線、Ｂ−Ｂ ’線及びｃ−ｃ ’線に対応
した不純物プロファイルを示すグラフ、 第１１図乃至第１９図は、従来技術によるコンプリメン
タ９Ｍ０ＳＩＣの製法を示す基板断面図、第２０図（Ａ
）、（Ｂ）及び（Ｃ）は、それぞれ第１９図のＡ−Ａ
′線、Ｂ−Ｂ ′線及びｃ−ｃ ′線に対応した不純物
プロファイルを示すグラフである。 ＋０．６０．１００・・・半導体基板、１２．１３２・
・・Ｐ型つェル領誠、６８・・・導電型反転防止及びパ
ンチスルー防止に兼用のリンイオン注入領域、７４．１
１０・・・フィールド絶縁膜、？６Ａ 、 ７８Ｂ 、
１１２・・・ゲート絶縁膜、７８Ａ 、 ７８Ｂ 、
１１４・・・しきい値電圧制御用のポロンイオン注入
領域、８０Ａ 、 ８０Ｂ 、 ｌｉＢ・・・ゲート電
極用のポリシリコン層、８２．１１８・・・Ｎ′型ソー
ス領域、８４．１２０・・・Ｎ゛型トドレイン領域８６
・・・Ｐ°型ソース領域、８８・・・Ｐ゛型トドレイン
領域１０２・・・導電型反転防止及びパンチスルー防止
に兼用のポロンイオン注入領域。 出願人 日本楽器製造株式会社 代理人 弁理士 伊 沢 敏 昭 第８ 図（ポリンリコン堆積、エラ→ 第９ 図（ソース・トレイン形成 及び配線ル有０ １＼よ七刊７０ファ１〕Ｖノ
リメンタリＭＯ５ＩＣの製法を示す基板断面図、 第５図（Ａ）、（８）及び（Ｃ）は、それぞれ第４図の
Ａ−Ａ ′線、Ｂ−Ｂ ′線及びｃ−ｃ ’線に対応し
た不純物プロファイルを示すグラフ、 第６図乃至第９図は、この発明の他の実施例によるＮチ
ャンネルＭＯ５ＩＣの製法を示す基板断面図、 第１０図（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ第９図
のＡ−Ａ ′線、Ｂ−Ｂ ’線及びｃ−ｃ ’線に対応
した不純物プロファイルを示すグラフ、 第１１図乃至第１９図は、従来技術によるコンプリメン
タ９Ｍ０ＳＩＣの製法を示す基板断面図、第２０図（Ａ
）、（Ｂ）及び（Ｃ）は、それぞれ第１９図のＡ−Ａ
′線、Ｂ−Ｂ ′線及びｃ−ｃ ′線に対応した不純物
プロファイルを示すグラフである。 ＋０．６０．１００・・・半導体基板、１２．１３２・
・・Ｐ型つェル領誠、６８・・・導電型反転防止及びパ
ンチスルー防止に兼用のリンイオン注入領域、７４．１
１０・・・フィールド絶縁膜、？６Ａ 、 ７８Ｂ 、
１１２・・・ゲート絶縁膜、７８Ａ 、 ７８Ｂ 、
１１４・・・しきい値電圧制御用のポロンイオン注入
領域、８０Ａ 、 ８０Ｂ 、 ｌｉＢ・・・ゲート電
極用のポリシリコン層、８２．１１８・・・Ｎ′型ソー
ス領域、８４．１２０・・・Ｎ゛型トドレイン領域８６
・・・Ｐ°型ソース領域、８８・・・Ｐ゛型トドレイン
領域１０２・・・導電型反転防止及びパンチスルー防止
に兼用のポロンイオン注入領域。 出願人 日本楽器製造株式会社 代理人 弁理士 伊 沢 敏 昭 第８ 図（ポリンリコン堆積、エラ→ 第９ 図（ソース・トレイン形成 及び配線ル有０ １＼よ七刊７０ファ１〕Ｖノ
Claims (1)
- 【特許請求の範囲】 所定導電型の半導体基板の表面を選択的に酸化すること
により該表面の所定部分を取囲むようにフィールド絶縁
膜を形成した後、該所定部分に絶縁ゲート電界効果トラ
ンジスタを形成することを含む集積回路装置の製法にお
いて、 前記選択的酸化を行なう前に前記半導体基板の酸化すべ
き部分及び前記所定部分に同時に前記所定導電型を定め
る不純物をドープすることにより前記フィールド絶縁膜
の直下での不純物濃度を高め且つ前記トランジスタのソ
ース及びドレイン間のパンチスルーを防止するための不
純物ドープ領域を形成することを特徴とする集積回路装
置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124950A JPS62281463A (ja) | 1986-05-30 | 1986-05-30 | 集積回路装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124950A JPS62281463A (ja) | 1986-05-30 | 1986-05-30 | 集積回路装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281463A true JPS62281463A (ja) | 1987-12-07 |
Family
ID=14898221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124950A Pending JPS62281463A (ja) | 1986-05-30 | 1986-05-30 | 集積回路装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281463A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283966A (ja) * | 1988-09-09 | 1990-03-26 | Philips Gloeilampenfab:Nv | 半導体デバイスの製造方法 |
| JPH02208961A (ja) * | 1989-02-08 | 1990-08-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1986
- 1986-05-30 JP JP61124950A patent/JPS62281463A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283966A (ja) * | 1988-09-09 | 1990-03-26 | Philips Gloeilampenfab:Nv | 半導体デバイスの製造方法 |
| JPH02208961A (ja) * | 1989-02-08 | 1990-08-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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