KR20030091814A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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KR20030091814A
KR20030091814A KR10-2003-0033652A KR20030033652A KR20030091814A KR 20030091814 A KR20030091814 A KR 20030091814A KR 20030033652 A KR20030033652 A KR 20030033652A KR 20030091814 A KR20030091814 A KR 20030091814A
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히노우에다쯔야
아오노히데끼
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

도전형 및 게이트 산화막 두께가 다른 4종류의 MISFET의 게이트 산화막과 기판(웰)의 계면에 도입하는 질소의 농도를 최적화함으로써, 핫 캐리어에 대한 신뢰성과 NBT에 대한 신뢰성을 양립시킨다. NO(일산화질소)를 포함하는 분위기 속에서 기판(1)을 열 처리하는 산 질화 처리와, 질소의 이온 주입을 병용함으로써, 포토 마스크를 추가하지 않고, 게이트 산화막과 기판(웰)과의 계면 근방에 도입되는 질소의 농도를 높은 쪽부터 순서대로, 두꺼운 게이트 산화막(6b)을 갖는 n 채널형 MISFET(Qn2)>얇은 게이트 산화막(6a)을 갖는 n 채널형 MISFET(Qn1)>두꺼운 게이트 산화막(6b)을 갖는 p 채널형 MISFET(Qp2), 얇은 게이트 산화막(6a)을 갖는 p 채널형 MISFET(Qp1)로 한다.

Description

반도체 집적 회로 장치 및 그 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 게이트 절연막과 반도체 기판과의 계면에 함유시키는 질소의 양을 최적화함으로써, 핫 캐리어 내성 등의 디바이스 신뢰성을 높이는 기술에 관한 것이다.
최근, 실리콘 기판 상에 형성한 게이트 절연막을 NO나 N2O 등의 가스 중에서 산 질화 처리하고, 게이트 절연막과 실리콘 기판과의 계면에 질소 원자를 도입함으로써, n 채널형 MISFET의 핫 캐리어 내성을 높이거나, p형 다결정 실리콘 게이트로부터의 붕소(B) 누설을 억제할 수 있거나 하는 것이 확실하며, 로직 LSI 등에 실용화되어 있다.
또한, 상기 산 질화 처리의 대체법으로서, 예를 들면 일본 특개평10-79506호 공보에 기재된 바와 같이 질소 또는 질소를 포함하는 이온을 게이트 전극 가공 후의 소스, 드레인 익스텐션 형성 시에 이온 주입함으로써, 마찬가지의 효과가 얻어지는 것이 알려져 있다.
최근의 로직 LSI는 동일 반도체 칩 내에서 다전원화가 진행되고 있기 때문에, 얇은 막 두께의 게이트 절연막과 두꺼운 막 두께의 게이트 절연막을 동일 반도체 칩 내에 구별하여 형성하는, 소위 2수준 게이트 절연막 구조가 실용화되어 있다.
이러한 2수준 게이트 절연막 구조를 갖는 로직 LSI인 경우, 핫 캐리어에 기인하는 신뢰성의 열화는 두꺼운 게이트 절연막을 갖는 MISFET가 얇은 게이트 절연막을 갖는 MISFET에 비하여 현저하게 되고, 또한 n 채널형 MISFET가 p 채널형 MISFET에 비하여 현저하게 되는 것이 알려져 있다.
또한, MISFET의 핫 캐리어 내성을 향상시키기 위해서, 게이트 산화막과 실리콘 기판과의 계면에 질소 원자를 도입하는 상기 기술을 채용한 경우, 계면에서의 질소의 농도를 지나치게 높이면, NBT에 대한 신뢰성이 p 채널형 MISFET에서 열화하기 쉬워지는 것이 알려져 있다.
그런데, 2수준 게이트 절연막 구조를 채용한 상보형 MISFET에 의해 회로를 구성하는 LSI의 제조 공정에서 상술한 산 질화 처리를 실시한 경우, 두꺼운 게이트 절연막은 얇은 게이트 절연막에 비하여 질소의 투과량이 적기 때문에, 두꺼운 게이트 절연막을 갖는 n 채널형 MISFET의 질소 농도가 부족하고, 핫 캐리어 내성이 열화된다는 문제가 생긴다.
한편, 두꺼운 게이트 절연막을 갖는 n 채널형 MISFET에 맞춰 산 질화 처리의 조건을 정한 경우에는, p 채널형 MISFET의 질소 농도가 과잉이 되고, NBT에 대한 신뢰성이 열화된다는 문제가 생긴다.
본 발명의 목적은 얇은 게이트 절연막을 갖는 상보형 MISFET와 두꺼운 게이트 절연막을 갖는 상보형 MISFET가 혼재하는 반도체 집적 회로 장치에 있어서, 핫 캐리어에 대한 신뢰성과 NBT에 대한 신뢰성을 최적화할 수 있는 기술을 제공하는 데 있다.
본 발명의 다른 목적은 얇은 게이트 절연막을 갖는 MISFET와 두꺼운 게이트 절연막을 갖는 MISFET가 혼재하는 반도체 집적 회로 장치에 있어서, 포토마스크의 매수를 늘리지 않고 핫 캐리어에 대한 신뢰성과 NBT에 대한 신뢰성을 최적화할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면에서 분명하게 될 것이다.
도 1은 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 2는 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 3은 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 4는 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 5는 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 6은 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 9는 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 10은 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 11은 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 12는 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 13은 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 14는 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 15는 본 발명의 일 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 16은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 17은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 18은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체기판의 주요부 단면도.
도 19는 본 발명의 제2 실시예인 DRAM 혼재 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 20은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 21은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 22는 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 23은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 24는 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 25는 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 26은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 27은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 28은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체기판의 주요부 단면도.
도 29는 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 30은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 31은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 32는 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 33은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 34는 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 35는 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 36은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 37은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 38은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체기판의 주요부 단면도.
도 39는 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 40은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 41은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 42는 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 43은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 44는 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 45는 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 46은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 47은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 48은 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체기판의 주요부 단면도.
도 49는 본 발명의 다른 실시예인 로직 LSI의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : 소자 분리 홈
3, 6, 7, 20 : 산화 실리콘막
4a, 4b : p형 웰
5a, 5b : n형 웰
6a, 6b : 게이트 산화막
10 : 다결정 실리콘막
10n : n형 다결정 실리콘막
10p : p형 다결정 실리콘막
11n, 11p : 게이트 전극
12 : n-형 반도체 영역
13 : p-형 반도체 영역
14 : 측벽 스페이서
16 : n+형 반도체 영역(소스, 드레인)
17 : p+형 반도체 영역(소스, 드레인)
19 : 질화 실리콘막
21 : 컨택트홀
22∼28 : 텅스텐 배선
40∼50 : 포토레지스트막
Qn1, Qn2 : n 채널형 MISFET
Qp1, Qp2 : p 채널형 MISFET
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명에 따른 반도체 집적 회로 장치의 제조 방법은, 이하의 공정을 포함한다.
(a) 반도체 기판의 주면에 형성한 제1 p형 웰, 제2 p형 웰, 제1 n형 웰 및 제2 n형 웰의 각각의 표면에 제1 절연막을 형성한 후, 질소를 포함하는 분위기 속에서 상기 반도체 기판을 열 처리함으로써, 상기 각각의 웰과 상기 제1 절연막과의 계면에 제1 질소 농도를 갖는 제1 질화 영역을 형성하는 공정과,
(b) 상기 제1 p형 웰에 형성된 상기 제1 절연막 및 상기 제1 질화 영역과, 상기 제1 n형 웰에 형성된 상기 제1 절연막 및 상기 제1 질화 영역을 각각 제거하고, 상기 제2 p형 웰 및 상기 제2 n형 웰의 각각에 상기 제1 절연막 및 상기 제1 질화 영역을 남기는 공정과,
(c) 상기 반도체 기판을 열 산화함으로써, 상기 제1 p형 웰 및 상기 제1 n형 웰의 각각의 표면에 제1 게이트 절연막을 형성하고, 상기 제2 p형 웰 및 상기 제2 n형 웰의 각각에 표면에, 상기 제1 절연막을 그 일부에 포함하고, 상기 제1 게이트 절연막보다 막 두께가 두꺼운 제2 게이트 절연막을 형성하는 공정과,
(d) 질소를 포함하는 분위기 속에서 상기 반도체 기판을 열 처리함으로써, 상기 제1 p형 웰과 상기 제1 게이트 절연막과의 계면, 및 상기 제1 n형 웰과 상기 제1 게이트 절연막과의 계면에, 제2 질소 농도를 갖는 제2 질화 영역을 형성하고, 상기 제2 p형 웰과 상기 제2 게이트 절연막과의 계면, 및 상기 제2 n형 웰과 상기 제2 게이트 절연막과의 계면에, 상기 제1 질화 영역의 질소를 그 일부에 포함하고, 상기 제2 질소 농도보다 높은 제3 질소 농도를 갖는 제3 질화 영역을 형성하는 공정과,
(e) 상기 반도체 기판 상에 실리콘막을 퇴적한 후, 상기 제1 n형 웰 및 상기제2 n형 웰의 각각의 상부에 제1 포토레지스트막을 형성하고, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부의 상기 실리콘막에 n형 불순물을 이온 주입함으로써, n형 실리콘막을 형성하는 공정과,
(f) 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 상기 제1 포토레지스트막을 남기고, 상기 n형 실리콘막을 통하여 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각에 질소를 이온 주입함으로써,
상기 제1 p형 웰과 상기 제1 게이트 절연막과의 계면에, 상기 제2 질화 영역의 질소를 그 일부에 포함하고, 상기 제3 질소 농도보다 높은 제4 질소 농도를 갖는 제4 질화 영역을 형성하고,
상기 제2 p형 웰과 상기 제2 게이트 절연막과의 계면에, 상기 제3 질화 영역의 질소를 그 일부에 포함하고, 상기 제4 질소 농도보다 높은 제5 질소 농도를 갖는 제5 질화 영역을 형성하는 공정과,
(g) 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부에 제2 포토레지스트막을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부의 상기 실리콘막에 p형 불순물을 이온 주입하여 p형 실리콘막으로 바꾸는 공정과,
(h) 상기 n형 실리콘막 및 상기 p형 실리콘막을 각각 패터닝함으로써, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부에 상기 n형 실리콘막으로 이루어지는 n형 도체편을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 상기 p형 실리콘막으로 이루어지는 p형 도체편을 형성하는 공정과,
(i) 상기 (h) 공정의 후, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각에 n형반도체 영역으로 이루어지는 소스, 드레인을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각에 p형 반도체 영역으로 이루어지는 소스, 드레인을 형성함으로써,
상기 제1 n형 웰에, 상기 p형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제1 게이트 절연막과, 상기 p형 도체편을 포함하는 게이트 전극과, 상기 제2 질화 영역을 갖는 제1 p 채널형 MISFET를 형성하고,
상기 제2 n형 웰에, 상기 p형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제2 게이트 절연막과, 상기 p형 도체편을 포함하는 게이트 전극과, 상기 제3 질화 영역을 갖는 제2 p 채널형 MISFET를 형성하고,
상기 제1 p형 웰에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제1 게이트 절연막과, 상기 n형 도체편을 포함하는 게이트 전극과, 상기 제4 질화 영역을 갖는 제1 n 채널형 MISFET를 형성하고,
상기 제2 p형 웰에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제2 게이트 절연막과, 상기 n형 도체편을 포함하는 게이트 전극과, 상기 제5 질화 영역을 갖는 제2 n 채널형 MISFET를 형성하는 공정.
상기한 (a) 공정∼(i) 공정에 따르면, 상기 제2 n 채널형 MISFET의 제2 게이트 절연막과 상기 반도체 기판과의 계면에 도입된 질소의 농도는, 상기 제1 n 채널형 MISFET의 제1 게이트 절연막과 상기 반도체 기판과의 계면에 도입된 질소의 농도보다 높아지고, 상기 제1 n 채널형 MISFET의 제1 게이트 절연막과 상기 반도체 기판과의 계면에 도입된 상기 질소의 농도는, 상기 제1 p 채널형 MISFET의 제1 게이트 절연막과 상기 반도체 기판과의 계면에 도입된 질소의 농도, 및 상기 제2 p 채널형 MISFET의 제2 게이트 절연막과 상기 반도체 기판과의 계면에 도입된 질소의 농도보다 높아진다.
이에 의해, 도전형 및 게이트 산화막 두께가 다른 4종류의 MISFET의 게이트 산화막과 기판(웰)의 계면에 도입하는 질소의 농도가 최적화되고, 핫 캐리어에 대한 신뢰성과 NBT에 대한 신뢰성을 양립시킬 수 있다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 병기하고, 그 반복 설명은 생략한다.
〈제1 실시예〉
본 실시예에 따른 CMOS-LSI의 제조 방법을 도 1∼도 15를 이용하여 공정 순으로 설명한다. 또, CMOS-LSI의 제조 방법을 도시하는 각 도면에서, 도면의 중앙으로부터 좌측의 영역은 내부 회로 영역을 나타내고, 우측의 영역은 I/O(입출력) 회로 영역을 나타낸다. 또한, 내부 회로 영역, I/O 회로 영역의 각각의 좌측 부분은 n 채널형 MISFET 형성 영역을 나타내고, 우측 부분은 p 채널형 MISFET 형성 영역을 나타낸다.
본 실시예의 CMOS-LSI는 회로의 소비 전력을 저감하는 관점에서, 내부 회로를 구성하는 MISFET를 저전압으로 동작시킨다. 이 때문에, 내부 회로를 구성하는 n 채널형 MISFET 및 p 채널형 MISFET의 각각의 게이트 산화막을 얇은 막 두께로 구성한다. 한편, 외부의 고전압이 인가되는 I/O 회로의 n 채널형 MISFET 및 p 채널형 MISFET는 게이트 내압을 확보하는 관점에서, 이들 게이트 산화막을 두꺼운 막 두께로 구성한다.
우선, 도 1에 도시한 바와 같이, 예를 들면 1∼10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘 기판(이하, 기판이라고 함)(1)에 소자 분리 홈(2)을 형성한다. 소자 분리 홈(2)을 형성하기 위해서는 소자 분리 영역의 기판(1)을 에칭하여 홈을 형성한 후, 홈의 내부를 포함하는 기판(1) 상에 CVD법으로 산화 실리콘막(3)을 퇴적하고, 계속해서 홈의 외부의 산화 실리콘막(3)을 화학 기계 연마법에 의해 제거한다.
다음으로, 도 2에 도시한 바와 같이 기판(1)을 습식 산화하여 그 표면에 10㎚ 이하의 얇은 산화 실리콘막(7)을 형성한다. 계속해서, 이 산화 실리콘막(7)을 통하여 기판(1)의 일부에 붕소를 이온 주입하고, 다른 일부에 인을 이온 주입한 후, 기판(1)을 열 처리하여 상기 불순물(붕소 및 인)을 기판(1)의 내부에 확산시킴으로써, n 채널형 MISFET 형성 영역에 p형 웰(4a, 4b)을 형성하고, p 채널형 MISFET 형성 영역에 n형 웰(5a, 5b)을 형성한다. 또한, 이 때, MISFET의 임계값 전압을 제어하기 위해서, p형 웰(4a, 4b)의 표면(채널 형성 영역)에 붕소를 이온 주입하고, n형 웰(5a, 5b)의 표면(채널 형성 영역)에 인을 이온 주입한다.
다음으로, 기판(1)의 표면의 산화 실리콘막(7)을 불산으로 제거한 후, 도 3에 도시한 바와 같이 기판(1)을 습식 산화함으로써, p형 웰(4a, 4b), n형 웰(5a, 5b)의 각각의 표면에 막 두께 4㎚ 정도의 산화 실리콘막(6)을 형성한다. 이 산화 실리콘막(6)은 후의 공정에서 내부 회로 영역에 형성되는 두꺼운 게이트 산화막의일부를 구성한다.
다음으로, 도 4에 도시한 바와 같이 NO(일산화질소)를 포함하는 분위기 속에서 기판(1)을 열 처리(산 질화 처리)함으로써, 산화 실리콘막(6)과 기판(1)과의 계면 근방에 소정량(예를 들면, 2% 정도)의 질소를 도입한다. 이 때, 산화 실리콘막(6)과 기판(1)과의 계면 근방에 도입되는 질소의 농도는 기판(1) 전체적으로 동일하게 된다.
다음으로, 도 5에 도시한 바와 같이 I/O 회로 영역의 기판(1)의 표면을 포토레지스트막(40)으로 덮어, 내부 회로 영역의 기판(1)의 표면을 불산으로 에칭함으로써, 산화 실리콘막(6)을 제거한다. 이 에칭을 행하면, 내부 회로 영역의 산화 실리콘막(6)과 기판(1)과의 계면 근방에 도입된 상기 질소가 산화 실리콘막(6)과 함께 제거되기 때문에, 이 영역의 질소 농도는 거의 0%가 된다.
다음으로, 포토레지스트막(40)을 제거한 후, 도 6에 도시한 바와 같이 기판(1)을 습식 산화함으로써, 내부 회로 영역의 기판(1)(p형 웰(4a) 및 n형 웰(5a))의 표면에 막 두께 2㎚ 정도의 게이트 산화막(6a)을 형성한다. 이 때, I/O 회로 영역의 기판(1)(p형 웰(4b) 및 n형 웰(5b))의 표면도 산화되기 때문에, 이 영역의 기판(1)의 표면에는 산화 실리콘막(6)을 그 일부에 포함하고, 산화 실리콘막(6)보다 두꺼운 막 두께(6㎚ 정도)를 갖는 게이트 산화막(6b)이 형성된다.
여기까지의 공정에 의해, 내부 회로 영역의 기판(1)(p형 웰(4a) 및 n형 웰(5a))의 표면에 얇은 막 두께(2㎚ 정도)의 게이트 산화막(6a)이 형성되고, I/O 회로 영역의 기판(1)(p형 웰(4b) 및 n형 웰(5b))의 표면에 두꺼운 막 두께(6㎚ 정도)의 게이트 산화막(6b)이 형성된다.
다음으로, 도 7에 도시한 바와 같이 NO를 포함하는 분위기 속에서 기판(1)을 열 처리(산 질화 처리)함으로써, 게이트 산화막(6a, 6b)과 기판(1)과의 계면 근방에 소정량의 질소를 도입한다.
상기 제2회째 산 질화 처리를 행할 때에는 내부 회로 영역의 얇은 게이트 산화막(6a)을 통하여 기판(1)(p형 웰(4a) 및 n형 웰(5a))에 도입하는 질소의 농도를 2% 정도로 한다. 이 때, I/O 회로 영역의 두꺼운 게이트 산화막(6b)을 통하여 기판(1)(p형 웰(4b) 및 n형 웰(5b))에 도입되는 질소의 농도는 내부 회로 영역의 기판(1)(p형 웰(4a) 및 n형 웰(5a))에 도입되는 질소 농도의 1할 정도, 즉 0.2% 정도가 된다.
상술한 바와 같이 I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 기판(1)(p형 웰(4b) 및 n형 웰(5b))과의 계면 근방에는 제1회째 산 질화 처리로 2% 정도의 질소가 도입되어 있다. 따라서, 제2회째 산 질화 처리를 행한 시점에서, I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 기판(1)(p형 웰(4b) 및 n형 웰(5b))과의 계면 근방에서의 질소의 농도는 2.2% 정도가 된다. 한편, 제1회째 산 질화 처리로 내부 회로 영역의 기판(1)(p형 웰(4a) 및 n형 웰(5a))에 도입된 질소는 제1회째 산 질화 처리와 제2회째 산 질화 처리 사이에 행해진 에칭으로 거의 제거되어 있다. 따라서, 제2회째 산 질화 처리를 행한 시점에서, 내부 회로 영역의 얇은 게이트 산화막(6a)과 기판(1)(p형 웰(4a) 및 n형 웰(5a))과의 계면 근방에서의 질소의 농도는 2% 정도가 된다. 즉, 여기까지의 공정에 의해, I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 기판(1)(p형 웰(4b) 및 n형 웰(5b))과의 계면 근방에서의 질소의 농도(=2.2% 정도)는 내부 회로 영역의 얇은 게이트 산화막(6a)과 기판(1)(p형 웰(4a) 및 n형 웰(5a))과의 계면 근방에서의 질소의 농도(=2% 정도)보다 높아진다.
다음으로, 도 8에 도시한 바와 같이 기판(1) 상에 CVD법으로 비도핑의 다결정 실리콘막(10)을 퇴적한다. 계속해서, 도 9에 도시한 바와 같이 p 채널형 MISFET 형성 영역, 즉 n형 웰(5a, 5b)의 상부의 다결정 실리콘막(10)을 포토레지스트막(41)으로 덮고, n 채널형 MISFET 형성 영역, 즉 p형 웰(4a, 4b)의 상부의 다결정 실리콘막(10)에 인 또는 비소를 이온 주입함으로써, 이 영역의 다결정 실리콘막(10)을 저저항의 n형 다결정 실리콘막(10n)으로 바꾼다.
다음으로, 도 10에 도시한 바와 같이 상기 n형 다결정 실리콘막(10n)을 통하여 그 하부의 게이트 산화막(6a)과 p형 웰(4a)과의 계면, 및 게이트 산화막(6b)과 p형 웰(4b)과의 계면에 질소(N2 +)를 이온 주입한다. 이 때, 질소의 도우즈량을, 예를 들면 5×1014/㎠로 함으로써, 상기 계면 근방에 2% 정도의 농도에 상당하는 질소가 도입된다.
상술한 바와 같이 I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 기판(1)(p형 웰(4b) 및 n형 웰(5b))과의 계면 근방에는 상기 2회의 산 질화 처리에 의해, 2.2% 정도의 질소가 도입되어 있다. 또한, 내부 회로 영역의 얇은 게이트 산화막(6a)과 기판(1)(p형 웰(4a) 및 n형 웰(5a))과의 계면 근방에는 2% 정도의 질소가 도입되어 있다.
따라서, p형 웰(4a, 4b)에 상기한 질소의 이온 주입을 행함으로써, I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에서의 질소의 농도는 4.2% 정도가 되고, 내부 회로 영역의 얇은 게이트 산화막(6a)과 p형 웰(4a)과의 계면 근방에서의 질소의 농도는 4% 정도가 된다.
한편, p 채널형 MISFET 형성 영역, 즉 내부 회로 영역의 n형 웰(5a) 및 I/O 회로 영역의 n형 웰(5b)의 각각의 상부는 포토레지스트막(41)으로 덮여 있기 때문에, 상기한 질소의 이온 주입에 의해 질소의 농도가 증가되지 않는다. 즉, I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 n형 웰(5b)과의 계면 근방에서의 질소의 농도는 2.2% 정도이고, 내부 회로 영역의 얇은 게이트 산화막(6a)과 n형 웰(5a)과의 계면 근방에서의 질소의 농도는 2% 정도이다.
여기까지의 공정에 의해, 게이트 산화막과 기판(웰)과의 계면 근방에 도입된 질소의 농도는 I/O 회로 영역의 n 채널형 MISFET 형성 영역(p형 웰(4b))이 가장 높은 4.2% 정도가 되고, 계속해서 내부 회로 영역의 n 채널형 MISFET 형성 영역(p형 웰(4a))이 4% 정도, I/O 회로 영역의 p 채널형 MISFET 형성 영역(n형 웰(5b))이 2.2% 정도, 내부 회로 영역의 p 채널형 MISFET 형성 영역(n형 웰(5a))이 2% 정도가 된다.
한편, 상기한 공정에서는 다결정 실리콘막(10)에 인 또는 비소를 이온 주입하여 n형 다결정 실리콘막(10n)으로 바꾼 후, n형 다결정 실리콘막(10n)을 통하여 p형 웰(4a, 4b)에 질소를 이온 주입하였지만, 이와는 반대로, 다결정 실리콘막(10)을 통하여 p형 웰(4a, 4b)에 질소를 이온 주입한 후, 다결정 실리콘막(10)에 인 또는 비소를 이온 주입하여 p형 다결정 실리콘막(10n)으로 바꾸어도 된다.
다음으로, 포토레지스트막(41)을 제거한 후, 도 11에 도시한 바와 같이 n 채널형 MISFET 형성 영역(p형 웰(4a, 4b))의 상부의 n형 다결정 실리콘막(10n)을 포토레지스트막(42)으로 덮어, p 채널형 MISFET 형성 영역(n형 웰(5a, 5b))의 상부의 다결정 실리콘막(10)에 붕소를 이온 주입함으로써, 이 영역의 다결정 실리콘막(10)을 저저항의 p형 다결정 실리콘막(10p)으로 바꾼다. 또, 여기까지의 공정 순서를 일부 변경하고, n형 웰(5a, 5b)의 상부의 다결정 실리콘막(10)을 p형 다결정 실리콘막(10p)으로 바꾼 후, p형 웰(4a, 4b)의 상부의 다결정 실리콘막(10)을 n형 다결정 실리콘막(10n)으로 바꾸거나, p형 웰(4a, 4b)에 질소를 이온 주입하거나 해도 된다.
다음으로, 포토레지스트막(42)을 제거한 후, 도 12에 도시한 바와 같이 포토레지스트막(43)을 마스크로 하여 n형 다결정 실리콘막(10n) 및 p형 다결정 실리콘막(10p)을 드라이 에칭함으로써, p형 웰(4a, 4b)의 상부에 n형 다결정 실리콘막(10n)으로 이루어지는 게이트 전극(11n)을 형성하고, n형 웰(5a, 5b)의 상부에 p형 다결정 실리콘막(10p)으로 이루어지는 게이트 전극(11p)을 형성한다.
다음으로, 포토레지스트막(43)을 제거한 후, 도 13에 도시한 바와 같이 p형 웰(4a, 4b)에 n-형 반도체 영역(12)을 형성하고, n형 웰(5a, 5b)에 p-형 반도체 영역(13)을 형성한다. n-형 반도체 영역(12)을 형성하기 위해서는 n형 웰(5a, 5b)을 포토레지스트막(도시 생략)으로 덮어, p형 웰(4a, 4b)에 인 또는 비소를 이온 주입한다. 또한, p-형 반도체 영역(13)을 형성하기 위해서는 p형 웰(4a, 4b)을 포토레지스트막(도시 생략)으로 덮어, n형 웰(5a, 5b)에 붕소를 이온 주입한다. n-형 반도체 영역(12)은 n 채널형 MISFET의 소스, 드레인을 LDD(Lightly Doped Drain) 구조로 하기 위해서 형성하고, p-형 반도체 영역(13)은 p 채널형 MISEET의 소스, 드레인을 LDD 구조로 하기 위해서 형성한다.
다음으로, 도 14에 도시한 바와 같이 게이트 전극(11n, 11p)의 측벽에 측벽 스페이서(14)를 형성한다. 측벽 스페이서(14)를 형성하기 위해서는 기판(1) 상에 CVD법으로 질화 실리콘막을 퇴적하고, 계속해서 이 질화 실리콘막을 이방적으로 에칭하여 게이트 전극(11n, 11p)의 측벽에 남긴다.
다음으로, p형 웰(4a, 4b)에 n+형 반도체 영역(소스, 드레인)(16)을 형성하고, n형 웰(5a, 5b)에 p+형 반도체 영역(소스, 드레인)(17)을 형성한다. n+형 반도체 영역(소스, 드레인)(16)을 형성하기 위해서는 n형 웰(5a, 5b)을 포토레지스트막(도시 생략)으로 덮어, p형 웰(4a, 4b)에 인 또는 비소를 이온 주입한다. 또한, p+형 반도체 영역(소스, 드레인)(17)을 형성하기 위해서는 p형 웰(4a, 4b)을 포토레지스트막(도시 생략)으로 덮어, n형 웰(5a, 5b)에 붕소를 이온 주입한다.
여기까지의 공정에 의해, 내부 회로 영역의 p형 웰(4a)에는 얇은 게이트 산화막(6a)을 갖는 n 채널형 MISFET(Qn1)가 형성되고, I/O 회로 영역의 p형 웰(4b)에는 두꺼운 게이트 산화막(6b)을 갖는 n 채널형 MISFET(Qn2)가 형성된다. 또한, 내부 회로 영역의 n형 웰(5a)에는 얇은 게이트 산화막(6a)을 갖는 p 채널형 MISFET(Qp1)가 형성되고, I/O 회로 영역의 n형 웰(5b)에는 두꺼운 게이트 산화막(6b)을 갖는 p 채널형 MISFET(Qp2)가 형성된다.
그리고, 게이트 산화막과 기판(웰)과의 계면 근방에 도입된 질소의 농도는 높은 쪽부터 순서대로, I/O 회로 영역의 n 채널형 MISFET(Qn2)>내부 회로 영역의 n 채널형 MISFET(Qn1)>I/O 회로 영역의 p 채널형 MISFET(Qp2)>내부 회로 영역의 p 채널형 MISFET(Qp1)가 된다.
다음으로, 도 15에 도시한 바와 같이 기판(1) 상에 CVD법으로 질화 실리콘막(19)을 퇴적하고, 계속해서 질화 실리콘막(19)의 상부에 CVD법으로 산화 실리콘막(20)을 퇴적한 후, 산화 실리콘막(20)의 상부에 형성한 포토레지스트막(도시 생략)을 마스크로 하여 산화 실리콘막(20)과 질화 실리콘막(19)을 드라이 에칭함으로써, n+형 반도체 영역(소스, 드레인)(16)의 상부 및 p+형 반도체 영역(소스, 드레인)(17)의 상부에 각각 컨택트홀(21)을 형성한다.
다음으로, 컨택트홀(21)의 내부를 포함하는 산화 실리콘막(20) 상에 CVD법 또는 스퍼터링법으로 텅스텐(W)막을 퇴적하고, 계속해서 포토레지스트막(도시 생략)을 마스크로 하여 이 텅스텐막을 드라이 에칭함으로써, 산화 실리콘막(20)의 상부에 텅스텐 배선(22∼28)을 형성한다. 그 후, 텅스텐 배선(22∼28)의 상부에 층간 절연막을 사이에 두고 복수층의 메탈 배선을 형성하지만, 이들 도시는 생략한다.
이와 같이 본 실시예에 따르면, n 채널형 MISFET(Qn1)의 게이트 산화막(6a)과 p형 웰(4a)과의 계면, 및 n 채널형 MISFET(Qn2)의 게이트 산화막(6b)과 p형 웰(4b)과의 계면에 질소를 도입함으로써, n 채널형 MISFET(Qn1, Qn2)의 핫 캐리어 내성을 향상시킬 수 있다. 또한, 상기 질소의 농도를 두꺼운 게이트 산화막(6b)을 갖는 n 채널형 MISFET(Qn2)보다 높게 함으로써, 핫 캐리어에 의한 신뢰성의 열화가 생기기 쉬운 n 채널형 MISFET(Qn2)의 핫 캐리어 내성을 확실하게 향상시킬 수 있다.
또한, 본 실시예에 따르면, p 채널형 MISFET(Qp1)의 게이트 산화막(6a)과 n형 웰(5a)과의 계면, 및 p 채널형 MISFET(Qp2)의 게이트 산화막(6b)과 n형 웰(5b)과의 계면에 도입하는 질소의 농도를 n 채널형 MISFET(Qn1, Qn2)보다 낮게 함으로써, n 채널형 MISFET(Qn1, Qn2)에 비하여 NBT에 의한 신뢰성의 열화가 생기기 쉬운 p 채널형 MISFET(Qp1, Qp2)의 신뢰성 저하를 억제할 수 있다.
즉, 본 실시예에 따르면, 도전형 및 게이트 산화막 두께가 다른 4종류의 MISFET(Qn1, Qn2, Qp1, Qp2)의 게이트 산화막과 기판(웰)의 계면에 도입하는 질소의 농도를 최적화함으로써, 핫 캐리어에 대한 신뢰성과 NBT에 대한 신뢰성을 양립시킬 수 있다.
또한, 본 실시예에 따르면 p 채널형 MISFET(Qp1)의 게이트 산화막(6a)과 n형 웰(5a)과의 계면, 및 p 채널형 MISFET(Qp2)의 게이트 산화막(6b)과 n형 웰(5b)과의계면에 질소를 도입함으로써, p 채널형 MISFET(Qp1, Qp2)의 게이트 전극(11p)을 구성하는 p형 다결정 실리콘막(10p) 중의 붕소가 기판(1)에 누설됨에 따른 소자 특성의 변동을 억제할 수 있다.
또한, 본 실시예에 따르면, 상기 질소의 도입 시에 포토마스크를 추가하지 않기 때문에, 제조 비용의 증가를 최소한으로 억제하면서, 상기 효과를 얻을 수 있다.
〈제2 실시예〉
본 실시예에 따른 CMOS-LSI의 제조 방법을 도 16∼도 29를 이용하여 공정 순서대로 설명한다. 또, 상기 제1 실시예와 마찬가지로, 각 도면의 중앙으로부터 좌측의 영역은 내부 회로 영역을 나타내고, 우측의 영역은 I/O(입출력) 회로 영역을 나타낸다. 또한, 내부 회로 영역, I/O 회로 영역의 각각의 좌측 부분은 n 채널형 MISFET 형성 영역을 나타내고, 우측 부분은 p 채널형 MISFET 형성 영역을 나타낸다.
우선, 도 16에 도시한 바와 같이 기판(1)에 소자 분리 홈(2), p형 웰(4a, 4b) 및 n형 웰(5a, 5b)을 형성하고, 계속해서 p형 웰(4a, 4b), n형 웰(5a, 5b)의 각각의 표면에 막 두께 4㎚ 정도의 산화 실리콘막(6)을 형성한다. 여기까지의 공정은 상기 제1 실시예의 도 1∼도 3에 도시하는 공정과 동일하다.
다음으로, 도 17에 도시한 바와 같이 I/O 회로 영역의 기판(1)의 표면을 포토레지스트막(40)으로 덮어, 내부 회로 영역의 기판(1)의 표면을 불산으로 에칭함으로써, 이 영역의 산화 실리콘막(6)을 제거한다.
다음으로, 포토레지스트막(40)을 제거한 후, 도 18에 도시한 바와 같이 기판(1)을 습식 산화함으로써, 내부 회로 영역의 기판(1)(p형 웰(4a) 및 n형 웰(5a))의 표면에 막 두께 2㎚ 정도의 얇은 게이트 산화막(6a)을 형성한다. 이 때, I/O 회로 영역의 기판(1)(p형 웰(4b) 및 n형 웰(5b))의 표면도 산화되기 때문에, I/O 회로 영역의 기판(1)의 표면에는 산화 실리콘막(6)을 그 일부에 포함한 두꺼운 막 두께(6㎚ 정도)를 갖는 게이트 산화막(6b)이 형성된다.
다음으로, 도 19에 도시한 바와 같이 NO를 포함하는 분위기 속에서 기판(1)을 열 처리(산 질화 처리)함으로써, 게이트 산화막(6a, 6b)과 기판(1)과의 계면 근방에 질소를 도입한다. 이 때, 내부 회로 영역의 얇은 게이트 산화막(6a)을 통하여 기판(1)(p형 웰(4a) 및 n형 웰(5a))에 도입하는 질소의 농도를 2% 정도로 하면, I/O 회로 영역의 두꺼운 게이트 산화막(6b)을 통하여 기판(1)(p형 웰(4b) 및 n형 웰(5b))에 도입되는 질소의 농도는 0.2% 정도가 된다.
다음으로, 도 20에 도시한 바와 같이 기판(1) 상에 CVD법으로 비도핑의 다결정 실리콘막(10)을 퇴적한 후, p 채널형 MISFET 형성 영역(n형 웰(5a, 5b))의 상부의 다결정 실리콘막(10)을 포토레지스트막(41)으로 덮어, n 채널형 MISFET 형성 영역(p형 웰(4a, 4b))의 상부의 다결정 실리콘막(10)에 인 또는 비소를 이온 주입함으로써, 이 영역의 다결정 실리콘막(10)을 저저항의 n형 다결정 실리콘막(10n)으로 바꾼다.
다음으로, 도 21에 도시한 바와 같이 p 채널형 MISFET 형성 영역(n형 웰(5a, 5b))의 다결정 실리콘막(10) 상에 포토레지스트막(41)을 남겨, n형 다결정 실리콘막(10n)을 통하여 그 하부의 게이트 산화막(6a)과 p형 웰(4a)과의 계면, 및 게이트 산화막(6b)과 p형 웰(4b)과의 계면에 질소(N2 +)를 이온 주입한다. 이 때, 질소의 도우즈량을 예를 들면 5×1014/㎠로 함으로써, 상기 계면 근방에 2% 정도의 농도에 상당하는 질소가 도입된다.
상술한 바와 같이, 상기한 산 질화 처리 공정에서 내부 회로 영역의 얇은 게이트 산화막(6a)과 기판(1)(p형 웰(4a) 및 n형 웰(5a))과의 계면 근방에는 2% 정도의 질소가 도입되고, I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 기판(1)(p형 웰(4b) 및 n형 웰(5b))과의 계면 근방에는 0.2% 정도의 질소가 도입되어 있다.
따라서, 상기한 질소의 이온 주입 공정도로 2% 정도의 질소를 더 도입함으로써, 내부 회로 영역의 얇은 게이트 산화막(6a)과 p형 웰(4a)과의 계면 근방에서의 질소의 농도는 4% 정도가 되고, I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에서의 질소의 농도는 2.2% 정도가 된다.
한편, 내부 회로 영역의 n형 웰(5a) 및 I/O 회로 영역의 n형 웰(5b)의 각각의 상부는 포토레지스트막(41)으로 덮여 있기 때문에, 상기한 질소의 이온 주입 공정에서 질소의 농도가 증가되지 않는다. 즉, 내부 회로 영역의 얇은 게이트 산화막(6a)과 n형 웰(5a)과의 계면 근방에서의 질소의 농도는 2% 정도이고, I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 n형 웰(5b)과의 계면 근방에서의 질소의 농도는 0.2% 정도이다.
여기까지의 공정에 의해, 게이트 산화막과 기판(웰)과의 계면에 도입된 질소의 농도는 n 채널형 MISFET 형성 영역(p형 웰(4a, 4b))이 p 채널형 MISFET 형성 영역(n형 웰(5a, 5b))보다 높아진다. 단, 이 시점에서는 얇은 게이트 산화막(6a)과 p형 웰(4a)과의 계면 근방에서의 질소의 농도(4% 정도)가 두꺼운 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에서의 질소의 농도(2.2% 정도)보다 높다.
다음으로, 포토레지스트막(41)을 제거한 후, 도 22에 도시한 바와 같이 n 채널형 MISFET 형성 영역(p형 웰(4a, 4b))의 상부의 n형 다결정 실리콘막(10n)을 포토레지스트막(42)으로 덮어, p 채널형 MISFET 형성 영역(n형 웰(5a, 5b))의 상부의 다결정 실리콘막(10)에 붕소를 이온 주입함으로써, 이 영역의 다결정 실리콘막(10)을 저저항의 p형 다결정 실리콘막(10p)으로 바꾼다.
다음으로, 포토레지스트막(42)을 제거한 후, 도 23에 도시한 바와 같이 포토레지스트막(43)을 마스크로 하여 n형 다결정 실리콘막(10n) 및 p형 다결정 실리콘막(10p)을 드라이 에칭함으로써, p형 웰(4a, 4b)의 상부에 n형 다결정 실리콘막(10n)으로 이루어지는 게이트 전극(11n)을 형성하고, n형 웰(5a, 5b)의 상부에 p형 다결정 실리콘막(10p)으로 이루어지는 게이트 전극(11p)을 형성한다.
다음으로, 포토레지스트막(43)을 제거한 후, 도 24에 도시한 바와 같이 기판(1) 상에 p형 웰(4b)의 상부가 개구된 포토레지스트막(44)을 형성하고, 이 포토레지스트막(44)을 마스크로 하여 p형 웰(4b)에 인 또는 비소를 이온 주입함으로써, n-형 반도체 영역(12)을 형성한다. 상술한 바와 같이, n-형 반도체 영역(12)은 n 채널형 MISFET의 소스, 드레인을 LDD 구조로 하기 위해서 형성된다.
다음으로, 도 25에 도시한 바와 같이 상기 포토레지스트막(44)을 마스크로 하여 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에 질소를 이온 주입한다. 이 때, 질소의 도우즈량을 예를 들면 2×1015/㎠로 함으로써, 상기 계면 근방에 2% 정도의 농도에 상당하는 질소가 도입된다.
상술한 바와 같이 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에는 상기 2회의 산 질화 처리에 의해, 2.2% 정도의 질소가 도입되어 있다. 따라서, p형 웰(4b)에 상기한 질소의 이온 주입을 행함으로써, I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에서의 질소의 농도는 4.2% 정도가 되어, 내부 회로 영역의 얇은 게이트 산화막(6a)과 p형 웰(4a)과의 계면 근방에서의 질소의 농도(4% 정도)보다 높아진다.
여기까지의 공정에 의해, 게이트 산화막과 기판(웰)과의 계면 근방에 도입된 질소의 농도는 I/O 회로 영역의 n 채널형 MISFET 형성 영역(p형 웰(4b))이 가장 높은 4.2% 정도가 되고, 계속해서 내부 회로 영역의 n 채널형 MISFET 형성 영역(p형 웰(4a))이 4% 정도, I/O 회로 영역의 p 채널형 MISFET 형성 영역(n형 웰(5b))이 0.2% 정도, 내부 회로 영역의 p 채널형 MISFET 형성 영역(n형 웰(5a))이 2% 정도가 된다.
한편, 본 실시예에서는 게이트 전극(11n, 11p)을 형성한 후에 질소의 이온 주입을 행하기 때문에, 게이트 전극(11n)의 바로 아래의 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에는 질소가 도입되지 않지만, 적어도 드레인 영역의 근방에질소가 도입되어 있으면 핫 캐리어를 억제할 수 있으므로, 지장은 없다.
다음으로, 포토레지스트막(44)을 제거한 후, 도 26에 도시한 바와 같이 기판(1) 상에 p형 웰(4a)의 상부가 개구된 포토레지스트막(45)을 형성하고, 이 포토레지스트막(45)을 마스크로 하여 p형 웰(4a)에 인 또는 비소를 이온 주입함으로써, n-형 반도체 영역(12)을 형성한다.
다음으로, 포토레지스트막(45)을 제거한 후, 도 27에 도시한 바와 같이 기판(1) 상에 n형 웰(5a)의 상부가 개구된 포토레지스트막(46)을 형성하고, 이 포토레지스트막(46)을 마스크로 하여 n형 웰(5a)에 붕소를 이온 주입함으로써, p-형 반도체 영역(13)을 형성한다. 계속해서, 포토레지스트막(46)을 제거한 후, 도 28에 도시한 바와 같이 기판(1) 상에 n형 웰(5b)의 상부를 개구한 포토레지스트막(47)을 형성하고, 이 포토레지스트막(47)을 마스크로 하여 n형 웰(5b)에 붕소를 이온 주입함으로써, p-형 반도체 영역(13)을 형성한다. 또, 상기한 4종류의 포토레지스트막(44∼47)을 사용하여 p형 웰(4a, 4b)에 n-형 반도체 영역(12)을 형성하고, n형 웰(5a, 5b)에 p-형 반도체 영역(13)을 형성할 때에는 이들의 순서를 임의로 변경해도 된다.
그 후, 도 29에 도시한 바와 같이 상기 제1 실시예와 동일한 방법으로 내부 회로 영역의 p형 웰(4a)에, 얇은 게이트 산화막(6a)을 갖는 n 채널형 MISFET(Qn1)를 형성하고, I/O 회로 영역의 p형 웰(4b)에, 두꺼운 게이트 산화막(6b)을 갖는 n채널형 MISFET(Qn2)를 형성한다. 또한, 내부 회로 영역의 n형 웰(5a)에, 얇은 게이트 산화막(6a)을 갖는 p 채널형 MISFET(Qp1)를 형성하고, I/O 회로 영역의 n형 웰(5b)에, 두꺼운 게이트 산화막(6b)을 갖는 p 채널형 MISFET(Qp2)를 형성한다. 그 후의 공정은 상기 제1 실시예와 동일하다.
본 실시예에 따르면, 게이트 산화막과 기판(웰)과의 계면 근방에 도입된 질소의 농도는 높은 쪽부터 순서대로, I/O 회로 영역의 n 채널형 MISFET(Qn2)>내부 회로 영역의 n 채널형 MISFET(Qn1)>내부 회로 영역의 p 채널형 MISFET(Qp1)>I/O 회로 영역의 p 채널형 MISFET(Qp2)가 된다. 따라서, 상기 제1 실시예와 동일하게, 도전형 및 게이트 산화막 두께가 다른 4종류의 MISFET(Qn1, Qn2, Qp1, Qp2)의 게이트 산화막과 기판(웰)의 계면에 도입하는 질소의 농도를 최적화하여, 핫 캐리어에 대한 신뢰성과 NBT에 대한 신뢰성을 양립시킬 수 있다.
또한, 본 실시예에서는 두꺼운 게이트 산화막(6b)을 갖는 n 채널형 MISFET(Qn2)의 n-형 반도체 영역(12)을 형성할 때에 사용하는 포토레지스트막(44)을 마스크로 하여 질소의 이온 주입을 행하기 때문에, 얇은 게이트 산화막(6b)을 갖는 n 채널형 MISFET(Qn1)의 n-형 반도체 영역(12)을 형성할 때에 별도의 포토레지스트막(45)이 필요하게 된다. 따라서, 2종류의 n 채널형 MISFET(Qn1, Qn2)의 n-형 반도체 영역(12)을 동일한 불순물 농도로 설정하는 CMOS-LSI의 제조에 적용하는 경우에는 포토마스크의 매수가 증가한다. 그러나, 2종류의 n 채널형 MISFET(Qn1, Qn2)의n-형 반도체 영역(12)을 각각 최적의 불순물 농도로 설정하는 CMOS-LSI의 제조에 적용하는 경우에는 포토마스크의 매수가 증가되지 않는다.
〈제3 실시예〉
본 실시예에 따른 CMOS-LSI의 제조 방법을 도 30∼도 39를 이용하여 공정 순으로 설명한다.
우선, 도 30에 도시한 바와 같이 내부 회로 영역의 기판(1)(p형 웰(4a) 및 n형 웰(5a))의 표면에 막 두께 2㎚ 정도의 얇은 게이트 산화막(6a)을 형성하고, I/O 회로 영역의 기판(1)(p형 웰(4b) 및 n형 웰(5b))의 표면에 막 두께 6㎚ 정도의 두꺼운 게이트 산화막(6a)을 형성한다. 계속해서, NO를 포함하는 분위기 속에서 기판(1)을 열 처리(산 질화 처리)함으로써, 게이트 산화막(6a, 6b)과 기판(1)과의 계면 근방에 소정량의 질소를 도입한다. 이 때, 내부 회로 영역의 얇은 게이트 산화막(6a)을 통하여 기판(1)(p형 웰(4a) 및 n형 웰(5a))에 도입되는 질소의 농도를 2% 정도로 하면, I/O 회로 영역의 두꺼운 게이트 산화막(6b)을 통하여 기판(1)(p형 웰(4b) 및 n형 웰(5b))에 도입되는 질소의 농도는 0.2% 정도가 된다. 여기까지의 공정은 상기 제2 실시예의 도 16∼도 19에 도시하는 공정과 동일하다.
다음으로, 도 31에 도시한 바와 같이 기판(1) 상에 CVD법으로 비도핑의 다결정 실리콘막(도시 생략)을 퇴적한 후, 상기 제1 실시예, 제2 실시예에서 설명한 바와 같은 2종류의 포토레지스트막(41, 42)을 마스크로 한 불순물의 이온 주입에 의해, n 채널형 MISFET 형성 영역(p형 웰(4a, 4b))의 상부에 n형 다결정실리콘막(10n)을 형성하고, p 채널형 MISFET 형성 영역(n형 웰(5a, 5b))의 상부에 p형 다결정 실리콘막(10p)을 형성한다.
다음으로, 도 32에 도시한 바와 같이 포토레지스트막(43)을 마스크로 하여 n형 다결정 실리콘막(10n) 및 p형 다결정 실리콘막(10p)을 드라이 에칭함으로써, p형 웰(4a, 4b)의 상부에 n형 다결정 실리콘막(10n)으로 이루어지는 게이트 전극(11n)을 형성하고, n형 웰(5a, 5b)의 상부에 p형 다결정 실리콘막(10p)으로 이루어지는 게이트 전극(11p)을 형성한다.
다음으로, 포토레지스트막(43)을 제거한 후, 도 33에 도시한 바와 같이 기판(1) 상에 p형 웰(4b)의 상부가 개구된 포토레지스트막(44)을 형성하고, 이 포토레지스트막(44)을 마스크로 하여 p형 웰(4b)에 인 또는 비소를 이온 주입함으로써, n-형 반도체 영역(12)을 형성한다.
다음으로, 도 34에 도시한 바와 같이 상기 포토레지스트막(44)을 마스크로 하여 p형 웰(4b)에 질소를 이온 주입한다. 이 때, 질소의 도우즈량을 예를 들면 4×1015/㎠로 함으로써, 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에 4% 정도의 농도에 상당하는 질소가 도입된다. 상술한 바와 같이 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에는 상기한 산 질화 처리에 의해, 0.2% 정도의 질소가 도입되어 있다. 따라서, p형 웰(4b)에 상기한 질소의 이온 주입을 행함으로써, I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에서의 질소의 농도는 4.2% 정도가 된다.
다음으로, 포토레지스트막(44)을 제거한 후, 도 35에 도시한 바와 같이 기판(1) 상에 p형 웰(4a)의 상부가 개구된 포토레지스트막(45)을 형성하고, 이 포토레지스트막(45)을 마스크로 하여 p형 웰(4a)에 인 또는 비소를 이온 주입함으로써, n-형 반도체 영역(12)을 형성한다.
다음으로, 도 36에 도시한 바와 같이 상기 포토레지스트막(45)을 마스크로 하여 게이트 산화막(6a)과 p형 웰(4a)과의 계면 근방에 질소를 이온 주입한다. 이 때, 질소의 도우즈량을 예를 들면 2×1015/㎠로 함으로써, 상기 계면 근방에 2% 정도의 농도에 상당하는 질소가 도입된다. 상술한 바와 같이 게이트 산화막(6a)과 p형 웰(4a)과의 계면 근방에는 상기한 산 질화 처리에 의해, 2% 정도의 질소가 도입되어 있다. 따라서, p형 웰(4a)에 상기한 질소의 이온 주입을 행함으로써, 내부 회로 영역의 얇은 게이트 산화막(6a)과 p형 웰(4a)과의 계면 근방에서의 질소의 농도는 4% 정도가 된다.
여기까지의 공정에 의해, 게이트 산화막과 기판(웰)과의 계면 근방에 도입된 질소의 농도는 I/O 회로 영역의 n 채널형 MISFET 형성 영역(p형 웰(4b))이 가장 높은 4.2% 정도가 되고, 계속해서 내부 회로 영역의 n 채널형 MISFET 형성 영역(p형 웰(4a))이 4% 정도, 내부 회로 영역의 p 채널형 MISFET 형성 영역(n형 웰(5a))이 2% 정도, I/O 회로 영역의 p 채널형 MISFET 형성 영역(n형 웰(5b))이 0.2% 정도가 된다.
다음으로, 포토레지스트막(45)을 제거한 후, 도 37에 도시한 바와 같이기판(1) 상에 n형 웰(5a)의 상부가 개구된 포토레지스트막(46)을 형성하고, 이 포토레지스트막(46)을 마스크로 하여 n형 웰(5a)에 붕소를 이온 주입함으로써, p-형 반도체 영역(13)을 형성한다. 계속해서, 포토레지스트막(46)을 제거한 후, 도 38에 도시한 바와 같이 기판(1) 상에 n형 웰(5b)의 상부가 개구된 포토레지스트막(47)을 형성하고, 이 포토레지스트막(47)을 마스크로 하여 n형 웰(5b)에 붕소를 이온 주입함으로써, p-형 반도체 영역(13)을 형성한다. 또, 상기한 4종류의 포토레지스트막(44∼47)을 사용하여 p형 웰(4a, 4b)에 n형 불순물이나 질소를 이온 주입하거나, n형 웰(5a, 5b)에 p형 불순물을 이온 주입할 때에는 이들의 순서를 임의로 변경해도 된다.
그 후, 도 39에 도시한 바와 같이 상기 제1 실시예, 제2 실시예와 동일한 방법으로 내부 회로 영역의 p형 웰(4a)에 얇은 게이트 산화막(6a)을 갖는 n 채널형 MISFET(Qn1)를 형성하고, I/O 회로 영역의 p형 웰(4b)에 두꺼운 게이트 산화막(6b)을 갖는 n 채널형 MISFET(Qn2)를 형성한다. 또한, 내부 회로 영역의 n형 웰(5a)에 얇은 게이트 산화막(6a)을 갖는 p 채널형 MISFET(Qp1)를 형성하고, I/O 회로 영역의 n형 웰(5b)에 두꺼운 게이트 산화막(6b)을 갖는 p 채널형 MISFET(Qp2)를 형성한다.
본 실시예에 따르면, 게이트 산화막과 기판(웰)과의 계면 근방에 도입된 질소의 농도는 높은 쪽부터 순서대로, I/O 회로 영역의 n 채널형 MISFET(Qn2)>내부 회로 영역의 n 채널형 MISFET(Qn1)>내부 회로 영역의 p 채널형 MISFET(Qp1)>I/O 회로 영역의 p 채널형 MISFET(Qp2)가 된다. 따라서, 상기 제1 실시예, 제2 실시예와 마찬가지로, 도전형 및 게이트 산화막 두께가 다른 4종류의 MISFET(Qn1, Qn2, Qp1, Qp2)의 게이트 산화막과 기판(웰)의 계면에 도입하는 질소의 농도를 최적화하여, 핫 캐리어에 대한 신뢰성과 NBT에 대한 신뢰성을 양립시킬 수 있다.
또, n 채널형 MISFET(Qn2)의 두꺼운 게이트 산화막(6b)과 n형 웰(5b)과의 계면 근방에 도입하는 질소의 농도는, n 채널형 MISFET(Qn1)의 얇은 게이트 산화막(6a)과 n형 웰(5a)과의 계면 근방에 도입하는 질소의 농도와 동등 또는 그 이상이면 되므로, 양자의 질소 농도가 동일해도 지장은 없다. 본 실시예의 제조 방법에서는, 상기 도 34에 도시한 질소의 이온 주입 공정이나, 상기 도 36에 도시한 질소의 이온 주입 공정에서 질소의 도우즈량을 상기한 값과 다르게 함으로써, n 채널형 MISFET(Qn1)의 질소 농도와 n 채널형 MISFET(Qn2)의 질소 농도를 동일하게 할 수도 있다.
〈제4 실시예〉
본 실시예에 따른 CMOS-LSI의 제조 방법을 도 40∼도 46을 이용하여 공정 순으로 설명한다.
우선, 도 40에 도시한 바와 같이 내부 회로 영역의 기판(1)의 표면에 막 두께 2㎚ 정도의 얇은 게이트 산화막(6a)을 형성하고, I/O 회로 영역의 기판(1)의 표면에 막 두께 6㎚ 정도의 두꺼운 게이트 산화막(6a)을 형성한다. 막 두께가 다른 2종류의 게이트 산화막(6a, 6b)은 상기 제1 실시예∼제3 실시예와 마찬가지의 방법으로 형성하지만, 본 실시예에서는 p형 웰(4a, 4b) 및 n형 웰(5a, 5b)을 기판(1)에형성하는 공정에 앞서, 상기 게이트 산화막(6a, 6b)을 형성한다.
다음으로, 도 41에 도시한 바와 같이 NO를 포함하는 분위기 속에서 기판(1)을 열 처리(산 질화 처리)함으로써, 내부 회로 영역의 얇은 게이트 산화막(6a)을 통하여 게이트 산화막(6a)과 기판(1)과의 계면 근방에 2% 정도의 질소를 도입한다. 이 경우, I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 기판(1)과의 계면 근방에 도입되는 질소의 농도는 0.2% 정도가 된다.
다음으로, 도 42에 도시한 바와 같이 기판(1) 상에 CVD법으로 비도핑의 다결정 실리콘막(10)을 퇴적한 후, p 채널형 MISFET 형성 영역의 상부의 다결정 실리콘막(10)을 포토레지스트막(41)으로 덮어, n 채널형 MISFET 형성 영역의 상부의 다결정 실리콘막(10)에 인 또는 비소를 이온 주입함으로써, 이 영역의 다결정 실리콘막(10)을 저저항의 n형 다결정 실리콘막(10n)으로 바꾼다.
다음으로, 도 43에 도시한 바와 같이 p 채널형 MISFET 형성 영역에 포토레지스트막(41)을 남기고, n형 다결정 실리콘막(10n)을 통하여 n 채널형 MISFET 형성 영역의 기판(1)에 붕소를 이온 주입함으로써, 이 영역의 기판(1)에 p형 웰(4a, 4b)을 형성한다. 또한, 이 때, n 채널형 MISFET의 임계값 전압을 제어하기 위해서, p형 웰(4a, 4b)의 표면(채널 형성 영역)에도 붕소를 이온 주입한다. 이 이온 주입은 p형 웰(4a)에 형성되는 n 채널형 MISFET(Qn1)의 임계값 전압을 최적화하기 위해서 행한다.
다음으로, 도 44에 도시한 바와 같이 p 채널형 MISFET 형성 영역에 포토레지스트막(41)을 남겨, 게이트 산화막(6a)과 p형 웰(4a)과의 계면 근방, 및 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에 질소를 이온 주입한다. 이 때, 질소의 도우즈량을 예를 들면 5×1014/㎠로 함으로써, 상기 계면 근방에 2% 정도의 농도에 상당하는 질소가 도입된다.
상술한 바와 같이 내부 회로 영역의 얇은 게이트 산화막(6a)과 p형 웰(4a)과의 계면 근방에는 상기한 산 질화 처리에 의해 2% 정도의 질소가 도입되어 있다. 따라서, 상기한 질소의 이온 주입을 행함으로써, 게이트 산화막(6a)과 p형 웰(4a)과의 계면 근방에서의 질소의 농도는 4% 정도가 된다. 또한, I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에는 상기한 산 질화 처리에 의해 0.2% 정도의 질소가 도입되어 있다. 따라서, 상기한 질소의 이온 주입을 행함으로써, 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에서의 질소의 농도는 2.2% 정도가 된다.
다음으로, 포토레지스트막(41)을 제거한 후, 도 45에 도시한 바와 같이 다결정 실리콘막(10) 및 n형 다결정 실리콘막(10n)의 상부에, p형 웰(4b)의 상부를 개구한 포토레지스트막(48)을 형성하고, 이 포토레지스트막(48)을 마스크로 하여 p형 웰(4b)의 표면(채널 형성 영역)에 인을 이온 주입한다. 이에 의해, 두꺼운 게이트 산화막(6b)을 갖는 n 채널형 MISFET(Qn2)의 채널 불순물(붕소) 농도가, 얇은 게이트 산화막(6)을 갖는 n 채널형 MISFET(Qn1)의 채널 불순물(붕소) 농도보다 낮아져, 그 임계값 전압이 최적화된다.
다음으로, 도 46에 도시한 바와 같이 상기 포토레지스트막(48)을 마스크로하여 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에 질소를 이온 주입한다. 이 때, 질소의 도우즈량을 예를 들면 5×1014/㎠로 함으로써, 상기 계면 근방에 2% 정도의 농도에 상당하는 질소가 도입된다.
상술한 바와 같이 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에는 상기한 산 질화 처리와 질소의 이온 주입에 의해, 2.2% 정도의 질소가 도입되어 있다. 따라서, 상기 포토레지스트막(48)을 마스크로 한 2회째 질소 이온 주입을 행함으로써, I/O 회로 영역의 두꺼운 게이트 산화막(6b)과 p형 웰(4b)과의 계면 근방에서의 질소의 농도는 4.2% 정도가 되어, 내부 회로 영역의 얇은 게이트 산화막(6a)과 p형 웰(4a)과의 계면 근방에서의 질소의 농도(4% 정도)보다 높아진다.
여기까지의 공정에 의해, 게이트 산화막과 기판(웰)과의 계면 근방에 도입된 질소의 농도는 I/O 회로 영역의 n 채널형 MISFET 형성 영역(p형 웰(4b))이 가장 높은 4.2% 정도가 되고, 계속해서 내부 회로 영역의 n 채널형 MISFET 형성 영역(p형 웰(4a))이 4% 정도, 내부 회로 영역의 p 채널형 MISFET 형성 영역이 2% 정도, I/O 회로 영역의 p 채널형 MISFET 형성 영역이 0.2% 정도가 된다.
다음으로, 포토레지스트막(48)을 제거한 후, 도 47에 도시한 바와 같이 n 채널형 MISFET 형성 영역(p형 웰(4a, 4b))의 상부의 n형 다결정 실리콘막(10n)을 포토레지스트막(49)으로 덮고, p 채널형 MISFET 형성 영역의 상부의 다결정 실리콘막(10)에 붕소를 이온 주입함으로써, 이 영역의 다결정 실리콘막(10)을 저저항의 p형 다결정 실리콘막(10p)으로 바꾼다. 계속해서, n 채널형 MISFET 형성 영역(p형 웰(4a, 4b))에 포토레지스트막(49)을 남겨, p형 다결정 실리콘막(10p)을 통하여 p 채널형 MISFET 형성 영역의 기판(1)에 인을 이온 주입함으로써, 이 영역의 기판(1)에 n형 웰(5a, 5b)을 형성한다. 또한, 이 때, p 채널형 MISFET의 임계값 전압을 제어하기 위해서, n형 웰(5a, 5b)의 표면(채널 형성 영역)에도 인을 이온 주입한다. 이 이온 주입은 n형 웰(5a)에 형성되는 p 채널형 MISFET(Qp1)의 임계값 전압을 최적화하기 위해서 행한다.
다음으로, 포토레지스트막(49)을 제거한 후, 도 48에 도시한 바와 같이 p형 다결정 실리콘막(10p) 및 n형 다결정 실리콘막(10n)의 상부에, n형 웰(5b)의 상부를 개구한 포토레지스트막(50)을 형성하고, 이 포토레지스트막(50)을 마스크로 하여 n형 웰(5b)의 표면(채널 형성 영역)에 붕소를 이온 주입한다. 이에 의해, 두꺼운 게이트 산화막(6b)을 갖는 p 채널형 MISFET(Qp2)의 채널 불순물(인) 농도가 얇은 게이트 산화막(6)을 갖는 p 채널형 MISFET(Qp1)의 채널 불순물(인) 농도보다 낮아져, 그 임계값 전압이 최적화된다.
그 후, 도 49에 도시한 바와 같이 상기 제1 실시예의 도 12∼도 14에 도시하는 공정에 따라, 내부 회로 영역의 p형 웰(4a)에 얇은 게이트 산화막(6a)을 갖는 n 채널형 MISFET(Qn1)를 형성하고, I/O 회로 영역의 P형 웰(4b)에 두꺼운 게이트 산화막(6b)을 갖는 n 채널형 MISFET(Qn2)를 형성한다. 또한, 내부 회로 영역의 n형 웰(5a)에 얇은 게이트 산화막(6a)을 갖는 p 채널형 MISFET(Qp1)를 형성하고, I/O 회로 영역의 n형 웰(5b)에 두꺼운 게이트 산화막(6b)을 갖는 p 채널형 MISFET(Qp2)을 형성한다.
본 실시예에서도, 게이트 산화막과 기판(웰)과의 계면 근방에 도입된 질소의 농도는 높은 쪽부터 순서대로, I/O 회로 영역의 n 채널형 MISFET(Qn2)>내부 회로 영역의 n 채널형 MISFET(Qn1)>내부 회로 영역의 p 채널형 MISFET(Qp1)>I/O 회로 영역의 P 채널형 MISFET(Qp2)가 된다. 또, 본 실시예의 제조 방법에서는 상기 도 46에 도시한 질소의 이온 주입 공정에서 질소의 도우즈량을 상기한 값과 다르게 함으로써, n 채널형 MISFET(Qn1)의 질소 농도와 n 채널형 MISFET(Qn2)의 질소 농도를 동일한 것으로 해도 된다.
본 실시예에 따르면, 상기 제1 실시예∼제4 실시예와 마찬가지로, 도전형 및 게이트 산화막 두께가 다른 4종류의 MISFET(Qn1, Qn2, Qp1, Qp2)의 게이트 산화막과 기판(웰)의 계면에 도입하는 질소의 농도를 최적화하여, 핫 캐리어에 대한 신뢰성과 NBT에 대한 신뢰성을 양립시킬 수 있다. 또한, 본 실시예에 따르면, 상기 질소의 도입 시에 포토마스크를 추가할 필요가 없어, 제조 비용의 증가를 최소한으로 억제하면서, 상기한 효과를 얻을 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
예를 들면 상기 제1 실시예∼제4 실시예에서 설명한 질소의 농도는 이에 한정되는 것이 아니다. 또한, 상기 제1 실시예∼제4 실시예에서 설명한 방법을 적절하게 조합함으로써, 전극 및 게이트 산화막 두께가 다른 4종류의 MISFET(Qn1, Qn2, Qp1, Qp2)의 게이트 산화막과 기판(웰)의 계면에 도입하는 질소의 농도를 최적화할수도 있다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 다음과 같다.
얇은 게이트 절연막을 갖는 MISFET와 두꺼운 게이트 절연막을 갖는 MISFET가 혼재하는 반도체 집적 회로 장치에 있어서, 포토마스크의 매수를 늘리지 않고 핫 캐리어에 대한 신뢰성과 NBT에 대한 신뢰성을 최적화할 수 있다.

Claims (13)

  1. 제1 게이트 절연막을 갖는 제1 n 채널형 MISFET 및 제1 p 채널형 MISFET와, 상기 제1 게이트 절연막보다 막 두께가 두꺼운 제2 게이트 절연막을 갖는 제2 n 채널형 MISFET 및 제2 p 채널형 MISFET가 반도체 기판의 주면에 형성되고, 상기 제1 및 제2 게이트 절연막과 상기 반도체 기판과의 계면에 질소가 도입된 반도체 집적 회로 장치에 있어서,
    상기 제2 n 채널형 MISFET의 제2 게이트 절연막과 상기 반도체 기판과의 계면에 도입된 질소의 농도는, 상기 제1 n 채널형 MISFET의 제1 게이트 절연막과 상기 반도체 기판과의 계면에 도입된 질소의 농도와 같거나, 그보다 높고,
    상기 제1 n 채널형 MISFET의 제1 게이트 절연막과 상기 반도체 기판과의 계면에 도입된 상기 질소의 농도는, 상기 제1 p 채널형 MISFET의 제1 게이트 절연막과 상기 반도체 기판과의 계면에 도입된 질소의 농도, 및 상기 제2 p 채널형 MISFET의 제2 게이트 절연막과 상기 반도체 기판과의 계면에 도입된 질소의 농도보다 높은 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 n 채널형 MISFET의 게이트 전극은 n형 다결정 실리콘막을 포함하여 구성되고, 상기 제1 및 제2 p 채널형 MISFET의 게이트 전극은 p형 다결정 실리콘막을 포함하여 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면에 형성한 제1 p형 웰, 제2 p형 웰, 제1 n형 웰 및 제2 n형 웰의 각각의 표면에 제1 절연막을 형성한 후, 질소를 포함하는 분위기 속에서 상기 반도체 기판을 열 처리함으로써, 상기 각각의 웰과 상기 제1 절연막과의 계면에 제1 질소 농도를 갖는 제1 질화 영역을 형성하는 공정과,
    (b) 상기 제1 p형 웰에 형성된 상기 제1 절연막 및 상기 제1 질화 영역과, 상기 제1 n형 웰에 형성된 상기 제1 절연막 및 상기 제1 질화 영역을 각각 제거하고, 상기 제2 p형 웰 및 상기 제2 n형 웰의 각각에 상기 제1 절연막 및 상기 제1 질화 영역을 남기는 공정과,
    (c) 상기 반도체 기판을 열 산화함으로써, 상기 제1 p형 웰 및 상기 제1 n형 웰의 각각의 표면에 제1 게이트 절연막을 형성하고, 상기 제2 p형 웰 및 상기 제2 n형 웰의 각각에 표면에, 상기 제1 절연막을 그 일부에 포함하고, 상기 제1 게이트 절연막보다 막 두께가 두꺼운 제2 게이트 절연막을 형성하는 공정과,
    (d) 질소를 포함하는 분위기 속에서 상기 반도체 기판을 열 처리함으로써, 상기 제1 p형 웰과 상기 제1 게이트 절연막과의 계면, 및 상기 제1 n형 웰과 상기 제1 게이트 절연막과의 계면에, 제2 질소 농도를 갖는 제2 질화 영역을 형성하고, 상기 제2 p형 웰과 상기 제2 게이트 절연막과의 계면, 및 상기 제2 n형 웰과 상기 제2 게이트 절연막과의 계면에, 상기 제1 질화 영역의 질소를 그 일부에 포함하고, 상기 제2 질소 농도가 높은 제3 질소 농도를 갖는 제3 질화 영역을 형성하는 공정과,
    (e) 상기 반도체 기판 상에 실리콘막을 퇴적한 후, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 제1 포토레지스트막을 형성하고, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부의 상기 실리콘막에 n형 불순물을 이온 주입함으로써, n형 실리콘막을 형성하는 공정과,
    (f) 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 상기 제1 포토레지스트막을 남기고, 상기 n형 실리콘막을 통하여 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각에 질소를 이온 주입함으로써,
    상기 제1 p형 웰과 상기 제1 게이트 절연막과의 계면에, 상기 제2 질화 영역의 질소를 그 일부에 포함하고, 상기 제3 질소 농도보다 높은 제4 질소 농도를 갖는 제4 질화 영역을 형성하고,
    상기 제2 p형 웰과 상기 제2 게이트 절연막과의 계면에, 상기 제3 질화 영역의 질소를 그 일부에 포함하고, 상기 제4 질소 농도보다 높은 제5 질소 농도를 갖는 제5 질화 영역을 형성하는 공정과,
    (g) 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부에 제2 포토레지스트막을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부의 상기 실리콘막에 p형 불순물을 이온 주입하여 p형 실리콘막으로 바꾸는 공정과,
    (h) 상기 n형 실리콘막 및 상기 p형 실리콘막을 각각 패터닝함으로써, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부에 상기 n형 실리콘막으로 이루어지는 n형 도체편을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에상기 p형 실리콘막으로 이루어지는 p형 도체편을 형성하는 공정과,
    (i) 상기 (h) 공정의 후, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각에 n형 반도체 영역으로 이루어지는 소스, 드레인을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각에 p형 반도체 영역으로 이루어지는 소스, 드레인을 형성함으로써,
    상기 제1 n형 웰에, 상기 p형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제1 게이트 절연막과, 상기 p형 도체편을 포함하는 게이트 전극과, 상기 제2 질화 영역을 갖는 제1 p 채널형 MISFET를 형성하고,
    상기 제2 n형 웰에, 상기 p형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제2 게이트 절연막과, 상기 p형 도체편을 포함하는 게이트 전극과, 상기 제3 질화 영역을 갖는 제2 p 채널형 MISFET를 형성하고,
    상기 제1 p형 웰에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제1 게이트 절연막과, 상기 n형 도체편을 포함하는 게이트 전극과, 상기 제4 질화 영역을 갖는 제1 n 채널형 MISFET를 형성하고,
    상기 제2 p형 웰에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제2 게이트 절연막과, 상기 n형 도체편을 포함하는 게이트 전극과, 상기 제5 질화 영역을 갖는 제2 n 채널형 MISFET를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 (e) 공정에서, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부에 n형 실리콘막을 형성하는 공정은 상기 (f) 공정의 후에 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면에 제1 p형 웰, 제2 p형 웰, 제1 n형 웰 및 제2 n형 웰을 형성한 후, 상기 제1 p형 웰 및 상기 제1 n형 웰의 각각의 표면에 제1 게이트 절연막을 형성하고, 상기 제2 p형 웰 및 상기 제2 n형 웰의 각각의 표면에, 상기 제1 게이트 절연막보다 막 두께가 두꺼운 제2 게이트 절연막을 형성하는 공정과,
    (b) 질소를 포함하는 분위기 속에서 상기 반도체 기판을 열 처리함으로써, 상기 제2 p형 웰과 상기 제2 게이트 절연막의 계면, 및 상기 제2 n형 웰과 상기 제2 게이트 절연막과의 계면에 제1 질소 농도를 갖는 제1 질화 영역을 형성하고, 상기 제1 p형 웰과 상기 제1 게이트 절연막과의 계면, 및 상기 제1 n형 웰과 상기 제1 게이트 절연막과의 계면에, 상기 제1 질소 농도보다 높은 제2 질소 농도를 갖는 제2 질화 영역을 형성하는 공정과,
    (c) 상기 반도체 기판 상에 실리콘막을 퇴적한 후, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 제1 포토레지스트막을 형성하고, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부의 상기 실리콘막에 n형 불순물을 이온 주입함으로써, n형 실리콘막을 형성하는 공정과,
    (d) 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 상기 제1 포토레지스트막을 남기고, 상기 n형 실리콘막을 통하여 상기 제1 p형 웰 및 상기 제2 p형 웰에 질소를 이온 주입함으로써,
    상기 제2 p형 웰과 상기 제2 게이트 절연막과의 계면에, 상기 제1 질화 영역의 질소를 그 일부에 포함하고, 상기 제2 질소 농도보다 높은 제3 질소 농도를 갖는 제3 질화 영역을 형성하고,
    상기 제1 p형 웰과 상기 제1 게이트 절연막과의 계면에, 상기 제2 질화 영역의 질소를 그 일부에 포함하고, 상기 제3 질소 농도보다 높은 제4 질소 농도를 갖는 제4 질화 영역을 형성하는 공정과,
    (e) 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부에 제2 포토레지스트막을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부의 상기 실리콘막에 p형 불순물을 이온 주입함으로써, p형 실리콘막을 형성하는 공정과,
    (f) 상기 n형 실리콘막 및 상기 p형 실리콘막을 각각 패터닝함으로써, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부에 상기 n형 실리콘막으로 이루어지는 n형 도체편을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 상기 p형 실리콘막으로 이루어지는 p형 도체편을 형성하는 공정과,
    (g) 상기 (f) 공정의 후, 상기 제1 p형 웰, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 제3 포토레지스트막을 형성하고, 상기 제2 p형 웰에 n형 불순물을 이온 주입함으로써, 상기 제2 p형 웰에 소스, 드레인의 일부를 구성하는 n형 반도체 영역을 형성하는 공정과,
    (h) 상기 제1 p형 웰, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에상기 제3 포토레지스트막을 남기고, 상기 제2 p형 웰에 질소를 이온 주입함으로써, 상기 제2 p형 웰과 상기 제2 게이트 절연막과의 계면에, 상기 제3 질화 영역의 질소를 그 일부에 포함하고, 상기 제4 질소 농도보다 높은 제5 질소 농도를 갖는 제5 질화 영역을 형성하는 공정과,
    (i) 상기 (h) 공정의 후, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각에 n형 반도체 영역으로 이루어지는 소스, 드레인을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각에 p형 반도체 영역으로 이루어지는 소스, 드레인을 형성함으로써,
    상기 제1 n형 웰에, 상기 p형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제1 게이트 절연막과, 상기 p형 도체편을 포함하는 게이트 전극과, 상기 제2 질화 영역을 갖는 제1 p 채널형 MISFET를 형성하고,
    상기 제2 n형 웰에, 상기 p형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제2 게이트 절연막과, 상기 p형 도체편을 포함하는 게이트 전극과, 상기 제1 질화 영역을 갖는 제2 p 채널형 MISFET를 형성하고,
    상기 제1 p형 웰에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제1 게이트 절연막과, 상기 n형 도체편을 포함하는 게이트 전극과, 상기 제4 질화 영역을 갖는 제1 n 채널형 MISFET를 형성하고,
    상기 제2 p형 웰에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제2 게이트 절연막과, 상기 n형 도체편을 포함하는 게이트 전극과, 상기 제5 질화 영역을 갖는 제2 n 채널형 MISFET를 형성하는 공정을 포함하는 것을 특징으로하는 반도체 집적 회로 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 (c) 공정에서, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부에 n형 실리콘막을 형성하는 공정은, 상기 (d) 공정의 후에 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 (g) 공정에서, 상기 제2 p형 웰에 상기 n형 반도체 영역을 형성하는 공정은, 상기 (h) 공정의 후에 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면에 제1 p형 웰, 제2 p형 웰, 제1 n형 웰 및 제2 n형 웰을 형성한 후, 상기 제1 p형 웰 및 상기 제1 n형 웰의 각각의 표면에 제1 게이트 절연막을 형성하고, 상기 제2 p형 웰 및 상기 제2 n형 웰의 각각에 표면에, 상기 제1 게이트 절연막보다 막 두께가 두꺼운 제2 게이트 절연막을 형성하는 공정과,
    (b) 질소를 포함하는 분위기 속에서 상기 반도체 기판을 열 처리함으로써, 상기 제2 p형 웰과 상기 제2 게이트 절연막과의 계면, 및 상기 제2 n형 웰과 상기 제2 게이트 절연막과의 계면에, 제1 질소 농도를 갖는 제1 질화 영역을 형성하고,상기 제1 p형 웰과 상기 제1 게이트 절연막과의 계면, 및 상기 제1 n형 웰과 상기 제1 게이트 절연막과의 계면에, 상기 제1 질소 농도보다 높은 제2 질소 농도를 갖는 제2 질화 영역을 형성하는 공정과,
    (c) 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부에 n형 실리콘막을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 p형 실리콘막을 형성하는 공정과,
    (d) 상기 n형 실리콘막 및 상기 p형 실리콘막을 각각 패터닝함으로써, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부에 상기 n형 실리콘막으로 이루어지는 n형 도체편을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 상기 p형 실리콘막으로 이루어지는 p형 도체편을 형성하는 공정과,
    (e) 상기 (d) 공정의 후, 상기 제1 p형 웰, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 제1 포토레지스트막을 형성하고, 상기 제2 p형 웰에 n형 불순물을 이온 주입함으로써, 소스, 드레인의 일부를 구성하는 n형 반도체 영역을 형성하는 공정과,
    (f) 상기 제1 p형 웰, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 상기 제1 포토레지스트막을 남기고, 상기 제2 p형 웰에 질소를 이온 주입함으로써, 상기 제2 p형 웰과 상기 제2 게이트 절연막과의 계면에, 상기 제1 질화 영역의 질소를 그 일부에 포함하고, 상기 제2 질소 농도보다 높은 제3 질소 농도를 갖는 제3 질화 영역을 형성하는 공정과,
    (g) 상기 제2 p형 웰, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에제2 포토레지스트막을 형성하고, 상기 제1 p형 웰에 n형 불순물을 이온 주입함으로써, 소스, 드레인의 일부를 구성하는 n형 반도체 영역을 형성하는 공정과,
    (h) 상기 제2 p형 웰, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 상기 제2 포토레지스트막을 남기고, 상기 제1 p형 웰에 질소를 이온 주입함으로써, 상기 제1 p형 웰과 상기 제1 게이트 절연막과의 계면에, 상기 제2 질화 영역의 질소를 그 일부에 포함하고, 상기 제2 질소 농도보다 높고, 또한 상기 제3 질소 농도와 같거나, 그보다 낮은 제4 질소 농도를 갖는 제4 질화 영역을 형성하는 공정과,
    (i) 상기 (h) 공정의 후, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각에 n형 반도체 영역으로 이루어지는 소스, 드레인을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각에 p형 반도체 영역으로 이루어지는 소스, 드레인을 형성함으로써,
    상기 제1 n형 웰에, 상기 p형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제1 게이트 절연막과, 상기 p형 도체편을 포함하는 게이트 전극과, 상기 제2 질화 영역을 갖는 제1 p 채널형 MISFET를 형성하고,
    상기 제2 n형 웰에, 상기 p형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제2 게이트 절연막과, 상기 p형 도체편을 포함하는 게이트 전극과, 상기 제1 질화 영역을 갖는 제2 p 채널형 MISFET를 형성하고,
    상기 제1 p형 웰에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제1 게이트 절연막과, 상기 n형 도체편을 포함하는 게이트 전극과, 상기 제4 질화 영역을 갖는 제1 n 채널형 MISFET를 형성하고,
    상기 제2 p형 웰에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제2 게이트 절연막과, 상기 n형 도체편을 포함하는 게이트 전극과, 상기 제3 질화 영역을 갖는 제2 n 채널형 MISFET를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 (f) 공정에서의 상기 질소의 이온 주입은 상기 (e) 공정에서의 상기 n형 불순물의 이온 주입보다 전에 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 (h) 공정에서의 상기 질소의 이온 주입은 상기 (g) 공정에서의 상기 n형 불순물의 이온 주입보다 전에 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면의 제1 영역 및 제2 영역에 제1 게이트 절연막을 형성하고, 상기 반도체 기판의 주면의 제3 영역 및 제4 영역에, 상기 제1 게이트 절연막보다 막 두께가 두꺼운 제2 게이트 절연막을 형성하는 공정과,
    (b) 질소를 포함하는 분위기 속에서 상기 반도체 기판을 열 처리함으로써,상기 제3 영역의 상기 반도체 기판과 상기 제2 게이트 절연막과의 계면, 및 상기 제4 영역의 상기 반도체 기판과 상기 제2 게이트 절연막과의 계면에, 제1 질소 농도를 갖는 제1 질화 영역을 형성하고, 상기 제1 영역의 상기 반도체 기판과 상기 제1 게이트 절연막과의 계면, 및 상기 제2 영역의 상기 반도체 기판과 상기 제1 게이트 절연막과의 계면에, 상기 제1 질소 농도보다 높은 제2 질소 농도를 갖는 제2 질화 영역을 형성하는 공정과,
    (c) 상기 반도체 기판 상에 실리콘막을 퇴적한 후, 상기 제2 영역 및 상기 제4 영역의 상기 실리콘막 상에 제1 포토레지스트막을 형성하고, 상기 제1 영역 및 상기 제3 영역의 상기 실리콘막에 n형 불순물을 이온 주입함으로써, n형 실리콘막을 형성하는 공정과,
    (d) 상기 제2 영역 및 상기 제4 영역의 상기 실리콘막 상에 상기 제1포토레지스트막을 남겨, 상기 n형 실리콘막을 통하여 상기 반도체 기판에 p형 불순물을 이온 주입함으로써, 상기 반도체 기판의 상기 제1 영역에 제1 p형 웰을 형성하고, 상기 제3 영역에 제2 p형 웰을 형성하는 공정과,
    (e) 상기 제2 영역 및 상기 제4 영역의 상기 실리콘막 상에 상기 제1 포토레지스트막을 남겨, 상기 n형 실리콘막을 통하여 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각에 질소를 이온 주입함으로써,
    상기 제2 p형 웰과 상기 제2 게이트 절연막과의 계면에, 상기 제1 질화 영역의 질소를 그 일부에 포함하는 제3 질소 농도를 갖는 제3 질화 영역을 형성하고,
    상기 제1 p형 웰과 상기 제1 게이트 절연막과의 계면에, 상기 제2 질화 영역의 질소를 그 일부에 포함하고, 상기 제2 질소 농도보다 높은 제4 질소 농도를 갖는 제4 질화 영역을 형성하는 공정과,
    (f) 상기 제2 영역 및 상기 제4 영역의 상기 실리콘막과, 상기 제1 영역의 상기 n형 실리콘막의 각각의 상부에 제2 포토레지스트막을 형성하고, 상기 n형 실리콘막을 통하여 상기 제2 p형 웰에 n형 불순물을 이온 주입함으로써, 상기 제2 p형 웰에 형성되는 n 채널형 MISFET의 임계값 전압을 최적화하는 공정과,
    (g) 상기 제2 영역 및 상기 제4 영역의 상기 실리콘막과, 상기 제1 영역의 상기 n형 실리콘막의 각각의 상부에 상기 제2 포토레지스트막을 남겨, 상기 n형 실리콘막을 통하여 상기 제2 p형 웰에 질소를 이온 주입함으로써, 상기 제2 p형 웰과 상기 제2 게이트 절연막과의 계면에, 상기 제3 질화 영역의 질소를 그 일부에 포함하고, 상기 제4 질소 농도와 같거나, 그보다 높은 제5 질소 농도를 갖는 제5 질화 영역을 형성하는 공정과,
    (h) 상기 n형 실리콘막 상에 제3 포토레지스트막을 형성하고, 상기 제2 영역 및 상기 제4 영역의 상기 실리콘막에 p형 불순물을 이온 주입함으로써, p형 실리콘막을 형성하는 공정과,
    (i) 상기 n형 실리콘막 상에 상기 제3 포토레지스트막을 남기고, 상기 p형 실리콘막을 통하여 상기 반도체 기판에 n형 불순물을 이온 주입함으로써, 상기 반도체 기판의 상기 제2 영역에 제1 n형 웰을 형성하고, 상기 제4 영역에 제2 n형 웰을 형성하는 공정과,
    (j) 상기 n형 실리콘막 및 상기 p형 실리콘막을 각각 패터닝함으로써, 상기제1 p형 웰 및 상기 제2 p형 웰의 각각의 상부에 상기 n형 실리콘막으로 이루어지는 n형 도체편을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각의 상부에 상기 p형 실리콘막으로 이루어지는 p형 도체편을 형성하는 공정과,
    (k) 상기 (j) 공정의 후, 상기 제1 p형 웰 및 상기 제2 p형 웰의 각각에 n형 반도체 영역으로 이루어지는 소스, 드레인을 형성하고, 상기 제1 n형 웰 및 상기 제2 n형 웰의 각각에 p형 반도체 영역으로 이루어지는 소스, 드레인을 형성함으로써,
    상기 제1 n형 웰에, 상기 p형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제1 게이트 절연막과, 상기 p형 도체편을 포함하는 게이트 전극과, 상기 제2 질화 영역을 갖는 제1 p 채널형 MISFET를 형성하고,
    상기 제2 n형 웰에, 상기 p형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제2 게이트 절연막과, 상기 p형 도체편을 포함하는 게이트 전극과, 상기 제1 질화 영역을 갖는 제2 p 채널형 MISFET를 형성하고,
    상기 제1 p형 웰에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제1 게이트 절연막과, 상기 n형 도체편을 포함하는 게이트 전극과, 상기 제4 질화 영역을 갖는 제1 n 채널형 MISFET를 형성하고,
    상기 제2 p형 웰에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제2 게이트 절연막과, 상기 n형 도체편을 포함하는 게이트 전극과, 상기 제5 질화 영역을 갖는 제2 n 채널형 MISFET를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면의 제1 영역에 제1 게이트 절연막을 형성하고, 상기 반도체 기판의 주면의 제2 영역에, 상기 제1 게이트 절연막보다 막 두께가 두꺼운 제2 게이트 절연막을 형성하는 공정과,
    (b) 질소를 포함하는 분위기 속에서 상기 반도체 기판을 열 처리함으로써, 상기 제2 영역의 상기 반도체 기판과 상기 제2 게이트 절연막과의 계면에, 제1 질소 농도를 갖는 제1 질화 영역을 형성하고, 상기 제1 영역의 상기 반도체 기판과 상기 제1 게이트 절연막과의 계면에, 상기 제1 질소 농도보다 높은 제2 질소 농도를 갖는 제2 질화 영역을 형성하는 공정과,
    (c) 상기 (b) 공정의 후, 상기 제1 및 제2 게이트 절연막의 상부에 도체막을 형성하고, 상기 도체막을 통하여 상기 제1 및 제2 영역의 반도체 기판에, n 채널형 MISFET의 임계값 전압을 제어하기 위한 n형 불순물을 이온 주입하는 공정과,
    (d) 상기 제1 영역의 도체막 상에 포토레지스트막을 형성하고, 상기 제2 영역의 도체막을 통하여 상기 제2 영역의 반도체 기판에 n형 불순물을 이온 주입함으로써, 상기 제2 영역의 반도체 기판에 형성되는 n 채널형 MISFET의 임계값 전압을 최적화하는 공정과,
    (e) 상기 제1 영역의 도체막 상에 상기 포토레지스트막을 남겨, 상기 제2 영역의 도체막을 통하여 상기 제2 영역의 반도체 기판에 질소를 이온 주입함으로써, 상기 제2 영역의 반도체 기판과 상기 제2 게이트 절연막과의 계면에, 상기 제1 질화 영역의 질소를 그 일부에 포함하고, 상기 제2 질소 농도와 같거나 그보다 높은 제3 질소 농도를 갖는 제3 질화 영역을 형성하는 공정과,
    (f) 상기 도체막을 패터닝함으로써, 상기 제1 및 제2 게이트 절연막의 각각의 상부에 도체편을 형성하는 공정과,
    (g) 상기 (f) 공정의 후, 상기 제1 및 제2 영역의 반도체 기판의 각각에 n형 반도체 영역으로 이루어지는 소스, 드레인을 형성함으로써,
    상기 제1 영역의 반도체 기판에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제1 게이트 절연막과, 상기 도체편을 포함하는 게이트 전극과, 상기 제2 질화 영역을 갖는 제1 n 채널형 MISFET를 형성하고,
    상기 제2 영역의 반도체 기판에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 제2 게이트 절연막과, 상기 도체편을 포함하는 게이트 전극과, 상기 제3 질화 영역을 갖는 제2 n 채널형 MISFET를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면에 p형 웰 및 n형 웰을 형성한 후, 상기 p형 웰 및 상기 n형 웰의 각각의 표면에 게이트 절연막을 형성하는 공정과,
    (b) 질소를 포함하는 분위기 속에서 상기 반도체 기판을 열 처리함으로써, 상기 p형 웰과 상기 게이트 절연막과의 계면, 및 상기 n형 웰과 상기 게이트 절연막과의 계면에, 제1 질소 농도를 갖는 제1 질화 영역을 형성하는 공정과,
    (c) 상기 (b) 공정의 후, 상기 게이트, 절연막 상에 실리콘막을 형성하는 공정과,
    (d) 상기 n형 웰의 상부의 상기 실리콘막을 제1 포토레지스트막으로 덮고, 상기 p형 웰의 상부의 상기 실리콘막에 n형 불순물을 이온 주입함으로써, n형 실리콘막을 형성하는 공정과,
    (e) 상기 실리콘막 상에 상기 제1 포토레지스트막을 남기고, 상기 n형 실리콘막을 통하여, 상기 p형 웰에 질소를 이온 주입함으로써, 상기 p형 웰과 상기 게이트 절연막과의 계면에, 상기 제1 질화 영역의 질소를 그 일부에 포함하고, 상기 제1 질소 농도보다 높은 제2 질소 농도를 갖는 제2 질화 영역을 형성하는 공정과,
    (f) 상기 n형 실리콘막을 제2 포토레지스트막으로 덮고, 상기 n형 웰의 상부의 상기 실리콘막에 p형 불순물을 이온 주입함으로써, p형 실리콘막을 형성하는 공정과,
    (g) 상기 n형 실리콘막 및 상기 p형 실리콘막을 각각 패터닝함으로써, 상기 p형 웰의 상부에 상기 n형 실리콘막으로 이루어지는 n형 도체편을 형성하고, 상기 n형 웰의 상부에 상기 p형 실리콘막으로 이루어지는 p형 도체편을 형성하는 공정과,
    (h) 상기 (g) 공정의 후, 상기 p형 웰에 n형 반도체 영역으로 이루어지는 소스, 드레인을 형성하고, 상기 n형 웰에 p형 반도체 영역으로 이루어지는 소스, 드레인을 형성함으로써,
    상기 n형 웰에, 상기 p형 반도체 영역으로 이루어지는 소스, 드레인과, 상기게이트 절연막과, 상기 p형 도체편을 포함하는 게이트 전극과, 상기 제1 질화 영역을 갖는 p 채널형 MISFET를 형성하고,
    상기 p형 웰에, 상기 n형 반도체 영역으로 이루어지는 소스, 드레인과, 상기 게이트 절연막과, 상기 n형 도체편을 포함하는 게이트 전극과, 상기 제2 질화 영역을 갖는 n 채널형 MISFET를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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