JP2002033396A - コア・デバイス注入を用いて高特性、高信頼度の入力／出力デバイスおよびアナログと両立する入力／出力およびコア・デバイスの製造法 - Google Patents

コア・デバイス注入を用いて高特性、高信頼度の入力／出力デバイスおよびアナログと両立する入力／出力およびコア・デバイスの製造法

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JP2002033396A JP2001154287A JP2001154287A JP2002033396A JP 2002033396 A JP2002033396 A JP 2002033396A JP 2001154287 A JP2001154287 A JP 2001154287A JP 2001154287 A JP2001154287 A JP 2001154287A JP 2002033396 A JP2002033396 A JP 2002033396A
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Abstract

(57)【要約】 【課題】 アナログ・コア・デバイスおよびディジタル
・コア・デバイスを有する集積回路を製造する方法を提
供する。 【解決手段】 第１マスク層を用いてＰ型の添加不純物
が注入され、それによりｐＭＯＳディジタル・コア領
域、ｐＭＯＳＩ／Ｏ領域、ｐＭＯＳアナログ・コア領域
の中にドレイン延長領域が作成される。第２マスク層を
用いてＮ型の添加不純物が、ドレイン延長領域に対して
ｎＭＯＳアナログ・コア領域およびｎＭＯＳＩ／Ｏ領域
の少なくともドレイン側の中に注入され、およびｐＭＯ
Ｓディジタル・コア領域の中に注入される。このことに
より、ｐＭＯＳディジタル・コア領域の中にポケット領
域が作成されるが、しかしｐＭＯＳアナログ・コア領域
またはｐＭＯＳＩ／Ｏ領域の中にはポケット領域は作成
されない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
製造および処理工程に関する。さらに詳細に言えば、本
発明は高特性、高信頼度のデバイスを作成するための集
積注入段階の方法に関する。
【０００２】
【発明が解決しようとする課題】半導体基板（または半
導体基板の上に配置されたエピタクシャル・シリコン
層）の中に不純物を注入することは、半導体デバイスの
製造において重要である。すなわち、多結晶シリコン
（「ポリ」または「ポリシリコン」）ゲート構造体に不
純物を添加する段階、ポケットを作成する段階、ソース
領域およびドレイン領域を作成する段階、分離構造体を
作成する段階および半導体構造体の導電度を増加または
減少する段階を実行するために、多くの異なる注入段階
を実行することが必要である。これらの注入段階のすべ
てに付随する１つの問題点は、不純物の注入を１つの領
域から阻止するために、一方において他の領域を露出し
て不純物の注入を行うために（図１の開放領域１０２〜
１０６を見よ）、これらの注入段階において分離したマ
スク（図１ａおよび図１ｂのマスク１１８を見よ）を必
要とすることである。これらのマスクの作成は非常に高
価であり、そして特性寸法が絶えず縮小する傾向にある
ためにおよびフォトリソグラフィに関する現在の限界に
付随する困難さのために、これらのマスクを作成するこ
とは非常に難しい。存在する構造体を用いて不純物の注
入に対するマスクとして作用させることにより、これら
の問題点をいくらか緩和することができる。例えば、ゲ
ート構造体１０２，１１６（側壁スペーサを含まない）
および分離構造体を用いて、ドレイン延長体が作成され
る領域を定めることができる。それに加えて、側壁スペ
ーサを含むゲート構造体および分離構造体を用いて、ソ
ース領域およびドレイン領域を作成するために不純物が
注入される領域を定めることができる。けれども、この
自己整合法は、これらの半導体構造体の中に不純物を正
確に注入することに関する問題点のすべてを必ずしも解
決することができるわけではない。
【０００３】ｎＭＯＳ論理トランジスタおよびｐＭＯＳ
論理トランジスタ、高バイアス電圧のトランジスタ、ア
ナログ・トランジスタおよびその他のような多数個の異
なる種類のデバイスを用いる半導体チップでは、種々の
不純物添加領域を作成するために多数個の異なるマスク
が用いられる。例えば、それぞれの種類のデバイスに対
して、ドレイン延長体（「少量の不純物が添加されたド
レイン延長体、すなわちＬＤＤ（lightly doped drain
extensions）」とも呼ばれる）が別々に作成されるのが
典型的な場合である。それに加えて、ソース／ドレイン
注入体のように、ポケット注入体が分離して作成され
る。これらの異なるマスクのすべての場合において、
（特に、これらのマスクのすべてが重要なマスクである
から）処理工程は非常に複雑になりそしてコストが高く
なる。
【０００４】したがって、他の露出した構造体（典型的
には、この不純物で不純物添加が行われなかった構造
体）に損傷を与えることなく１つのデバイスの中に構造
体を作成するための注入を行うことができ、一方におい
て、複数個の異なる種類のデバイスを作成するのに必要
であるマスク段階の総数を減少させることができる方法
が要請されている。
【０００５】
【課題を解決するための手段】本発明は、アナログ・コ
アデバイスおよびディジタル・コアデバイスを有する集
積回路を製造する方法に関する。第１マスク層を用いる
ことにより、第１導電型の添加不純物が第１（例えばｐ
ＭＯＳ）ディジタル・コア・トランジスタ領域および第
１（例えばｐＭＯＳ）アナログ・コア領域の中に注入さ
れる。Ｉ／Ｏトランジスタをまた注入することができ
る。第２マスク層を用いることにより、第２導電型の添
加不純物が第２（例えばｎＭＯＳ）アナログ・コア領域
および第１（例えばｐＭＯＳ）ディジタル・コア領域の
少なくともドレイン側の中に注入される。このことによ
り、ディジタル・コア領域の中にポケット領域が作成さ
れるが、しかしアナログ・コア領域またはＩ／Ｏ領域の
中にはポケット領域は作成されない。
【０００６】本発明の１つの利点は、ｐＭＯＳコア・デ
ィジタル・デバイスおよびｎＭＯＳコア・ディジタル・
デバイスとｎＭＯＳコア・アナログ・デバイスおよびｐ
ＭＯＳコア・アナログ・デバイスを有する集積回路を製
造する方法、およびもし必要ならば、ｐＭＯＳコア・デ
ィジタル・デバイスおよびｎＭＯＳコア・ディジタル・
デバイスに対して要求されるマスクからただ１つの付加
的マスクを用いてｎＭＯＳＩ／ＯデバイスおよびｐＭＯ
ＳＩ／Ｏデバイスを有する集積回路を製造する方法が得
られることである。
【０００７】
【発明の実施の形態】すべての図面において、同等また
は等価な部品には同じ参照番号が付されている。図面は
本発明の方法の効用を示すためだけのものであって、す
べての図面は必ずしも同じ尺度で描かれているわけでは
ない。
【０００８】混合した電圧のＣＭＯＳデバイスの製造に
おける１つの心配は、他のデバイスの特性を認められる
程には劣化させることなく、チヤンネル・ホット・キャ
リアの確固とした信頼度を達成するために、入力／出力
デバイス（「Ｉ／Ｏデバイス」）に対して別々のＬＤＤ
マスクを付加することに伴うコストと複雑度に関するこ
とである。本発明は、ｐＭＯＳデバイスとｎＭＯＳデバ
イスとの両方に対してＩ／Ｏデバイスのドレイン延長体
を作成するために最少量のマスクを用いるが、一方にお
いてそれによりコアデバイスの特性および信頼度が認め
られる程に劣化することはない。本発明の１つの実施例
では、下記の処理工程が用いられる。すなわち、ｐＭＯ
Ｓコアドレイン延長体を作成するためにおよび（ｐＭＯ
ＳＩ／Ｏデバイスに対してポケットが形成されることを
避けながら）ｐＭＯＳＩ／Ｏデバイスに対するドレイン
延長体を作成するためにおよび（ｐＭＯＳアナログ・コ
アデバイスに対してポケットが形成されることを避けな
がら）ｐＭＯＳアナログ・コアデバイスに対するドレイ
ン延長体を作成するために、ＢＦ2ＨＤＤ注入を用いる
段階と、ｐＭＯＳコアデバイス・ポケットを作成するた
めにおよび（ｎＭＯＳＩ／Ｏデバイス・ポケットの形成
を避けながら）ｎＭＯＳＩ／Ｏデバイス・ドレイン延長
体を作成するためにおよびｎＭＯＳアナログ・コアデバ
イスに対するドレイン延長体を作成するために、リンの
ポケット注入を用いる段階とが用いられる。
【０００９】本発明の下記の説明は特定のデバイスを作
成することに関係しているが、反対の導電型の添加不純
物を用いることにより、反対の導電型のデバイスを同時
に作成するのに本発明の方法を用いることが可能であ
る。さらに、下記で説明されるのと同等のデバイスは、
本発明の方法を用いてこれらのデバイスと同時に作成す
ることができる。従来の高速熱焼鈍し処理工程、炉焼鈍
し処理工程、レーザ焼鈍し処理工程、または従来の任意
の他の熱処理工程を用いて、本発明の注入段階の後に行
われる焼鈍し段階を実行することができる。
【００１０】図１に示されているように、半導体構造体
１１２（半導体構造体１１２は、単結晶シリコンまたは
単結晶シリコン基板の上に作成されたエピタクシャル・
シリコン層のいずれかで構成されることが好ましい）の
中に、分離構造体１１４が作成される。分離構造体１１
４は、浅いトレンチ分離構造体（「ＳＴＩ（shallowtre
nch isolation）」）、フィールド酸化物領域、不純物
が添加された分離領域、前記の構造体および領域の組み
合わせ、または従来の任意の他の分離構造体で構成され
ることができる。ｐＭＯＳディジタル・コア領域１０
２、ｐＭＯＳＩ／Ｏ領域１０４、ｐＭＯＳアナログ・コ
ア領域１０６、ｎＭＯＳＩ／Ｏ領域１０８、およびｎＭ
ＯＳアナログ・コア領域１１０の中に、ゲート構造体１
１６が作成される。ゲート構造体１１６は、ゲート誘電
体層（このゲート誘電体層は、二酸化シリコン、窒化シ
リコン、酸化窒化物、高誘電率材料、これらの積層体、
またはこれらの任意の組み合わせであることが好まし
い）の上に配置されたゲート導電体（このゲート導電体
は、不純物が添加された多結晶シリコン、シリサイド、
金属、またはこれらの組み合わせで構成されることが好
ましい）で構成されることが好ましい。ｐＭＯＳディジ
タル・コア領域１０２、ｐＭＯＳＩ／Ｏ領域１０４、ｐ
ＭＯＳアナログ・コア領域１０６を露出するために、一
方においてｎＭＯＳＩ／Ｏ領域１０８、およびｎＭＯＳ
アナログ・コア領域１１０を阻止するために、マスク層
１１８（マスク層１１８は、フォトレジスト、または酸
化物、窒化物のようなハードマスク、または他の任意の
マスク材料で構成されることができる）がパターンに作
成される。
【００１１】次に、ブランケット注入段階が実行され
る。この注入段階では、これらの露出された領域の中に
Ｐ形不純物が注入されることが好ましい。Ｐ形不純物は
ホウ素であることが好ましい（ＢＦ2であることがさら
に好ましい）が、しかし任意の種類のＰ形添加不純物お
よび／または任意の不活性な不純物であることができ
る。注入の際の条件は、ＢＦ2、５〜15ｋｅＶ、 1×10
14〜10×1014ｃｍ-2であることが好ましい。もし必要な
らばこの注入段階の後に、高速焼鈍しまたは炉焼鈍しの
ような焼鈍し段階を実行することができる。本発明のこ
の注入段階の１つの利点は、ｐＭＯＳディジタル・コア
デバイス１０２またはｎＭＯＳデバイスの特性または信
頼性を劣化させることなく、この信頼性の高いｐＭＯＳ
Ｉ／Ｏデバイス１０４に対するドレイン延長体がアナロ
グ・フレンドリｐＭＯＳコアデバイス１０２に対するド
レイン延長体と同時に作成されることである。
【００１２】前記の注入段階の結果として作成されたド
レイン延長体領域１２２、１２４および１２６が図２に
示されている。次に、マスク層１１８が従来の処理技術
を用いて除去され、そしてマスク層１３２が作成され
る。マスク層１３２は、フォトレジストまたは任意の種
類のハードマスク材料で構成されることが好ましい。マ
スク層１３２は、ｐＭＯＳディジタル・コア領域１０
２、ｎＭＯＳＩ／Ｏ領域１０８およびｎＭＯＳアナログ
・コア領域１１０を露出し、一方においてｐＭＯＳＩ／
Ｏ領域１０４およびｐＭＯＳアナログ・コア領域１０６
を被覆することが好ましい。
【００１３】次に、Ｎ形不純物のブランケット注入が実
行される。このＮ形不純物は、リン、ヒ素、および／ま
たは他の任意の従来のＮ形添加不純物（およびこの注入
段階で不活性不純物を用いることができる、または用い
ないことができる）であることが好ましい。注入の条件
は、Ｐ、40〜70ｋｅＶ、 1×1013〜10×1013ｃｍ-2であ
ることが好ましい。この注入段階の後に、高速焼鈍しま
たは炉焼鈍しのような焼鈍し段階を実行することができ
る。本発明のこの注入段階の１つの利点は、ｐＭＯＳデ
バイス１０２、１０４または１０６の特性または信頼性
を劣化させることなく、信頼性されるｎＭＯＳＩ／Ｏデ
バイス１０８およびアナログ・フレンドリｎＭＯＳコア
１１０に対するドレイン延長体が作成されることであ
る。
【００１４】図３は、注入１３０の結果として作成され
た構造体を示した図である。ｐＭＯＳディジタル・コア
デバイス１０２の中のポケット１４０、およびｎＭＯＳ
Ｉ／Ｏデバイス１０８およびｎＭＯＳアナログ・コアデ
バイス１１０の中のドレイン延長体１４２および１４４
が、それぞれ示されている。マスク層１３２が除去さ
れ、そして標準的な処理工程が実行されて、これらのデ
バイスおよび他の半導体デバイスの製造が完成する。
【００１５】図４ａ〜図４ｂおよび図５ａ〜図５ｃは、
本発明の方法を用いてどのようにして非対称デバイスを
製造することができるかを示した図である。図４ａ〜図
４ｂは、非対称ｐＭＯＳディジタル・コアデバイスの製
造を示した図である。図５ａ〜図５ｃは、非対称ｎＭＯ
Ｓアナログ・コアデバイスの製造を示した図である。Ｐ
形注入体（ＢＦ2のようなホウ素を含む注入体であるこ
とが好ましい）およびソース領域とドレイン領域との両
方の中に注入を行うことができる非対称マスクを用い
て、ドレイン延長体領域４０６が作成される。このこと
は、図１の注入１２０と同時に行うことができる。この
注入段階の後または後で行われる処理工程の後、焼鈍し
段階（この焼鈍し段階は、高速焼鈍し段階、炉焼鈍し段
階、レーザ焼鈍し段階または他の任意の従来の焼鈍し段
階のいずれかであることが好ましい）を直接に実行する
ことができる。
【００１６】次に、ｐＭＯＳデバイスのソース側または
ドレイン側のいずれかを阻止するために、しかし好まし
くはｐＭＯＳデバイスのドレイン側を阻止するために、
マスク４０２（マスク４０２は、マスク１３２と同じで
あることができる）が作成される。次に、Ｎ形不純物の
注入が実行される。この注入段階の処理工程の条件は、
Ｐ、40〜70ｋｅＶ、 1×1013〜10×1013ｃｍ-2であるこ
とが好ましい。添加される不純物の種類は、リン、ヒ
素、不活性不純物、前記不純物の組み合わせ、または他
の任意のＮ形不純物を有する。この注入段階によりポケ
ット４１０が作成され、そしてその後、次の焼鈍し段階
を行うことができる。後で行われるこの焼鈍し段階は、
高速熱焼鈍し段階、炉焼鈍し段階、または他の任意の従
来の焼鈍し段階によって実行することができる。
【００１７】図５ａ〜図５ｃに示されているように、ｎ
ＭＯＳデバイスのソース領域またはドレイン領域のいず
れかを阻止するために、マスク層５０２（このマスク層
５０２は、フォトレジストまたは従来の任意のハードマ
スク材料であることが好ましい）が作成される。しかし
マスク層５０２は、このｎＭＯＳデバイスのソース領域
は露出したままドレイン領域を阻止するように作成され
ることが好ましい。次に、注入５０４が実行され、それ
によりドレイン延長領域５１２およびポケット５１０が
作成される。注入５０４は、（ドレイン延長領域５１２
を作成するための）Ｎ形添加不純物と、（ポケット５１
０を作成するための）Ｐ形添加不純物との両方で構成さ
れる。このＮ形添加不純物は、ヒ素、リン、不活性不純
物、前記不純物の組み合わせ、または他の任意のＮ形不
純物を有することが好ましく、そしてＰ形添加不純物は
ホウ素を有することが好ましい。注入の条件は、Ａｓ、
5〜15ｋｅＶ、 1×1014〜10×1014ｃｍ-2およびＢ、 5
〜20ｋｅＶ、 0.5×1013〜5×1013ｃｍ-2であることが
好ましい。
【００１８】マスク層５０２が除去される。そしてマス
ク層５０６が作成される。マスク層５０６はマスク層１
３２（フォトレジストおよび／またはハードマスク材料
であることが好ましい）と同じであることができる。マ
スク層５０６はソース領域を被覆し、一方においてドレ
イン領域を露出したままにする。次に、注入５０８が実
行され、それによりドレイン延長領域５２０が作成され
る。注入５０８は、Ｎ形添加不純物（このＮ形添加不純
物はリン、ヒ素、不活性不純物、前記不純物の組み合わ
せ、または他の任意のＮ形添加不純物を有することが好
ましい）で構成され、そしてこの段階の注入条件は、
Ｐ、40〜70ｋｅＶ、 1×1013〜10×1013ｃｍ-2であるこ
とが好ましい。
【００１９】本発明を用いてＩ／Ｏデバイスおよびコア
デバイスを作成することにより、ｐＭＯＳコア・ディジ
タル・デバイスおよびｎＭＯＳのコア・ディジタル・デ
バイスを作成するために要求されるマスクから、ｎＭＯ
ＳＩ／Ｏ、およびｐＭＯＳＩ／Ｏ、ｎＭＯＳアナログ・
コア、およびｐＭＯＳアナログ・コア・デバイスを付加
的に作成するのに、ただ１つの付加的なマスクだけが必
要である。コアｐＭＯＳデバイスが不変であることに注
目されたい。それは、コアｐＭＯＳデバイスに対する注
入が要求される注入から変わっていないからである。そ
れよりむしろ、このコア注入がｐＭＯＳコア・ディジタ
ル・デバイス以外のデバイスを作成するのに用いられて
いる。
【００２０】アナログ・フレンドリｎＭＯＳコアおよび
アナログ・フレンドリｐＭＯＳコアを備えたディジタル
・コアｐＭＯＳデバイスに対して、もしＩ／Ｏデバイス
が作成されなくても、本発明の方法が用いられることが
なお好ましい。換言すれば、本発明の方法のすべての利
点を達成するために、Ｉ／Ｏデバイスの存在は必要では
ない。
【００２１】前記において、本発明の特定の実施例が説
明されが、これは本発明の範囲がこれらの実施例に限定
されることを意味するものではない。本明細書に説明さ
れた方法に基づいて多くの実施例が可能であることは、
当業者には分かるであろう。本発明の範囲は、添付され
た請求項によってのみ限定される。
【００２２】以上の説明に関して更に以下の項を開示す
る。 （１） 半導体本体の上に複数個のゲート電極を作成す
る段階と、第１マスク層を用いて第１ディジタル・コア
領域および第１アナログ・コア領域の中に第１導電型の
添加不純物を注入する段階と、第２マスク層を用いて第
２アナログ・コア領域および前記第１ディジタル・コア
領域の少なくともドレイン側の中に第２導電型の添加不
純物を注入する段階と、を有する集積回路を製造する方
法。 （２） 第１項記載の方法において、第１導電型の添加
不純物を注入する前記段階がまた第１Ｉ／Ｏ領域の中に
注入を行いおよび第２導電型の添加不純物を注入する前
記段階がまた第２Ｉ／Ｏ領域の中に注入を行う方法。 （３） 第１項記載の方法において、前記第１導電型の
添加不純物がＰ形不純物であり、前記第２導電型の添加
不純物がＮ形不純物であり、前記第１ディジタル・コア
領域がｐＭＯＳディジタル・コア領域であり、前記第１
アナログ・コア領域がｐＭＯＳアナログ・コア領域であ
り、前記第２アナログ・コア領域がｎＭＯＳアナログ・
コア領域である方法。 （４） 第１項記載の方法において、前記第１導電型の
添加不純物がホウ素である方法。 （５） 第１項記載の方法において、前記第２導電型の
添加不純物がリンである方法。 （６） 第１項記載の方法において、第２導電型の添加
不純物を注入する前記段階がまた前記第１アナログ領域
のソース側の中に注入を行う方法。 （７） 第１項記載の方法において、前記少なくともド
レイン側が前記第２アナログ・コア領域のドレイン側お
よびソース側の両方を有する方法。 （８） 第１項記載の方法において、前記少なくともド
レイン側が前記第２アナログ・コア領域のドレイン側の
みを有し、および第３マスク層を用いて前記第２アナロ
グ・コア領域のソース側にドレイン延長領域およびポケ
ット領域を作成する段階をさらに有する方法。
【００２３】（９） 半導体本体の上に複数個のゲート
電極を作成する段階と、ｐＭＯＳディジタル・コア領域
およびｐＭＯＳアナログ・コア領域を露出しおよびｎＭ
ＯＳアナログ・コア領域を被覆する第１マスク層を前記
半導体本体の上に作成する段階と、第１マスク層を用い
て前記ｐＭＯＳディジタル・コア領域および前記ｐＭＯ
Ｓコア・アナログ領域の中にＰ形不純物を注入する段階
と、前記第１マスク層を除去する段階と、前記ｎＭＯＳ
アナログ・コア領域および前記ｐＭＯＳディジタル・コ
ア領域の少なくともドレイン側をを露出しおよび前記ｐ
ＭＯＳアナログ・コア領域を被覆する第２マスク層を前
記半導体本体の上に作成する段階と、第２マスク層を用
いて前記ｎＭＯＳアナログ・コア領域および前記ｐＭＯ
Ｓディジタル・コア領域の少なくともドレイン側の中に
Ｎ形の不純物を注入する段階と、を有する集積回路を製
造する方法。 （１０） 第９項記載の方法において、Ｐ型の添加不純
物を注入する前記段階がまたｐＭＯＳＩ／Ｏ領域の中に
注入を行いおよびＮ型の添加不純物を注入する前記段階
がまたｎＭＯＳＩ／Ｏ領域の中に注入を行う方法。 （１１） 第９項記載の方法において、前記Ｐ型の添加
不純物がホウ素である方法。 （１２） 第９項記載の方法において、前記Ｎ型の添加
不純がリンである方法。 （１３） 第９項記載の方法において、前記Ｎ型の不純
物を注入する前記段階がまた前記ｐＭＯＳアナログ領域
のソース側の中に注入を行う方法。 （１４） 第９項記載の方法において、前記少なくとも
ドレイン側が前記ｎＭＯＳアナログ・コア領域のドレイ
ン側とソース側との両方を有する方法。 （１５） 第９項記載の方法において、前記少なくとも
ドレイン側が前記ｎＭＯＳアナログ・コア領域のドレイ
ン側のみを有し、および第３マスク層を用いて前記ｎＭ
ＯＳアナログ・コア領域のソース側にドレイン延長領域
およびポケット領域を作成する段階をさらに有する方
法。
【００２４】（１６） アナログ・コア・デバイスおよ
びディジタル・コア・デバイスを有する集積回路を製造
する方法が開示される。第１マスク層１１８を用いてＰ
型の添加不純物が注入され、それによりｐＭＯＳディジ
タル・コア領域１０２、ｐＭＯＳＩ／Ｏ領域１０４、ｐ
ＭＯＳアナログ・コア領域１０６の中にドレイン延長領
域１２６、１２２、１２４が作成される。第２マスク層
１３２を用いてＮ型の添加不純物が、ドレイン延長領域
１４２、１４４に対してｎＭＯＳアナログ・コア領域１
１０およびｎＭＯＳＩ／Ｏ領域１０８の少なくともドレ
イン側の中に注入され、およびｐＭＯＳディジタル・コ
ア領域１０２の中に注入される。このことにより、ｐＭ
ＯＳディジタル・コア領域１０２の中にポケット領域１
４０が作成されるが、しかしｐＭＯＳアナログ・コア領
域１０６またはｐＭＯＳＩ／Ｏ領域１０４の中にはポケ
ット領域１４０は作成されない。
【図面の簡単な説明】
【図１】本発明の１つの実施例の方法を用いて製造され
る製造途中のデバイスの初期の段階の横断面図。
【図２】図１の段階の次の段階の横断面図。
【図３】図２の段階の次の段階の横断面図。
【図４】本発明のまた別の実施例の方法を用いて製造さ
れる製造途中のデバイスの横断面図であって、ａは初期
の段階の横断面図、ｂはａの段階の次の段階の横断面
図。
【図５】本発明のさらに別の実施例の方法を用いて製造
される製造途中のデバイスの横断面図であって、ａは初
期の段階の横断面図、ｂはａの段階の次の段階の横断面
図、ｃはｂの段階の次の段階の横断面図。
【符号の説明】
１１６ ゲート電極 １１８、５０２ 第１マスク層 １３２、５０６ 第２マスク層 １２６、１２２、１２４、４０６、５１２ ドレイン延
長体領域 １４０、４１０、５１０ ポケット領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｆターム(参考） 5F038 AV06 DF12 EZ13 EZ14 EZ20 5F048 AA09 AB03 AB06 AB07 AC01 AC03 BA01 BA02 BB05 BB08 BB09 BB11 BB12 BC03 BD04 BG12 BG13 DA01

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体本体の上に複数個のゲート電極を
    作成する段階と、 第１マスク層を用いて第１ディジタル・コア領域および
    第１アナログ・コア領域の中に第１導電型の添加不純物
    を注入する段階と、 第２マスク層を用いて第２アナログ・コア領域および前
    記第１ディジタル・コア領域の少なくともドレイン側の
    中に第２導電型の添加不純物を注入する段階と、を有す
    る集積回路を製造する方法。
JP2001154287A 2000-05-23 2001-05-23 コア・デバイス注入を用いて高特性、高信頼度の入力／出力デバイスおよびアナログと両立する入力／出力およびコア・デバイスの製造法 Pending JP2002033396A (ja)

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