JP3497059B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、ｐチャネル型ＭＯＳトランジスタ
（以下、ｐＭＯＳという。）には、ｎ型及びｐ型導電性
の多結晶シリコンゲート電極を備え、ｎチャネル型ＭＯ
Ｓトランジスタ（以下、ｎＭＯＳという。）には、ｎ型
導電性の多結晶シリコンゲート電極を備えたＣＭＯＳ型
半導体装置の製造方法に関する。 【０００２】 【従来の技術】シリコンＭＯＳ型半導体装置は、消費電
力の低さ、回路設計の容易さなどからｎＭＯＳとｐＭＯ
Ｓを組み合わせたＣＭＯＳ構成が一般に用いられてい
る。 【０００３】ＣＭＯＳ型半導体装置において、より低電
力ＣＭＯＳデバイスの要求が高まり、電源電圧を下げる
必要が生じてきている。このためには、低い閾値電圧
（Ｖｔｈ）を有するＭＯＳトランジスタが必要である。
しかし、この低閾値電圧化によるサブスレッショルドリ
ーク電流と短チャネル効果に起因する消費電力の増加が
問題になる。 【０００４】ＣＭＯＳプロセスにおいては、通常、ゲー
ト電極材料に、ｎ型多結晶シリコンが用いられている
が、閾値電圧調整の点から、ｐＭＯＳ側は埋め込みチャ
ネル型として動作させるため、短チャネル効果が顕著に
生じ、またサブスレッショルドリーク電流も大きい。 【０００５】一方、ｐＭＯＳのゲート電極材料として、
ｐ型多結晶シリコンを用いると、表面チャネル型として
動作させることができ、短チャネル効果を抑制すること
ができる。多結晶シリコンへのドーピングとしては、ボ
ロン（Ｂ）とフッ化ボロン（ＢＦ2）があるが、フッ化
ボロン（ＢＦ2）はフッ素による酸化シリコン（Ｓｉ
Ｏ2）とシリコン（Ｓｉ）界面におけるボロン（Ｂ）の
偏析係数の変化により、ボロンの突き抜け現象が起こ
り、閾値電圧の低下や、ゲート酸化膜の信頼性の低下を
招くという問題があった。このため、ゲート電極へのド
ーピングの材料としてはボロン（Ｂ）が用いられ、ｐＭ
ＯＳのソース／ドレイン領域のドーピングと兼用されて
いる。 【０００６】ｐＭＯＳのソース／ドレイン部にボロン
（Ｂ）を用いた場合、浅い接合を得ることは困難であ
り、微細化に対して不利である。逆に、高い耐圧のトラ
ンジスタを形成する場合は、ボロン（Ｂ）は有効である
が、多結晶シリコンゲートの空乏化という問題から濃度
を薄くする方向にも余裕がない。 【０００７】ＣＭＯＳプロセスにおける従来の低閾値電
圧のｐＭＯＳを製造する方法を図７（ａ）ないし図７
（ｄ）に従い説明する。 【０００８】図７（ａ）に示すように、シリコン半導体
基板１上のｎＭＯＳ形成領域１６およびｐＭＯＳ形成領
域１７、１８にそれぞれｐウェル２及びｎウェル１２を
形成する。次に、周知のＬＯＣＯＳ法により、素子分離
のフィールド酸化膜４を形成する。次いで、ゲート酸化
膜３を形成し、各トランジスタの閾値電圧を調整するた
めチャネルドーピングを行う。そして、ゲート酸化膜３
上にゲート電極となる多結晶シリコン膜５をＣＶＤ法に
より堆積する。この多結晶シリコン膜はアナログ用の抵
抗層としても用いられるため、所定の抵抗値が得られる
ように、多結晶シリコン膜５の全面に不純物ドーピング
を行う。通常、抵抗の制御性の点から燐（Ｐ）をイオン
注入でドーピングする。 【０００９】続いて、図７（ｂ）に示すように、ｎ型ゲ
ート電極を形成するために、抵抗層となる領域とｐＭＯ
Ｓ形成領域１８をマスク６で覆い、燐（Ｐ）の高濃度ド
ーピングを行う。この高濃度ドーピングは、イオン注入
で行う場合と９００〜１０００℃の熱拡散で導入する場
合がある。熱拡散の場合は、マスク６は通常酸化膜が用
いられ、イオン注入の場合は、フォトレジストが用いら
れることが多い。この高濃度ドーピングの結果、多結晶
シリコン膜５は、ｎ+型多結晶シリコン膜７となる。 【００１０】その後、図７（ｃ）に示すように、エッチ
ングにて多結晶シリコン５、７を所定の形状に加工し、
ｎＭＯＳのゲート電極７ａ、ｐＭＯＳのゲート電極７
ｂ、５および抵抗層５を形成する。続いて、ｎＭＯＳの
ソース／ドレイン領域１４、１４を形成するために、ｎ
ＭＯＳ形成領域１６以外をマスク１０で覆い、ｎ型の不
純物の高濃度ドーピングを行う。 【００１１】続いて、図７（ｄ）に示すように、ｐＭＯ
Ｓのソース／ドレイン１５、１５とｐＭＯＳ１８のｐ型
ゲート電極９に対するｐ+型不純物高濃度ドーピングを
行うため、ｐＭＯＳ形成領域１７、１８以外をマスク１
１で覆い、ボロン（Ｂ）をイオン注入する。 【００１２】 【発明が解決しようとする課題】上記した方法では、ｐ
ＭＯＳのソース／ドレイン１５、１５のイオン注入とｐ
ＭＯＳ１８のゲート電極９へのドーピングも同時に行わ
れるため、フッ化ボロン（ＢＦ2）を注入することが困
難である。フッ化ボロン（ＢＦ2）をゲートに高濃度ド
ーピングした場合、フッ素（Ｆ）の存在により、ボロン
（Ｂ）が増速拡散してゲート酸化膜３を突き抜けてチャ
ネル領域にまで達し、閾値電圧の低下を招いたり、ゲー
ト酸化膜３中に多量のボロン（Ｂ）が拡散するために、
ゲート酸化膜３の信頼性が低下することが知られてい
る。従って、ｐＭＯＳのソース／ドレイン１５、１５を
浅く形成することが困難となり、短チャネル効果の増大
を招いていた。 【００１３】また、１０Ｖ以上の耐圧を有するｐＭＯＳ
を考えた場合、トランジスタの耐圧はドレイン端部での
電界集中による降伏で決定されており、ドレインの不純
物濃度を下げる必要がある。しかしながら、ｐ+型多結
晶シリコンをｐＭＯＳのゲート電極として用いる場合、
ゲート電極の不純物濃度が下がるとゲートの空乏化とい
う問題が生じる。 【００１４】これは、ｐ+型多結晶シリコンとゲート酸
化膜との界面付近でｐ型不純物濃度が低下していた場合
に見られる現象で、トランジスタのゲートに電圧を印加
すると多結晶シリコン側に空乏層が拡がり、チャネル形
成が不十分になり、結果的にトランジスタの相互コンダ
クタンス（ｇｍ）が低下するものである。これを防止す
るためには、多結晶シリコンの膜厚にもよるが、膜厚３
００〜４００ｎｍの場合、ドーズ量２×１０15〜３×１
０15ｃｍ-2程度のボロン（Ｂ）のイオン注入とボロン
（Ｂ）がゲート酸化膜中に突き抜けない程度の８５０〜
９００℃の熱処理が必要である。このため、ドレイン端
部の不純物濃度を最適化できず、高い耐圧を有するトラ
ンジスタを実現することが困難であった。 【００１５】この発明は、上述した従来の問題点を解消
するためになされたものにして、微細化が可能で、高い
ゲート信頼性を有するとともに、高い耐圧を有する低閾
値電圧（Ｖｔｈ）のｐＭＯＳトランジスタを提供するこ
とを目的とする。 【００１６】 【課題を解決するための手段】この発明の半導体装置の
製造方法は、シリコン半導体基板上にゲート酸化膜を介
して多結晶シリコン膜を形成した後、ｎ型多結晶シリコ
ン膜となる領域以外をマスクで覆い多結晶シリコン膜に
燐を加速電圧３０〜５０ｋｅＶ、ドーズ量５×１０ 15 〜
１×１０ 16 ｃｍ -2 の条件でイオン注入して導入し、その
後、ｐ型多結晶シリコン膜となる領域以外をマスクで覆
い多結晶シリコン膜にボロンを加速電圧１０〜３０ｋｅ
Ｖ、ドーズ量１×１０ 15 〜５×１０ 15 ｃｍ -2 の条件でイ
オン注入して導入し、続いて、前記多結晶シリコン膜を
パターニングしてｎチャネル型ＭＯＳ素子とｐチャネル
型ＭＯＳ素子のゲート電極をそれぞれ形成した後、ｎチ
ャネル型ＭＯＳ素子形成領域以外をマスクで覆いｎチャ
ネル型ＭＯＳ素子形成領域の基板内に前記ゲート電極を
マスクとしてｎ型不純物を導入した後、熱処理を施して
活性化させてソース及びドレイン領域を形成するととも
に、前記ゲート電極の表面を高濃度多結晶シリコンの増
速酸化によりフッ化ボロンの導入を阻止する膜厚の酸化
膜で被覆した後、ｐチャネル型ＭＯＳ素子形成領域以外
をマスクで覆いｐチャネル型ＭＯＳ素子形成領域の基板
内に酸化膜で被覆されたゲート電極をマスクとしてフッ
化ボロンを導入しソース及びドレイン領域を形成するこ
とを特徴とする。 【００１７】上記したように、この発明によれば、ＣＭ
ＯＳ、ＢｉＣＭＯＳ等のＬＳＩ製造工程において、ゲー
ト電極となるｐ型多結晶シリコンへのドーピングとソー
ス／ドレイン形成のためのドーピングを分離する。そし
て、ソース／ドレイン形成前にゲート電極となるｐ型多
結晶シリコン膜をフッ化ボロンの導入を阻止する膜厚の
酸化膜で覆うことで、フッ化ボロン（ＢＦ2）のゲート
電極への導入が阻止され、ソース／ドレイン形成にフッ
化ボロン（ＢＦ2）の使用が可能となる。この結果、従
来例に比較して、短チャネル効果の少ない低閾値電圧ｐ
型ＭＯＳを実現することができる。 【００１８】 【発明の実施の形態】以下、この発明の実施の形態につ
き図１（ａ）ないし図２（ｂ）に従い説明する。この実
施の形態においては、ＣＭＯＳプロセスを用いて、アナ
ログ集積回路を構成する場合について説明する。そし
て、この実施の形態においては、アナログ用に多結晶シ
リコン抵抗層も搭載している。尚、従来例と同一部分に
は同一符号を付す。 【００１９】まず、図１（ａ）に示すように、シリコン
半導体基板１上のｎＭＯＳ形成領域１６およびｐ型ＭＯ
Ｓ形成領域１７、１８にそれぞれｐウェル２及びｎウェ
ル１２を形成した後、周知のＬＯＣＯＳ法により、素子
分離のためのフィールド酸化膜４を形成する。次いで、
ゲート酸化膜３を形成し、各トランジスタの閾値電圧を
調整するため、チャネルドーピングを行う。そして、ゲ
ート酸化膜３上にゲート電極となる多結晶シリコン膜５
をＣＶＤ法により堆積する。この多結晶シリコン膜はア
ナログ用の抵抗層としても用いられるため、所定の抵抗
値が得られるように、多結晶シリコン膜５の全面に不純
物ドーピングを行う。この実施の形態においては、抵抗
の制御性の点から燐（Ｐ）を加速電圧３０〜５０ｋｅ
Ｖ、ドーズ量１×１０14〜５×１０14ｃｍ-2の条件でイ
オン注入する。 【００２０】続いて、図１（ｂ）に示すように、ｎＭＯ
Ｓ１６とｐＭＯＳ１７とのｎ型ゲート電極を形成するた
めに、抵抗層とｐＭＯＳ形成領域１８をマスク６で覆
い、ｎＭＯＳ形成領域１６およびｐＭＯＳ形成領域１７
上の多結晶シリコン膜５に燐（Ｐ）を高濃度でドーピン
グする。この高濃度ドーピングは、イオン注入で行う場
合と９００〜１０００℃の熱拡散で導入する場合があ
る。前述したように、熱拡散の場合は、マスク６は通常
酸化膜が用いられ、イオン注入の場合は、フォトレジス
トが用いられる。この実施の形態においては、燐（Ｐ）
を加速電圧３０〜５０ｋｅＶ、ドーズ量５×１０15〜１
×１０16ｃｍ-2の条件でイオン注入する。この高濃度ド
ーピングの結果、多結晶シリコン膜５は、ｎ型ゲート電
極として用いられるｎ+型多結晶シリコン膜７となる。 【００２１】その後、図１（ｃ）に示すように、ｐＭＯ
Ｓのｐ型ゲート電極を形成するために、マスク８でｐＭ
ＯＳ形成領域１８以外を覆い、ボロン（Ｂ）をイオン注
入で多結晶シリコン膜５にドーピングする。この時、ド
ーピング量は、ｐＭＯＳのソース／ドレインについて全
く考慮する必要がなく、ｐ型ゲート電極９の空乏化とゲ
ート酸化膜３への突き抜けについてのみ制約を受け、ｐ
型ゲート電極用に最適化したドーピング量を設定するこ
とができる。この実施の形態では、ボロン（Ｂ）を加速
電圧１０〜３０ｋｅＶ、ドーズ量１×１０15〜５×１０
15ｃｍ-2の条件でイオン注入する。このボロン（Ｂ）の
ドーピングで多結晶シリコン膜は、ｐ型ゲート電極とし
て用いられるｐ+型多結晶シリコン膜９となる。 【００２２】次に、図１（ｄ）に示すように、エッチン
グにより多結晶シリコン膜５、７、９を所定の形状に加
工し、ｎＭＯＳのｎ型ゲート電極７ａ、ｐＭＯＳのｎ型
ゲート電極７ｂ、ｐＭＯＳのｐ型ゲート電極９及び多結
晶シリコン抵抗５を形成する。続いて、ｎＭＯＳのソー
ス／ドレイン領域１４、１４を形成するために、ｎＭＯ
Ｓ領域１６以外をマスク１０で覆い、ｎ型不純物の高濃
度ドーピングを行い、活性化のために熱処理を行う。こ
の実施の形態においては、燐（Ｐ）を加速電圧５０ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した
後、熱処理を施した。 【００２３】この熱処理で、高濃度多結晶シリコンの増
速酸化を利用してｐ+型多結晶シリコン９上に１００ｎ
ｍ程度の酸化膜１３を成長させる。この酸化膜１３はｐ
+型多結晶シリコン膜９へのフッ化ボロン（ＢＦ2）の導
入を阻止するものである。また、多結晶シリコン７ａ、
７ｂ、５上にも同様に酸化膜１３が形成される。 【００２４】その後、図２（ａ）に示すように、ｐＭＯ
Ｓのソース／ドレイン領域１５、１５を形成するため
に、ｐＭＯＳ領域１７、１８以外をマスク１１で覆い、
ｐ+型高濃度ドーピングのために、フッ化ボロン（Ｂ
Ｆ2）をイオン注入する。この実施の形態では、フッ化
ボロン（ＢＦ2）を加速電圧３０〜５０ｋｅＶ、ドーズ
量２×１０15〜３×１０15ｃｍ-2の条件でイオン注入す
る。ｐＭＯＳのソース／ドレイン領域１５、１５の活性
化は後工程の層間膜のリフロー等を兼ねて行うとより浅
い接合が得られる。 【００２５】このようなプロセスを経て図２（ｂ）に示
すように、ｎＭＯＳトランジスタ１６、ｐＭＯＳトラン
ジスタ１７、１８及びポリシリコン抵抗１９を有するア
ナログ集積回路が形成される。 【００２６】次に、マスク−ＬＤＤ導入による高い耐圧
を有するｐ型ＭＯＳを形成するこの発明の参考例を図３
（ａ）ないし図３（ｄ）に従い説明する。 【００２７】多結晶シリコン膜５、７ａ、７ｂ、９を所
定の形状に加工するまでは、上述した図１（ａ）ないし
図１（ｄ）と同じ方法により形成する。 【００２８】そして、所定の形状の多結晶シリコン膜を
形成した後、図３（ａ）に示すように、ｐＭＯＳ形成領
域１７、１８以外をマスク１０で覆い、ｐ型低濃度ドー
ピングのために、ボロン（Ｂ）を加速電圧３０ｋｅＶ、
ドーズ量５×１０12ｃｍ-2の条件でイオン注入し、ｐ-
型領域１５ａを形成する。この低濃度のｐ-接合によ
り、ドレイン端部での電界集中が緩和され、高い耐圧の
トランジスタが実現できる。 【００２９】次に、図３（ｂ）に示すように、ｎＭＯＳ
のソース／ドレイン領域１４を形成するために、ｎＭＯ
Ｓ形成領域１６以外をマスク１０で覆い、ｎ型高濃度ド
ーピングを行い、活性化のために熱処理を行う。この実
施の形態においては、燐（Ｐ）を加速電圧５０ｋｅＶ、
ドーズ量５×１０15ｃｍ-2の条件でイオン注入した後、
熱処理を施した。この熱処理で、高濃度多結晶シリコン
の増速酸化を利用してｐ+型多結晶シリコン膜９上に１
００ｎｍ程度の酸化膜１３を成長させる。また、多結晶
シリコン膜７ａ、７ｂ、５にも酸化膜１３が形成され
る。 【００３０】その後、図３（ｃ）に示すように、ｐＭＯ
Ｓの高濃度ソース／ドレイン領域１５ｂを形成するため
に、ｐＭＯＳ形成領域１７、１８以外をマスク１１で覆
い、ｐ型高濃度ドーピングを行う。この時のマスク１１
はゲート電極７ｂ、９をゲート電極端から所定の間隔を
有し覆うようになっており、ＬＤＤ構造とする。この実
施の形態では、フッ化ボロン（ＢＦ2）を加速電圧３０
〜５０ｋｅＶ、ドーズ量２×１０15〜３×１０15ｃｍ-2
の条件でイオン注入する。この結果、ＬＤＤ構造を有す
るｐＭＯＳトランジスタが形成される。 【００３１】このようなプロセスを経て図３（ｄ）に示
すように、ｎＭＯＳ１６、ＬＤＤ構造のｐＭＯＳ１７、
１８及び多結晶シリコン抵抗１９を有するアナログ集積
回路が形成される。 【００３２】上記したマスク−ＬＤＤ構造の耐圧の高い
トランジスタは、微細化には不向きであるが、低い耐圧
のものも混載することが可能であり、使い分けが自由で
ある。 【００３３】次に、上記した図１ないし図２に示すこの
発明の実施の形態によるプロセスに基づいて得られたｐ
ＭＯＳのトランジスタ特性を図７に示すプロセスにより
製造した従来のｐＭＯＳトランジスタと比較した。ここ
では、アナログＣＭＯＳプロセスを想定し、ゲート酸化
膜の膜厚は２５ｎｍ、ゲート電極となる多結晶シリコン
膜の膜厚は４００ｎｍとした。また、閾値電圧は−０．
４Ｖである。 【００３４】図４に示すように、ゲート酸化膜３の信頼
性の低下は、ボロン突き抜けが原因であるため、その指
標として、フラットバンド電圧シフトを、また、ゲート
空乏化については相互コンダクタンス（ｇｍ）低下を指
標とすると、多結晶シリコン膜の膜圧が４００ｍｍの場
合はボロン（Ｂ）のドーズ量は２×１０15〜３×１０15
ｃｍ-2の間がよいことがわかる。この最適値は、ポリシ
リコン膜厚と、その後の熱処理により変わる。 【００３５】この条件にて、図５に示すように、従来法
でｐＭＯＳを形成した場合に得られるソース／ドレイン
拡散の横方向の拡がりｘｊは０．３５〜０．４５μｍと
なる。一方、この発明の方法では、ソース／ドレイン拡
散はソース／ドレイン領域をフッ化ボロン（ＢＦ2）に
て形成可能であり、且つゲート電極のドーズ量とは別に
設定できるため、ソース／ドレイン領域の拡散の横方向
拡がりｘｊを０．２〜０．２５μｍとすることができ
る。 【００３６】また、ｐＭＯＳのリーク電流を比較する
と、この発明を用いて、ソース／ドレイン領域にフッ化
ボロン（ＢＦ2）を採用した場合、図６に示すように、
１０-12Ａ／μｍのリーク電流では１．５μｍのゲート
長まで微細化可能である。 【００３７】このように、この発明の方法により製造し
たｐＭＯＳトランジスタは従来の方法で製造したｐＭＯ
Ｓトランジスタに比べ特性がよくなっていることが分か
る。 【００３８】上記した実施の形態におけるイオン注入の
条件等はプロセス条件やデバイスの用途により最適条件
は変わる。また、上述した実施の形態においては、ｎＭ
ＯＳトランジスタのソース／ドレイン領域の形成におい
て、燐（Ｐ）をイオン注入しているが、用途によっては
砒素（Ａｓ）を用いてもよい。 【００３９】更に、上記した実施の形態においては、ゲ
ート電極上の酸化膜の形成を、ｎＭＯＳのソース／ドレ
イン領域の活性化の熱処理により形成しているが、ｎＭ
ＯＳのソース／ドレイン形成前にゲート電極上に酸化膜
を形成してもよい。 【００４０】 【発明の効果】上記したように、この発明によれば、Ｃ
ＭＯＳ、ＢｉＣＭＯＳ等のＬＳＩ製造工程において、ゲ
ート電極となるｐ型多結晶シリコンへのドーピングとソ
ース／ドレイン形成のためのドーピングを分離し、そし
て、ソース／ドレイン形成前にゲート電極となるｐ型多
結晶シリコン膜をフッ化ボロンの導入を阻止する膜厚の
酸化膜で覆うことで、フッ化ボロン（ＢＦ2）のゲート
電極への導入が阻止され、ソース／ドレイン形成にフッ
化ボロン（ＢＦ2）の使用が可能となる。この結果、従
来例に比較して、短チャネル効果の少ない低閾値電圧ｐ
型ＭＯＳを実現することができる。
造方法に関し、特に、ｐチャネル型ＭＯＳトランジスタ
（以下、ｐＭＯＳという。）には、ｎ型及びｐ型導電性
の多結晶シリコンゲート電極を備え、ｎチャネル型ＭＯ
Ｓトランジスタ（以下、ｎＭＯＳという。）には、ｎ型
導電性の多結晶シリコンゲート電極を備えたＣＭＯＳ型
半導体装置の製造方法に関する。 【０００２】 【従来の技術】シリコンＭＯＳ型半導体装置は、消費電
力の低さ、回路設計の容易さなどからｎＭＯＳとｐＭＯ
Ｓを組み合わせたＣＭＯＳ構成が一般に用いられてい
る。 【０００３】ＣＭＯＳ型半導体装置において、より低電
力ＣＭＯＳデバイスの要求が高まり、電源電圧を下げる
必要が生じてきている。このためには、低い閾値電圧
（Ｖｔｈ）を有するＭＯＳトランジスタが必要である。
しかし、この低閾値電圧化によるサブスレッショルドリ
ーク電流と短チャネル効果に起因する消費電力の増加が
問題になる。 【０００４】ＣＭＯＳプロセスにおいては、通常、ゲー
ト電極材料に、ｎ型多結晶シリコンが用いられている
が、閾値電圧調整の点から、ｐＭＯＳ側は埋め込みチャ
ネル型として動作させるため、短チャネル効果が顕著に
生じ、またサブスレッショルドリーク電流も大きい。 【０００５】一方、ｐＭＯＳのゲート電極材料として、
ｐ型多結晶シリコンを用いると、表面チャネル型として
動作させることができ、短チャネル効果を抑制すること
ができる。多結晶シリコンへのドーピングとしては、ボ
ロン（Ｂ）とフッ化ボロン（ＢＦ2）があるが、フッ化
ボロン（ＢＦ2）はフッ素による酸化シリコン（Ｓｉ
Ｏ2）とシリコン（Ｓｉ）界面におけるボロン（Ｂ）の
偏析係数の変化により、ボロンの突き抜け現象が起こ
り、閾値電圧の低下や、ゲート酸化膜の信頼性の低下を
招くという問題があった。このため、ゲート電極へのド
ーピングの材料としてはボロン（Ｂ）が用いられ、ｐＭ
ＯＳのソース／ドレイン領域のドーピングと兼用されて
いる。 【０００６】ｐＭＯＳのソース／ドレイン部にボロン
（Ｂ）を用いた場合、浅い接合を得ることは困難であ
り、微細化に対して不利である。逆に、高い耐圧のトラ
ンジスタを形成する場合は、ボロン（Ｂ）は有効である
が、多結晶シリコンゲートの空乏化という問題から濃度
を薄くする方向にも余裕がない。 【０００７】ＣＭＯＳプロセスにおける従来の低閾値電
圧のｐＭＯＳを製造する方法を図７（ａ）ないし図７
（ｄ）に従い説明する。 【０００８】図７（ａ）に示すように、シリコン半導体
基板１上のｎＭＯＳ形成領域１６およびｐＭＯＳ形成領
域１７、１８にそれぞれｐウェル２及びｎウェル１２を
形成する。次に、周知のＬＯＣＯＳ法により、素子分離
のフィールド酸化膜４を形成する。次いで、ゲート酸化
膜３を形成し、各トランジスタの閾値電圧を調整するた
めチャネルドーピングを行う。そして、ゲート酸化膜３
上にゲート電極となる多結晶シリコン膜５をＣＶＤ法に
より堆積する。この多結晶シリコン膜はアナログ用の抵
抗層としても用いられるため、所定の抵抗値が得られる
ように、多結晶シリコン膜５の全面に不純物ドーピング
を行う。通常、抵抗の制御性の点から燐（Ｐ）をイオン
注入でドーピングする。 【０００９】続いて、図７（ｂ）に示すように、ｎ型ゲ
ート電極を形成するために、抵抗層となる領域とｐＭＯ
Ｓ形成領域１８をマスク６で覆い、燐（Ｐ）の高濃度ド
ーピングを行う。この高濃度ドーピングは、イオン注入
で行う場合と９００〜１０００℃の熱拡散で導入する場
合がある。熱拡散の場合は、マスク６は通常酸化膜が用
いられ、イオン注入の場合は、フォトレジストが用いら
れることが多い。この高濃度ドーピングの結果、多結晶
シリコン膜５は、ｎ+型多結晶シリコン膜７となる。 【００１０】その後、図７（ｃ）に示すように、エッチ
ングにて多結晶シリコン５、７を所定の形状に加工し、
ｎＭＯＳのゲート電極７ａ、ｐＭＯＳのゲート電極７
ｂ、５および抵抗層５を形成する。続いて、ｎＭＯＳの
ソース／ドレイン領域１４、１４を形成するために、ｎ
ＭＯＳ形成領域１６以外をマスク１０で覆い、ｎ型の不
純物の高濃度ドーピングを行う。 【００１１】続いて、図７（ｄ）に示すように、ｐＭＯ
Ｓのソース／ドレイン１５、１５とｐＭＯＳ１８のｐ型
ゲート電極９に対するｐ+型不純物高濃度ドーピングを
行うため、ｐＭＯＳ形成領域１７、１８以外をマスク１
１で覆い、ボロン（Ｂ）をイオン注入する。 【００１２】 【発明が解決しようとする課題】上記した方法では、ｐ
ＭＯＳのソース／ドレイン１５、１５のイオン注入とｐ
ＭＯＳ１８のゲート電極９へのドーピングも同時に行わ
れるため、フッ化ボロン（ＢＦ2）を注入することが困
難である。フッ化ボロン（ＢＦ2）をゲートに高濃度ド
ーピングした場合、フッ素（Ｆ）の存在により、ボロン
（Ｂ）が増速拡散してゲート酸化膜３を突き抜けてチャ
ネル領域にまで達し、閾値電圧の低下を招いたり、ゲー
ト酸化膜３中に多量のボロン（Ｂ）が拡散するために、
ゲート酸化膜３の信頼性が低下することが知られてい
る。従って、ｐＭＯＳのソース／ドレイン１５、１５を
浅く形成することが困難となり、短チャネル効果の増大
を招いていた。 【００１３】また、１０Ｖ以上の耐圧を有するｐＭＯＳ
を考えた場合、トランジスタの耐圧はドレイン端部での
電界集中による降伏で決定されており、ドレインの不純
物濃度を下げる必要がある。しかしながら、ｐ+型多結
晶シリコンをｐＭＯＳのゲート電極として用いる場合、
ゲート電極の不純物濃度が下がるとゲートの空乏化とい
う問題が生じる。 【００１４】これは、ｐ+型多結晶シリコンとゲート酸
化膜との界面付近でｐ型不純物濃度が低下していた場合
に見られる現象で、トランジスタのゲートに電圧を印加
すると多結晶シリコン側に空乏層が拡がり、チャネル形
成が不十分になり、結果的にトランジスタの相互コンダ
クタンス（ｇｍ）が低下するものである。これを防止す
るためには、多結晶シリコンの膜厚にもよるが、膜厚３
００〜４００ｎｍの場合、ドーズ量２×１０15〜３×１
０15ｃｍ-2程度のボロン（Ｂ）のイオン注入とボロン
（Ｂ）がゲート酸化膜中に突き抜けない程度の８５０〜
９００℃の熱処理が必要である。このため、ドレイン端
部の不純物濃度を最適化できず、高い耐圧を有するトラ
ンジスタを実現することが困難であった。 【００１５】この発明は、上述した従来の問題点を解消
するためになされたものにして、微細化が可能で、高い
ゲート信頼性を有するとともに、高い耐圧を有する低閾
値電圧（Ｖｔｈ）のｐＭＯＳトランジスタを提供するこ
とを目的とする。 【００１６】 【課題を解決するための手段】この発明の半導体装置の
製造方法は、シリコン半導体基板上にゲート酸化膜を介
して多結晶シリコン膜を形成した後、ｎ型多結晶シリコ
ン膜となる領域以外をマスクで覆い多結晶シリコン膜に
燐を加速電圧３０〜５０ｋｅＶ、ドーズ量５×１０ 15 〜
１×１０ 16 ｃｍ -2 の条件でイオン注入して導入し、その
後、ｐ型多結晶シリコン膜となる領域以外をマスクで覆
い多結晶シリコン膜にボロンを加速電圧１０〜３０ｋｅ
Ｖ、ドーズ量１×１０ 15 〜５×１０ 15 ｃｍ -2 の条件でイ
オン注入して導入し、続いて、前記多結晶シリコン膜を
パターニングしてｎチャネル型ＭＯＳ素子とｐチャネル
型ＭＯＳ素子のゲート電極をそれぞれ形成した後、ｎチ
ャネル型ＭＯＳ素子形成領域以外をマスクで覆いｎチャ
ネル型ＭＯＳ素子形成領域の基板内に前記ゲート電極を
マスクとしてｎ型不純物を導入した後、熱処理を施して
活性化させてソース及びドレイン領域を形成するととも
に、前記ゲート電極の表面を高濃度多結晶シリコンの増
速酸化によりフッ化ボロンの導入を阻止する膜厚の酸化
膜で被覆した後、ｐチャネル型ＭＯＳ素子形成領域以外
をマスクで覆いｐチャネル型ＭＯＳ素子形成領域の基板
内に酸化膜で被覆されたゲート電極をマスクとしてフッ
化ボロンを導入しソース及びドレイン領域を形成するこ
とを特徴とする。 【００１７】上記したように、この発明によれば、ＣＭ
ＯＳ、ＢｉＣＭＯＳ等のＬＳＩ製造工程において、ゲー
ト電極となるｐ型多結晶シリコンへのドーピングとソー
ス／ドレイン形成のためのドーピングを分離する。そし
て、ソース／ドレイン形成前にゲート電極となるｐ型多
結晶シリコン膜をフッ化ボロンの導入を阻止する膜厚の
酸化膜で覆うことで、フッ化ボロン（ＢＦ2）のゲート
電極への導入が阻止され、ソース／ドレイン形成にフッ
化ボロン（ＢＦ2）の使用が可能となる。この結果、従
来例に比較して、短チャネル効果の少ない低閾値電圧ｐ
型ＭＯＳを実現することができる。 【００１８】 【発明の実施の形態】以下、この発明の実施の形態につ
き図１（ａ）ないし図２（ｂ）に従い説明する。この実
施の形態においては、ＣＭＯＳプロセスを用いて、アナ
ログ集積回路を構成する場合について説明する。そし
て、この実施の形態においては、アナログ用に多結晶シ
リコン抵抗層も搭載している。尚、従来例と同一部分に
は同一符号を付す。 【００１９】まず、図１（ａ）に示すように、シリコン
半導体基板１上のｎＭＯＳ形成領域１６およびｐ型ＭＯ
Ｓ形成領域１７、１８にそれぞれｐウェル２及びｎウェ
ル１２を形成した後、周知のＬＯＣＯＳ法により、素子
分離のためのフィールド酸化膜４を形成する。次いで、
ゲート酸化膜３を形成し、各トランジスタの閾値電圧を
調整するため、チャネルドーピングを行う。そして、ゲ
ート酸化膜３上にゲート電極となる多結晶シリコン膜５
をＣＶＤ法により堆積する。この多結晶シリコン膜はア
ナログ用の抵抗層としても用いられるため、所定の抵抗
値が得られるように、多結晶シリコン膜５の全面に不純
物ドーピングを行う。この実施の形態においては、抵抗
の制御性の点から燐（Ｐ）を加速電圧３０〜５０ｋｅ
Ｖ、ドーズ量１×１０14〜５×１０14ｃｍ-2の条件でイ
オン注入する。 【００２０】続いて、図１（ｂ）に示すように、ｎＭＯ
Ｓ１６とｐＭＯＳ１７とのｎ型ゲート電極を形成するた
めに、抵抗層とｐＭＯＳ形成領域１８をマスク６で覆
い、ｎＭＯＳ形成領域１６およびｐＭＯＳ形成領域１７
上の多結晶シリコン膜５に燐（Ｐ）を高濃度でドーピン
グする。この高濃度ドーピングは、イオン注入で行う場
合と９００〜１０００℃の熱拡散で導入する場合があ
る。前述したように、熱拡散の場合は、マスク６は通常
酸化膜が用いられ、イオン注入の場合は、フォトレジス
トが用いられる。この実施の形態においては、燐（Ｐ）
を加速電圧３０〜５０ｋｅＶ、ドーズ量５×１０15〜１
×１０16ｃｍ-2の条件でイオン注入する。この高濃度ド
ーピングの結果、多結晶シリコン膜５は、ｎ型ゲート電
極として用いられるｎ+型多結晶シリコン膜７となる。 【００２１】その後、図１（ｃ）に示すように、ｐＭＯ
Ｓのｐ型ゲート電極を形成するために、マスク８でｐＭ
ＯＳ形成領域１８以外を覆い、ボロン（Ｂ）をイオン注
入で多結晶シリコン膜５にドーピングする。この時、ド
ーピング量は、ｐＭＯＳのソース／ドレインについて全
く考慮する必要がなく、ｐ型ゲート電極９の空乏化とゲ
ート酸化膜３への突き抜けについてのみ制約を受け、ｐ
型ゲート電極用に最適化したドーピング量を設定するこ
とができる。この実施の形態では、ボロン（Ｂ）を加速
電圧１０〜３０ｋｅＶ、ドーズ量１×１０15〜５×１０
15ｃｍ-2の条件でイオン注入する。このボロン（Ｂ）の
ドーピングで多結晶シリコン膜は、ｐ型ゲート電極とし
て用いられるｐ+型多結晶シリコン膜９となる。 【００２２】次に、図１（ｄ）に示すように、エッチン
グにより多結晶シリコン膜５、７、９を所定の形状に加
工し、ｎＭＯＳのｎ型ゲート電極７ａ、ｐＭＯＳのｎ型
ゲート電極７ｂ、ｐＭＯＳのｐ型ゲート電極９及び多結
晶シリコン抵抗５を形成する。続いて、ｎＭＯＳのソー
ス／ドレイン領域１４、１４を形成するために、ｎＭＯ
Ｓ領域１６以外をマスク１０で覆い、ｎ型不純物の高濃
度ドーピングを行い、活性化のために熱処理を行う。こ
の実施の形態においては、燐（Ｐ）を加速電圧５０ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入した
後、熱処理を施した。 【００２３】この熱処理で、高濃度多結晶シリコンの増
速酸化を利用してｐ+型多結晶シリコン９上に１００ｎ
ｍ程度の酸化膜１３を成長させる。この酸化膜１３はｐ
+型多結晶シリコン膜９へのフッ化ボロン（ＢＦ2）の導
入を阻止するものである。また、多結晶シリコン７ａ、
７ｂ、５上にも同様に酸化膜１３が形成される。 【００２４】その後、図２（ａ）に示すように、ｐＭＯ
Ｓのソース／ドレイン領域１５、１５を形成するため
に、ｐＭＯＳ領域１７、１８以外をマスク１１で覆い、
ｐ+型高濃度ドーピングのために、フッ化ボロン（Ｂ
Ｆ2）をイオン注入する。この実施の形態では、フッ化
ボロン（ＢＦ2）を加速電圧３０〜５０ｋｅＶ、ドーズ
量２×１０15〜３×１０15ｃｍ-2の条件でイオン注入す
る。ｐＭＯＳのソース／ドレイン領域１５、１５の活性
化は後工程の層間膜のリフロー等を兼ねて行うとより浅
い接合が得られる。 【００２５】このようなプロセスを経て図２（ｂ）に示
すように、ｎＭＯＳトランジスタ１６、ｐＭＯＳトラン
ジスタ１７、１８及びポリシリコン抵抗１９を有するア
ナログ集積回路が形成される。 【００２６】次に、マスク−ＬＤＤ導入による高い耐圧
を有するｐ型ＭＯＳを形成するこの発明の参考例を図３
（ａ）ないし図３（ｄ）に従い説明する。 【００２７】多結晶シリコン膜５、７ａ、７ｂ、９を所
定の形状に加工するまでは、上述した図１（ａ）ないし
図１（ｄ）と同じ方法により形成する。 【００２８】そして、所定の形状の多結晶シリコン膜を
形成した後、図３（ａ）に示すように、ｐＭＯＳ形成領
域１７、１８以外をマスク１０で覆い、ｐ型低濃度ドー
ピングのために、ボロン（Ｂ）を加速電圧３０ｋｅＶ、
ドーズ量５×１０12ｃｍ-2の条件でイオン注入し、ｐ-
型領域１５ａを形成する。この低濃度のｐ-接合によ
り、ドレイン端部での電界集中が緩和され、高い耐圧の
トランジスタが実現できる。 【００２９】次に、図３（ｂ）に示すように、ｎＭＯＳ
のソース／ドレイン領域１４を形成するために、ｎＭＯ
Ｓ形成領域１６以外をマスク１０で覆い、ｎ型高濃度ド
ーピングを行い、活性化のために熱処理を行う。この実
施の形態においては、燐（Ｐ）を加速電圧５０ｋｅＶ、
ドーズ量５×１０15ｃｍ-2の条件でイオン注入した後、
熱処理を施した。この熱処理で、高濃度多結晶シリコン
の増速酸化を利用してｐ+型多結晶シリコン膜９上に１
００ｎｍ程度の酸化膜１３を成長させる。また、多結晶
シリコン膜７ａ、７ｂ、５にも酸化膜１３が形成され
る。 【００３０】その後、図３（ｃ）に示すように、ｐＭＯ
Ｓの高濃度ソース／ドレイン領域１５ｂを形成するため
に、ｐＭＯＳ形成領域１７、１８以外をマスク１１で覆
い、ｐ型高濃度ドーピングを行う。この時のマスク１１
はゲート電極７ｂ、９をゲート電極端から所定の間隔を
有し覆うようになっており、ＬＤＤ構造とする。この実
施の形態では、フッ化ボロン（ＢＦ2）を加速電圧３０
〜５０ｋｅＶ、ドーズ量２×１０15〜３×１０15ｃｍ-2
の条件でイオン注入する。この結果、ＬＤＤ構造を有す
るｐＭＯＳトランジスタが形成される。 【００３１】このようなプロセスを経て図３（ｄ）に示
すように、ｎＭＯＳ１６、ＬＤＤ構造のｐＭＯＳ１７、
１８及び多結晶シリコン抵抗１９を有するアナログ集積
回路が形成される。 【００３２】上記したマスク−ＬＤＤ構造の耐圧の高い
トランジスタは、微細化には不向きであるが、低い耐圧
のものも混載することが可能であり、使い分けが自由で
ある。 【００３３】次に、上記した図１ないし図２に示すこの
発明の実施の形態によるプロセスに基づいて得られたｐ
ＭＯＳのトランジスタ特性を図７に示すプロセスにより
製造した従来のｐＭＯＳトランジスタと比較した。ここ
では、アナログＣＭＯＳプロセスを想定し、ゲート酸化
膜の膜厚は２５ｎｍ、ゲート電極となる多結晶シリコン
膜の膜厚は４００ｎｍとした。また、閾値電圧は−０．
４Ｖである。 【００３４】図４に示すように、ゲート酸化膜３の信頼
性の低下は、ボロン突き抜けが原因であるため、その指
標として、フラットバンド電圧シフトを、また、ゲート
空乏化については相互コンダクタンス（ｇｍ）低下を指
標とすると、多結晶シリコン膜の膜圧が４００ｍｍの場
合はボロン（Ｂ）のドーズ量は２×１０15〜３×１０15
ｃｍ-2の間がよいことがわかる。この最適値は、ポリシ
リコン膜厚と、その後の熱処理により変わる。 【００３５】この条件にて、図５に示すように、従来法
でｐＭＯＳを形成した場合に得られるソース／ドレイン
拡散の横方向の拡がりｘｊは０．３５〜０．４５μｍと
なる。一方、この発明の方法では、ソース／ドレイン拡
散はソース／ドレイン領域をフッ化ボロン（ＢＦ2）に
て形成可能であり、且つゲート電極のドーズ量とは別に
設定できるため、ソース／ドレイン領域の拡散の横方向
拡がりｘｊを０．２〜０．２５μｍとすることができ
る。 【００３６】また、ｐＭＯＳのリーク電流を比較する
と、この発明を用いて、ソース／ドレイン領域にフッ化
ボロン（ＢＦ2）を採用した場合、図６に示すように、
１０-12Ａ／μｍのリーク電流では１．５μｍのゲート
長まで微細化可能である。 【００３７】このように、この発明の方法により製造し
たｐＭＯＳトランジスタは従来の方法で製造したｐＭＯ
Ｓトランジスタに比べ特性がよくなっていることが分か
る。 【００３８】上記した実施の形態におけるイオン注入の
条件等はプロセス条件やデバイスの用途により最適条件
は変わる。また、上述した実施の形態においては、ｎＭ
ＯＳトランジスタのソース／ドレイン領域の形成におい
て、燐（Ｐ）をイオン注入しているが、用途によっては
砒素（Ａｓ）を用いてもよい。 【００３９】更に、上記した実施の形態においては、ゲ
ート電極上の酸化膜の形成を、ｎＭＯＳのソース／ドレ
イン領域の活性化の熱処理により形成しているが、ｎＭ
ＯＳのソース／ドレイン形成前にゲート電極上に酸化膜
を形成してもよい。 【００４０】 【発明の効果】上記したように、この発明によれば、Ｃ
ＭＯＳ、ＢｉＣＭＯＳ等のＬＳＩ製造工程において、ゲ
ート電極となるｐ型多結晶シリコンへのドーピングとソ
ース／ドレイン形成のためのドーピングを分離し、そし
て、ソース／ドレイン形成前にゲート電極となるｐ型多
結晶シリコン膜をフッ化ボロンの導入を阻止する膜厚の
酸化膜で覆うことで、フッ化ボロン（ＢＦ2）のゲート
電極への導入が阻止され、ソース／ドレイン形成にフッ
化ボロン（ＢＦ2）の使用が可能となる。この結果、従
来例に比較して、短チャネル効果の少ない低閾値電圧ｐ
型ＭＯＳを実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態に係る半導体装置の製
造方法を示す工程別断面図である。 【図２】この発明の一実施の形態に係る半導体装置の製
造方法を示す工程別断面図である。 【図３】この発明の参考例に係る半導体装置の製造方法
を示す工程別断面図である。 【図４】ボロン（Ｂ）のドーズ量とフラットバンド電圧
シフト並びに相互コンダクタンス（ｇｍ）との関係を示
す特性図である。 【図５】ソース／ドレインのイオン注入量と拡散拡がり
（ｘｊ）の関係を示す図である。 【図６】ゲート長とトランジスタ・リーク電流との関係
を示す特性図である。 【図７】従来の半導体装置の製造方法を示す工程別断面
図である。 【符号の説明】 １ シリコン半導体基板 ２ ｐウェル １２ ｎウェル ３ ゲート酸化膜 ４ 素子分離領域 ５ 多結晶シリコン膜 ６、８、１０、１１ マスク ７ａ ｎ型多結晶シリコン膜 ７ｂ ｎ型多結晶シリコン膜 ９ ｐ型多結晶シリコン膜 １３ 酸化膜 １４、１５ ソース／ドレイン領域
造方法を示す工程別断面図である。 【図２】この発明の一実施の形態に係る半導体装置の製
造方法を示す工程別断面図である。 【図３】この発明の参考例に係る半導体装置の製造方法
を示す工程別断面図である。 【図４】ボロン（Ｂ）のドーズ量とフラットバンド電圧
シフト並びに相互コンダクタンス（ｇｍ）との関係を示
す特性図である。 【図５】ソース／ドレインのイオン注入量と拡散拡がり
（ｘｊ）の関係を示す図である。 【図６】ゲート長とトランジスタ・リーク電流との関係
を示す特性図である。 【図７】従来の半導体装置の製造方法を示す工程別断面
図である。 【符号の説明】 １ シリコン半導体基板 ２ ｐウェル １２ ｎウェル ３ ゲート酸化膜 ４ 素子分離領域 ５ 多結晶シリコン膜 ６、８、１０、１１ マスク ７ａ ｎ型多結晶シリコン膜 ７ｂ ｎ型多結晶シリコン膜 ９ ｐ型多結晶シリコン膜 １３ 酸化膜 １４、１５ ソース／ドレイン領域
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/092
H01L 21/8238
H01L 29/78
H01L 21/336
H01L 21/28
H01L 29/49
H01L 21/265
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 シリコン半導体基板上にゲート酸化膜を
介して多結晶シリコン膜を形成した後、ｎ型多結晶シリ
コン膜となる領域以外をマスクで覆い多結晶シリコン膜
に燐を加速電圧３０〜５０ｋｅＶ、ドーズ量５×１０ 15
〜１×１０ 16 ｃｍ -2 の条件でイオン注入して導入し、そ
の後、ｐ型多結晶シリコン膜となる領域以外をマスクで
覆い多結晶シリコン膜にボロンを加速電圧１０〜３０ｋ
ｅＶ、ドーズ量１×１０ 15 〜５×１０ 15 ｃｍ -2 の条件で
イオン注入して導入し、続いて、前記多結晶シリコン膜
をパターニングしてｎチャネル型ＭＯＳ素子とｐチャネ
ル型ＭＯＳ素子のゲート電極をそれぞれ形成した後、ｎ
チャネル型ＭＯＳ素子形成領域以外をマスクで覆いｎチ
ャネル型ＭＯＳ素子形成領域の基板内に前記ゲート電極
をマスクとしてｎ型不純物を導入した後、熱処理を施し
て活性化させてソース及びドレイン領域を形成するとと
もに、前記ゲート電極の表面を高濃度多結晶シリコンの
増速酸化によりフッ化ボロンの導入を阻止する膜厚の酸
化膜で被覆した後、ｐチャネル型ＭＯＳ素子形成領域以
外をマスクで覆いｐチャネル型ＭＯＳ素子形成領域の基
板内に酸化膜で被覆されたゲート電極をマスクとしてフ
ッ化ボロンを導入しソース及びドレイン領域を形成する
ことを特徴とする半導体装置の製造方法。
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| JPH10303315A (ja) | 1998-11-13 |
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