JP5778900B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
近年の電子機器の高性能化に伴い、LSI等の半導体装置においては、一枚の半導体基板に動作電圧や動作速度等の電気的特性の異なる複数集類のMOSトランジスタが混載されることがある。
各MOSトランジスタは様々な不純物領域を備える。そのような不純物領域としては、例えば、チャネル領域、ソースドレイン領域、エクステンション領域、及びポケット領域等がある。
このうち、チャネル領域は、MOSトランジスタの閾値電圧を調節するために設けられ、ソースドレイン領域の間の半導体基板に設けられる。
また、エクステンション領域は、ソースドレイン領域とチャネル領域との間に高電界が集中するのを防止するために設けられ、ソースドレイン領域と比較して低濃度かつ浅く形成される。
そして、ポケット領域は、ソースドレイン領域間におけるショートチャネル効果を抑制するために設けられ、ゲート電極の下の半導体基板にソースドレイン領域とは反対導電型の不純物を注入して形成される。
これらの不純物領域は、半導体基板に不純物をイオン注入することで個別に形成されるが、上記のように複数種類のMOSトランジスタが混載される製品ではイオン注入の工程数が増大し、製造コストの増加を招いてしまう。
国際公開第２００４／１１２１３９号パンフレット 特開平０２−０２２８６２号公報 特開２０００−７７５４１号公報
半導体装置の製造方法において工程数の削減を目的とする。
以下の開示の一観点によれば、半導体基板の第１の領域に第１のゲート絶縁膜を形成する工程と、前記半導体基板の第２の領域に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形成する工程と、前記半導体基板の第３の領域に、前記第１のゲート絶縁膜よりも薄い第３のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、及び前記第３のゲート絶縁膜の上に、それぞれ第１のゲート電極、第２のゲート電極、及び第３のゲート電極を形成する工程と、前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極を形成した後、前記第２の領域を覆い、かつ、前記第１の領域と前記第３の領域を露出する第１のマスクパターンを形成する工程と、前記第１のマスクパターンをマスクにして前記半導体基板に第１導電型の第１の不純物をイオン注入することにより、前記第１のゲート電極の横の前記半導体基板に第１のソースドレインエクステンションを形成し、かつ、前記第３のゲート電極の横の前記半導体基板に第１のポケット領域を形成する工程と、前記第１のマスクパターンをマスクにし、前記第１のゲート絶縁膜の下での第２導電型の第２の不純物の濃度が前記第１の不純物の濃度よりも低くなる条件で前記半導体基板に前記第２の不純物をイオン注入することにより、前記第３のゲート電極の横の前記半導体基板に第２のソースドレインエクステンションを形成する工程と、前記第１のマスクパターンを除去後、前記第１の領域と前記第３の領域を覆い、かつ、前記第２の領域を露出する第２のマスクパターンを形成する工程と、前記第２のマスクパターンをマスクにし、前記第１の不純物よりも拡散係数が小さい第１導電型の第３の不純物を前記半導体基板にイオン注入し、前記第２のゲート電極の横の前記半導体基板に第２のポケット領域を形成する工程と、前記第２のマスクパターンをマスクにし、第２導電型の第４の不純物を前記半導体基板にイオン注入することにより、前記第２のゲート電極の横の前記半導体基板に第３のソースドレインエクステンションを形成する工程と、前記第１のゲート電極の横の前記半導体基板に、第１導電型の第１のソースドレイン領域を形成する工程と、前記第２のゲート電極の横の前記半導体基板に、第２導電型の第２のソースドレイン領域を形成する工程と、前記第３のゲート電極の横の前記半導体基板に、第２導電型の第３のソースドレイン領域を形成する工程とを有し、前記第２のソースドレイン領域を形成する工程と、前記第３のソースドレイン領域を形成する工程は、同一工程である半導体装置の製造方法が提供される。
以下の開示によれば、第１のマスクパターンをマスクにして半導体基板に第１の不純物をイオン注入し、第１のソースドレインエクステンションと第１のポケット領域とを同時に形成するので、工程数の削減が可能になる。
また、第１のソースドレインエクステンションを形成する工程と、第２のソースドレインエクステンションを形成する工程とで、上記した第１のマスクパターンを共用することによっても、工程数の削減が図られる。
一方、第１の不純物よりも拡散係数が小さく急峻な濃度プロファイルを作り易い第３の不純物については、第１のソースドレインエクステンションを形成する工程とは別の工程で半導体基板にイオン注入し、第２のポケット領域を形成する。
これにより、第２のポケット領域の濃度プロファイルが急峻になるので、第２のポケット領域を備えたトランジスタの短チャネル効果を抑制でき、当該トランジスタの閾値電圧を下げてその動作速度を速めることができる。
しかも、上記のように第１のソースドレインエクステンションと第２のポケット領域とを別工程で形成することで、第３の不純物により第１のソースドレインエクステンションのプロファイルが不必要に急峻にならない。その結果、第１のソースドレインエクステンションを備えたトランジスタの耐圧が低下するのを防止できる。
このように、耐圧や動作速度等の電気的特性の異なる複数のトランジスタを形成する場合でも、これらの電気的特性を維持しつつ、工程数の削減を図ることが可能となる。
図１（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その４）である。 図５（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その５）である。 図６（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その６）である。 図７（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その７）である。 図８（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その８）である。 図９（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１０（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１１（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図１２（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図１３（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図１４は、本実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図１５は、本実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図１６は、本実施形態に係る半導体装置の製造途中の断面図（その１６）である。 図１７（ａ）は、図８（ｂ）のＡ−Ａ線に沿う不純物濃度プロファイルのシミュレーション結果を示す図であり、図１７（ｂ）は、図８（ｂ）のＢ−Ｂ線に沿う不純物濃度プロファイルのシミュレーション結果を示す図である。 図１８（ａ）は、図９（ｂ）のＣ−Ｃ線に沿う不純物濃度プロファイルのシミュレーション結果を示す図であり、図１８（ｂ）は、図９（ｂ）のＤ−Ｄ線に沿う不純物濃度プロファイルのシミュレーション結果を示す図である。 図１９（ａ）は、図１３（ａ）のＥ−Ｅ線に沿った第１のn型ソースドレイン領域の不純物濃度プロファイルのシミュレーション結果であり、図１９（ｂ）は、図１３（ａ）のＦ−Ｆ線に沿った第３のn型ソースドレイン領域の不純物濃度プロファイルのシミュレーション結果である。 図２０（ａ）は、図１３（ｂ）のＧ−Ｇ線に沿った第１のp型ソースドレイン領域の不純物濃度プロファイルのシミュレーション結果でり、図２０（ｂ）は、図１３（ｂ）のＨ−Ｈ線に沿った第３のp型ソースドレイン領域の不純物濃度プロファイルのシミュレーション結果である。
図１〜図１６は、本実施形態に係る半導体装置の製造途中の断面図である。
本実施形態では、以下のようにして一枚の半導体基板に複数種類のMOSトランジスタを混載する。
まず、図１（ａ）に示すように、シリコン基板１に素子分離溝１ａを形成し、その素子分離溝１ａ内に素子分離絶縁膜２として酸化シリコン膜をCVD法により形成する。このような素子分離構造はSTI(Shallow Trench Isolation)とも呼ばれる。STIに代えて、LOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
更に、シリコン基板１の表面を熱酸化することにより、犠牲絶縁膜３として厚さが約１０nmの熱酸化膜を形成する。
図１（ａ）に示されるように、シリコン基板１は、高電圧トランジスタ形成領域HV、低電圧トランジスタ形成領域LV、及び低リークトランジスタ形成領域LLを備える。
このうち、高電圧トランジスタ形成領域HVは、高電圧トランジスタを形成する領域であって、p型高電圧トランジスタ形成領域HVpとn型高電圧トランジスタ形成領域HVnとに細分される。
また、低電圧トランジスタ形成領域LVは、領域HVにおけるよりも低電圧で駆動するトランジスタを形成する領域である。その低電圧トランジスタ形成領域LVには、n型低電圧トランジスタ形成領域LVnとp型低電圧トランジスタ形成領域LVpが画定される。
そして、低リークトランジスタ形成領域LLは、領域HVにおけるよりも低電圧で駆動し、かつ、領域LVにおけるよりもリーク電流が少ないトランジスタを形成する領域である。その低リークトランジスタ形成領域LLは、n型低リークトランジスタ形成領域LLnとp型低リークトランジスタ形成領域LLpに細分される。
なお、後述のように、領域LVと領域LLとを比較すると、領域LVに形成されるトランジスタの方が動作速度が速い。
次に、図１（ｂ）に示すように、犠牲絶縁膜３の上にフォトレジストを塗布し、それを露光、現像することにより、第１のマスクパターン４を形成する。
そして、その第１のマスクパターン４で覆われていないn型高電圧トランジスタ形成領域HVnにおけるシリコン基板１にp型不純物としてB+イオンをイオン注入し、第１のpウェル５を形成する。
更に、第１のマスクパターン４を引き続きマスクにして、n型高電圧トランジスタ形成領域HVnにおけるシリコン基板１にp型不純物としてB+をイオン注入し、当該領域HVnでのトランジスタの閾値電圧を調節するための第１のp型チャネル領域６を形成する。
この後に、第１のマスクパターン４は除去される。
続いて、図２（ａ）に示すように、犠牲絶縁膜３の上にフォトレジストを塗布し、それを露光、現像して、p型高電圧トランジスタ形成領域HVpが露出する第２のマスクパターン９を形成する。
次いで、第２のマスクパターン９をマスクにするイオン注入により、p型高電圧トランジスタ形成領域HVpにおけるシリコン基板１に、第１のnウェル１０と第１のn型チャネル領域１１を形成する。
なお、本工程におけるn型不純物としてはP+イオンが使用される。
また、このようにして形成された第１のn型チャネル領域１１により、領域HVpに後で形成されるトランジスタの閾値電圧が調節されることになる。
この後に、第２のマスクパターン９は除去される。
なお、第２のマスクパターン９を除去した後、各ウェル５、１０の不純物プロファイルをブロードにするためのアニールを行ってもよい。
次に、図２（ｂ）に示すように、犠牲絶縁膜３の上にフォトレジストを塗布し、それを露光、現像して、第３のマスクパターン１３を形成する。
次いで、第３のマスクパターン１３から露出する各領域LVn、LLnにB+イオン等のp型不純物をイオン注入し、これらの領域におけるシリコン基板１に第２のpウェル１５と第３のpウェル１６とを形成する。
その後に、第３のマスクパターン１３を除去する。
続いて、図３（ａ）に示すように、犠牲絶縁膜３の上に第４のマスクパターン１８としてレジストパターンを形成する。そして、第４のマスクパターン１８から露出する各領域LVp、LLpにP+イオン等のn型不純物をイオン注入することにより、これらの領域におけるシリコン基板１に第２のnウェル２１と第３のnウェル２２とを形成する。
このイオン注入を終了後、第４のマスクパターン１８を除去する。
なお、第４のマスクパターン１８を除去した後、各ウェル１５、１６、２１、２２の不純物プロファイルをブロードにするためのアニールを行ってもよい。
次に、図３（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、犠牲絶縁膜３の上にフォトレジストを塗布し、それを露光、現像することにより、n型低電圧トランジスタ形成領域LVnとn型低リークトランジスタ形成領域LLnが露出する第５のマスクパターン２３を形成する。
なお、これらの領域LVn、LLn以外の領域HVp、HVn、LVp、LLpは第５のマスクパターン２３で覆われる。
次いで、犠牲絶縁膜３をスルー膜にしながら、第５のマスクパターン２３をマスクにしてシリコン基板１にp型不純物をイオン注入することにより、領域LVn、LLnにおけるシリコン基板１に第２及び第３のp型チャネル領域２４、２５を同時に形成する。
このように一つのマスクパターン２２を用いて各領域LVn、LLnに同時にチャネル領域２４、２５を形成することで、チャネル領域２４、２５毎にマスクパターンを個別に形成する場合と比較して、マスクパターンの形成工程とイオン注入工程の削減が図られる。
なお、本工程におけるイオン注入条件は特に限定されない。本実施形態では、p型不純物としてB+イオンを採用し、加速エネルギが１５keV、ドーズ量が１×１０13cm-2、チルト角が７°の条件でこのイオン注入を行う。
また、このようにして形成された各チャネル領域２４、２５により、各領域LVn、LLnに後で形成されるトランジスタの閾値電圧を調節することができる。
この後に第５のマスクパターン２３は除去される。
次いで、図４（ａ）に示すように、犠牲絶縁膜３の上に第６のマスクパターン２７としてレジストパターンを形成する。
そして、犠牲絶縁膜３をスルー膜にし、第６のマスクパターン２７をマスクにしながらシリコン基板１にn型不純物としてP+イオンをイオン注入し、各領域LVp、LLPに同時に第２及び第３のn型チャネル領域２８、２９を同時に形成する。
図３（ｂ）の工程と同様に、本工程でも一つのマスクパターン２７で二つのチャネル領域２８、２９を同時に形成するので、各領域２８、２９を個別に形成する場合よりもマスクパターンの形成工程とイオン注入の形成工程を削減することができる。
また、本工程のイオン注入の条件としては、例えば、加速エネルギ６５keV、ドーズ量５．３×１０13cm-2、チルト角７°が採用される。
これらのチャネル領域２８、２９は、各領域LVp、LLPに後で形成されるトランジスタの閾値電圧を調節するのに供される。
この後に、第６のマスクパターン２７は除去される。
続いて、図４（ｂ）に示すように、上記の各イオン注入でダメージを受けた犠牲絶縁膜３を除去するために、フッ酸溶液を用いたウエットエッチングにより犠牲絶縁膜３をエッチングし、シリコン基板１の清浄面を露出させる。
次いで、図５（ａ）に示すように、酸素雰囲気中で基板温度を約８００℃とする条件でシリコン基板１の表面を熱酸化することにより、第１のゲート絶縁膜３１として厚さが約１４nm〜１６nmの熱酸化膜を形成する。
次に、図５（ｂ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像することにより、各領域HVp、HVnを覆う第７のマスクパターン３５を形成する。
そして、フッ酸溶液をエッチング液とするウエットエッチングより、第７のマスクパターン３５で覆われていない各領域LVn、LVp、LLn、LLpにおける第１のゲート絶縁膜３１をエッチングして除去し、これらの領域にシリコン基板１の清浄面を露出させる。
その後、第７のマスクパターン３５は除去される。
次に、図６（ａ）に示すように、酸素雰囲気中でシリコン基板１の表面を熱酸化することにより、低電圧トランジスタ形成領域LVn、LVpに第２のゲート絶縁膜３２を形成すると共に、低リークトランジスタ形成領域LLn、LLpに第３のゲート絶縁膜３３を形成する。
第２のゲート絶縁膜３２と第３のゲート絶縁膜３３は、高電圧トランジスタ形成領域HVp、HVnに形成されるトランジスタよりもゲート電圧やドレイン電圧等の動作電圧が低いトランジスタに使用される。そのため、これらのゲート絶縁膜３２、３３の膜厚は、各領域HVp、HVnの第１のゲート絶縁膜３１よりも薄いのが好ましく、本実施形態では１．５nm〜２．０nm程度の厚さに各ゲート絶縁膜３２、３３を形成する。また、各ゲート電極３２、３３を形成するときの基板温度は、例えば７４０℃とされる。
次いで、図６（ｂ）に示すように、第１〜第３のゲート絶縁膜３１〜３３の上に導電膜３６としてCVD法によりポリシリコン膜を約１０５nmの厚さに形成する。
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
まず、導電膜３６の上にフォトレジストを塗布し、それを露光、現像して、ゲート電極形状の第８のマスクパターン３７を形成する。
そして、第８のマスクパターン３７をマスクにして導電膜３６をドライエッチングすることにより、第１〜第３のゲート絶縁膜３１〜３３の各々の上に第１〜第３のゲート電極３６ａ〜３６ｃを形成する。
ゲート電極のゲート長は、ゲート電圧やドレイン電圧等の動作電圧が高いトランジスタほど長くするのが好ましい。そこで、本実施形態では、高電圧トランジスタ形成領域HVp、HVnに形成される第１のゲート電極３６ａの長さを約６００nm〜７００nmとし、各ゲート電極３６ａ〜３６ｃの中で最も長くする。
一方、第２のゲート電極３６ｂのゲート長は約５５nm〜６５nmとし、第３のゲート電極３６ｃのゲート長は約６０nm〜６５nmとする。
この後に、第８のレジストパターン３７は除去される。
次いで、図７（ｂ）に示すように、各ゲート絶縁膜３１〜３３上と各ゲート電極３６ａ〜３６ｃの上にフォトレジストを塗布し、それを露光、現像することにより、第９のマスクパターン４０を形成する。
その第９のマスクパターン４０は、p型高電圧トランジスタ形成領域HVpとn型低リークトランジスタ形成領域LLnとを露出し、かつ、これ以外の領域HVn、LVn、LVp、LLpを覆うように形成される。
そして、第９のマスクパターン４０をマスクにし、ゲート絶縁膜３１、３３をスルー膜にしながら、シリコン基板１の法線方向nに対して斜めの方向から基板１にp型不純物（第１の不純物）をイオン注入する。
これにより、領域HVpにおける第１のゲート電極３６ａの横のシリコン基板に第１のp型ソースドレインエクステンション４１が形成されると共に、領域LLnにおける第３のゲート電極３６ｃの横のシリコン基板１に第１のp型ポケット領域４２が形成される。
その第１のp型ポケット領域４２は、上記のように斜め方向からイオン注入をしたことで、第３のゲート電極３６ｃの下にも形成される。その結果、第３のゲート電極３６ｃの下のチャネル不純物であるp型不純物の濃度が上昇し、短チャネル効果を抑制することができる。
更に、本実施形態では、第１のp型ソースドレインエクステンション４１と第１のp型ポケット領域４２とに共通の第９のマスクパターン４０を形成し、そのマスクパターン４０を用いて各領域４１、４２を一回のイオン注入で同時に形成する。そのため、別々のマスクパターンを用いた複数回のイオン注入でこれらの領域４１、４２を形成する場合と比較して、本実施形態ではマスクの形成工程とイオン注入工程とを削減することができる。
本工程におけるイオン注入条件は特に限定されない。本実施形態では、p型不純物としてB+イオンを用い、シリコン基板１を９０°づつ回転させながらこのイオン注入を４回に分けて行う。各回の条件は、加速エネルギが１５keV、ドーズ量が８×１０14cm-2、チルト角θが２８°である。なお、チルト角θは、イオンの注入方向とシリコン基板１の法線方向nとが成す角である。
次いで、図８（ａ）に示すように、上記の第９のマスクパターン４０を剥離せずに引き続きマスクとして使用し、n型低リークトランジスタ形成領域LLnにおけるシリコン基板１にn型不純物としてP+イオンをイオン注入する。
このイオン注入では、領域LLnにおける第３のゲート絶縁膜３３がスルー膜として機能し、第３のゲート電極３６ｃの横のシリコン基板１に第１のn型不純物領域４３が形成される。
一方、p型高電圧トランジスタ形成領域HVpにおいては、第３のゲート絶縁膜３３よりも厚い第１のゲート絶縁膜３１によりP+イオンの大部分が阻止される。
そのため、第１のゲート絶縁膜３１の下でのP+イオンの濃度を第１のp型ソースドレインエクステンション４１のp型不純物濃度よりも低くし易くなり、当該p型不純物濃度がP+イオンによって過度に希釈されるのを防止できる。
本工程でのイオン注入条件は特に限定されないが、本実施形態ではシリコン基板１を９０°づつ反転させながら４回に分けてシリコン基板１にP+イオンを注入する。各回の注入条件は、加速エネルギが１keV、ドーズ量が０．９×１０14cm-2、チルト角が０°である。
次いで、図８（ｂ）に示すように、上記の第９のマスクパターン４０を剥離せずに引き続きマスクとして使用し、n型低リークトランジスタ形成領域LLnにおけるシリコン基板１にn型不純物としてAs+イオンをイオン注入し、第２のn型不純物領域４４を形成する。
後述のように、このイオン注入では、第１のn型不純物領域４３のP+イオンの注入深さよりも浅い部分のシリコン基板１にAs+イオンを注入することで、第１のn型不純物領域４３よりも浅く第２のn型不純物領域４４を形成するのが好ましい。
また、上記のイオン注入の条件は特に限定されないが、本実施形態ではシリコン基板１を９０°づつ反転させながらこのイオン注入を４回に分けて行う。各回の条件は、加速エネルギが１keV、ドーズ量が１．４×１０14cm-2、チルト角が０°である。
このようなイオン注入により、領域LLnにおける第３のゲート電極３６ｃの横のシリコン基板１に、各n型不純物領域４３、４４を備えた第１のn型ソースドレインエクステンション４５が、第１のp型ポケット領域４２よりも浅く形成されたことになる。
このように二つの不純物拡散領域４３、４４を形成したことで、第１のn型不純物領域４３だけでは不足しがちな第１のn型ソースドレインエクステンション４５のn型不純物濃度を補うことができる。
更に、本工程でイオン注入されるAs+イオンは、第１のn型不純物拡散４３内のP+イオンよりも拡散係数が小さい。そのため、トランジスタの製造途中に加わる熱が原因でAs+イオンがシリコン基板１内を大きく移動するのを抑制でき、第１のn型ソースドレインエクステンション４５の不純物プロファイルが崩れるのを防止し易くなる。
また、第１のn型不純物領域４３よりも浅く第２のn型不純物領域４４を形成することで、pウェル１６との界面近傍における第１のn型ソースドレインエクステンション４５の不純物濃度が緩やかに変化する。これにより、第１のn型ソースドレインエクステンション４５とpウェル１６との間に電圧を印加したとき、これらの間のpn接合における電位変化が緩やかとなって当該pn接合における耐圧が高められ、領域LLnにおけるリーク電流を低減できる。
しかも、本実施形態では、領域HVpに第１のp型ソースドレインエクステンション４１を形成したときのマスクである第９のマスクパターン４０をそのまま利用して第１のn型ソースドレインエクステンション４５を形成する。そのため、別々のマスクを利用して複数回のイオン注入により各領域４１、４５を個別に形成する場合と比較して、マスクパターンの形成工程とイオン注入工程とを削減することが可能となる。
ここで、上記のAs+イオンは領域HVpにおけるシリコン基板１にもある程度は注入されるが、第１のゲート絶縁膜３１は第３のゲート絶縁膜３３よりも厚いので、As+イオンの大部分は第１のゲート絶縁膜３１によって阻止される。よって、加速エネルギやドーズ量を調節することで、第１のゲート絶縁膜３１の下におけるAs+イオン濃度をp型ソースドレインエクステンション４１内のB+イオン濃度よりも小さくできる。これにより、領域LLnに第１のn型ソースドレインエクステンション４５を形成しつつ、p型ソースドレインエクステンション４１のp型不純物濃度が過度に希釈化されるのを抑制できる。
上記のイオン注入が終了後、第９のマスクパターン４０は除去される。
次に、図９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、各ゲート絶縁膜３１〜３３の上にフォトレジストを塗布し、それを露光、現像し第１０のマスクパターン４７を形成する。
第１０のマスクパターン４７は各領域HVn、LLpが露出するように形成され、これ以外の領域HVp、LVn、LVp、LLnは第１０のマスクパターン４７で覆われる。
そして、シリコン基板１の法線方向nに対してイオンの注入方向を傾けながら、第１０のマスクパターン４７で覆われていない各領域HVn、LLpにおけるシリコン基板１にn型不純物としてP+イオンをイオン注入する。
これにより、領域LLpのシリコン基板１においては、第３のゲート電極３６ｃの横から下にかけて第１のn型ポケット領域４９が形成される。そして、これと同時に、領域HVnにおいては、第１のゲート電極３６ａの横のシリコン基板１に第２のn型ソースドレインエクステンション４８が形成される。
図７（ｂ）の工程と同様に、本工程でも、一つのマスクパターン４７により二つの領域４８、４９を同時に形成するため、マスクパターン４７の形成工程とイオン注入工程とを削減することができる。
なお、本実施形態ではシリコン基板１を９０°づつ反転させながらこのイオン注入を４回に分けて行い、各回のイオン注入は加速エネルギを４０keV、ドーズ量を８×１０14cm-2、チルト角θを２８°として行われる。
続いて、図９（ｂ）に示すように、上記のマスクパターン４７を引き続きマスクにして、シリコン基板１にp型不純物としてB+イオンをイオン注入し、領域LLpに第２のp型ソースドレインエクステンション５０を形成する。
上記のB+イオンは領域HVnにおけるシリコン基板１にもある程度は注入される。
但し、第１のゲート絶縁膜３１は第３のゲート絶縁膜３３よりも厚いため、B+イオンの大部分を第１のゲート絶縁膜３１によって阻止することができる。そのため、加速エネルギやドーズ量を調節することで、第１のゲート絶縁膜３１の下におけるB+イオン濃度をn型ソースドレインエクステンション４８内のP+イオン濃度よりも小さくできる。これにより、領域LLpに第２のp型ソースドレインエクステンション５０を形成しつつ、n型ソースドレインエクステンション４８のn型不純物濃度が希釈化されるのを抑制できる。
本実施形態では、加速エネルギを０．３keV、ドーズ量を１．０×１０14cm-2、チルト角を０°とする条件で、シリコン基板１を９０°づつ回転させながらイオン注入を４回行い、上記の第２のp型ソースドレインエクステンション５０を形成する。
更に、図９（ａ）の工程で第１のn型ポケット領域４９等の形成に使用した第１０のマスクパターン４７を本工程で利用することで、マスクの形成工程を削減することができる。
このイオン注入を終了後、第１０のマスクパターン４７は除去される。
次に、図１０（ａ）に示すように、各ゲート絶縁膜３１〜３３の上に第１１のマスクパターン５２としてレジストパターンを形成する。
そして、第１１のマスクパターン５２をマスクにし、法線方向nに対して斜めの方向から領域LVnにおけるシリコン基板１にp型不純物としてIn+イオンをイオン注入して、第２のゲート電極３６ｂの横に第２のp型ポケット領域５４を形成する。
このイオン注入の条件は、例えば、加速エネルギが４０keV、ドーズ量が８．０×１０12cm-2、チルト角θが２８°である。このような条件でシリコン基板１を９０°づつ回転させながらイオン注入を４回行うことで上記の第２のp型ポケット領域５４が形成される。
ここで、本工程で注入されたIn+イオンは、B+イオンと比較して質量が大きくシリコン中での拡散係数も小さいため、シリコン基板１内を横方向に拡散し難い。例えば、基板温度が１０００℃のとき、シリコン中でのIn+イオンの拡散係数は７．５×１０-15cm2/sであり、この値はシリコン中におけるB+イオンの拡散係数（２．０×１０-14cm2/s）よりも小さな値である。
そのため、p型ポケット領域５４の不純物としてB+イオンを使用する場合と比較して、本実施形態では第２のp型ポケット領域５４の基板横方向の濃度プロファイルを急峻にすることができ、領域LVnにおける短チャネル効果を効果的に抑制できる。その結果、領域LVnに形成されるトランジスタの閾値電圧を低くすることができ、当該トランジスタの高速化を実現することができる。
次いで、図１０（ｂ）に示すように、上記の第１１のマスクパターン５２を引き続きマスクに用いて、領域LVnにおけるシリコン基板１にn型不純物としてAs+イオンをイオン注入する。
このイオン注入の条件としては、加速エネルギ１keV、ドーズ量２．７×１０14cm-2、チルト角０°が採用される。そして、この条件でシリコン基板１を９０°づつ回転させながらイオン注入を４回行うことで、第２のゲート電極３６ｂの横のシリコン基板１に第３のn型ソースドレインエクステンション５５が形成される。
この後に、第１１のマスクパターン５２は除去される。
次に、図１１（ａ）に示すように、各ゲート絶縁膜３１〜３３の上にフォトレジストを塗布し、それを露光、現像して第１２のマスクパターン５７とする。
そして、第１２のマスクパターン５７をマスクに用いて、加速エネルギを６０keV、ドーズ量を６×１０12cm-2、チルト角θを２８°とするイオン注入を４回行い、領域LVpにおけるシリコン基板１にn型不純物としてAs+イオンを注入する。なお、各回のイオン注入は、シリコン基板１を９０°づつ回転させながら行われる。
そのようなイオン注入により、第２のゲート電極３６ｂの横のシリコン基板１に第２のn型ポケット領域５８が形成される。
更に、図１１（ｂ）に示すように、上記の第１２のマスクパターン５７を引き続きマスクに使用して、領域LVpにおける第２のゲート電極３６ｂの横のシリコン基板１にp型不純物をイオン注入し、第３のp型ソースドレインエクステンション５９を形成する。
そのイオン注入の条件は特に限定されない。本実施形態では、p型不純物としてB+イオンを採用し、シリコン基板１を９０°づつ回転させながら４回に分けてこのイオン注入を行う。各回の条件は、例えば、加速エネルギが０．３keV、ドーズ量が１．０×１０14cm-2、チルト角が０°である。
この後に、第１２のマスクパターン５７は除去される。
続いて、図１２（ａ）に示すように、シリコン基板１の上側全面に絶縁膜６１を形成する。その絶縁膜６１は、例えば、CVD法で形成された酸化シリコン膜である。
そして、図１２（ｂ）に示すように、この絶縁膜６１をエッチバックして各ゲート電極３６ａ〜３６ｃの横に絶縁性サイドウォール６１ａとして残す。
次に、図１３（ａ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第１３のマスクパターン６２を形成する。
そして、そのマスクパターン６２をマスクにし、各領域HVn、LVn、LLnにn型不純物としてP+イオンをイオン注入し、これらの領域に第１〜第３のn型ソースドレイン領域６５〜６７を形成する。
このイオン注入を終了後、第１３のマスクパターン６２は除去される。
次いで、図１３（ｂ）に示すように、上記の第１３のマスクパターン６２と同様にして、シリコン基板１の上側全面にフォトレジストを塗布する。そして、そのフォトレジストを露光、現像することにより、第１４のマスクパターン６３を形成する。
更に、このマスクパターン６３をマスクに用いながら、各領域HVp、LVp、LLpにp型不純物としてB+イオンをイオン注入することにより、これらの領域に第１〜第３のp型ソースドレイン領域６８〜７０を形成する。
その後に、第１４のマスクパターン６３を除去する。
次いで、図１４に示すように、シリコン基板１の上側全面に高融点金属膜としてコバルト膜をスパッタ法で形成し、そのコバルト膜をアニールしてシリコンと反応させることにより、各ソースドレイン領域６５〜７０の上に高融点金属シリサイド膜７１を形成する。
その高融点金属シリサイド膜７１は、各ゲート電極３６ａ〜３６ｃの表層にも形成され、それによりゲート電極３６ａ〜３６ｃの低抵抗化が図られる。
その後に、素子分離絶縁膜２の上で未反応となっているコバルト膜をウエットエッチングして除去する。
ここまでの工程により、シリコン基板１の各領域HVp、HVnに、それぞれp型高電圧MOSトランジスタTRHVPとn型高電圧MOSトランジスタTRHVNの基本構造が完成する。
また、各領域LVp、LVnにおいては、それぞれp型低電圧MOSトランジスタTRLVPとn型低電圧MOSトランジスタTRLVNの基本構造が完成する。
更に、各領域LLn、LLpでは、それぞれn型低リークMOSトランジスタTRLLNとp型低リークMOSトランジスタTRLLPの基本構造が完成する。
続いて、図１５に示すように、シリコン基板１の上側全面に層間絶縁膜７５としてCVD法により酸化シリコン膜を形成する。
そして、各ゲート電極３６ａ〜３６ｃを反映して層間絶縁膜７５の上面に形成された凹凸を除去すべく、CMP法により層間絶縁膜７５の上面を研磨して平坦化する。
次に、図１６に示す断面構造を得るまでの工程について説明する。
まず、層間絶縁膜７５をパターニングして各ソースドレイン領域６５〜７０の上にコンタクトホール７５ａを形成する。
次いで、コンタクトホール７５ａの内面と層間絶縁膜７５の上面に、スパッタ法でチタン膜と窒化チタン膜とをこの順に形成し、これらの膜をグルー膜とする。
更に、このグルー膜上にCVD法でタングステン膜を形成してコンタクトホール７５ａを埋め込んだ後、層間絶縁膜７５の上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜をコンタクトホール７５ａ内に導電性プラグ８０として残す。
その後、層間絶縁膜７５と導電性プラグ８０の上にスパッタ法でアルミニウム膜を含む金属積層膜を形成し、その金属積層膜をパターニングして金属配線８１を形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成する。
その半導体装置では、図１４に示したように、シリコン基板１の上に動作電圧や動作速度の異なる複数種類のMOSトランジスタTRHVP、TRHVN、TRLVP、TRLVN、TRLLP、TRLLNが形成される。
このように複数種類のトランジスタを形成する場合でも、本実施形態では、異種のトランジスタの同一導電型の不純物領域を同一のマスクパターンを用いて同一のイオン注入工程で形成するので、各不純物領域を個別に形成する場合よりも工程数の削減が可能となる。
同一のイオン注入工程で形成される同一導電型の不純物領域としては、例えば、図７（ｂ）に示した第１のp型ソースドレインエクステンション４１と第１のp型ポケット領域４２がある。
また、本実施形態では、図８（ａ）、（ｂ）に示したように、上記の各領域４１、４２の形成に使用した第９のマスクパターン４０をそのまま用い、領域LLnにn型不純物をイオン注入して第１のn型ソースドレインエクステンション４５を形成する。
このとき、領域HVpでは、領域LLnの第３のゲート絶縁膜３３よりも厚い第１のゲート絶縁膜３１によってn型不純物の注入を阻止し易いので、本工程の加速エネルギやドーズ量を調節することで、領域HVpに不必要にn型不純物が注入されるのを抑制できる。
図１７（ａ）は、図８（ｂ）のＡ−Ａ線に沿う不純物濃度プロファイルのシミュレーション結果を示す図である。
また、図１７（ｂ）は、図８（ｂ）のＢ−Ｂ線に沿う不純物濃度プロファイルのシミュレーション結果を示す図である。
図１７（ａ）、（ｂ）の各々において、「ボロン」は、図７（ｂ）の工程でイオン注入されたものであり、第１のp型ソースドレインエクステンション４１と第１のp型ポケット領域４２の各々のp型不純物として供されるものである。
一方、「リン」は図８（ａ）の工程でイオン注入されたものであり、「砒素」は図８（ｂ）の工程でイオン注入されたものである。既述のように、これらの不純物は、それぞれ第１及び第２のn型不純物領域４３、４４のn型不純物として供されるものである。そして、これらの領域４３、４４により、第１のn型ソースドレインエクステンション４５が形成される。
図１７（ａ）に示されるように、これら「リン」と「砒素」は、厚い第１のゲート絶縁膜３１によってその大部分が阻止される。そのため、第１のゲート絶縁膜３１の下のシリコン基板１においては、「リン」と「砒素」の濃度は、「ボロン」の濃度よりも低くなる。
このことから、上記のように図７（ｂ）〜図８（ｂ）の各工程で第９のマスクパターン４０を共用しても、第１のp型ソースドレインエクステンション４１のp型不純物濃度がn型不純物である「リン」や「砒素」によって過剰に希釈されないことが確かめられた。
この結果、マスクパターンの形成工程を省略しつつ、第１のp型ソースドレインエクステンション４１の導電型をp型に維持することが可能となる。
同じ理由により、図９（ａ）の工程において、第２のn型ソースドレインエクステンション４８と第１のn型ポケット領域４９とを同一のイオン注入で形成することで、マスクパターンの形成工程とイオン注入工程との削減が可能となる。
そして、図９（ｂ）に示したように、上記の領域４８、４９の形成に使用した第１０のマスクパターン４７を流用して第２のp型ソースドレインエクステンション５０を形成したことで、マスクパターンの形成工程を更に省くことができる。
図１８（ａ）は、図９（ｂ）のＣ−Ｃ線に沿う不純物濃度プロファイルのシミュレーション結果を示す図である。
また、図１８（ｂ）は、図９（ｂ）のＤ−Ｄ線に沿う不純物濃度プロファイルのシミュレーション結果を示す図である。
図１８（ａ）、（ｂ）の各々において、「リン」は、図９（ａ）の工程でイオン注入されたものであり、第２のn型ソースドレインエクステンション４８と第１のn型ポケット領域４９の各々のn型不純物として供されるものである。
一方、「ボロン」は、図９（ｂ）の工程でイオン注入されたものであって、第２のp型ソースドレインエクステンション５０のp型不純物として供されるものである。
図１８（ａ）に示されるように、厚い第１のゲート絶縁膜３１によって「ボロン」の大部分が阻止される結果、第１のゲート絶縁膜３１の下での「ボロン」の不純物濃度は、「リン」のそれよりも低くなる。
よって、上記のように図９（ａ）〜図９（ｂ）の各工程で第１０のマスクパターン４７を共用しても、第２のn型ソースドレインエクステンション４８の導電型をn型に維持することができる。
これに対し、図１０（ａ）に示したように、領域LVnの第２のp型ポケット領域５４については、他のトランジスタの不純物領域とは別工程で形成する。
図１０（ａ）の工程では、シリコン基板１にp型不純物としてIn+イオンをイオン注入することで第２のp型ポケット領域５４を形成する。
既述のように、In+イオンは、第２のp型ポケット領域５４の基板横方向の不純物濃度プロファイルを急峻にし、トランジスタTRLVN（図１４参照）の高速化に寄与する。このような高速化は、動作速度の向上の他に微細化も求められるゲート長が９０nm以下の世代、例えば６５nmの世代において特に実益がある。
但し、濃度プロファイルの急峻化は、トランジスタの高速化には有用であるが、トランジスタの高耐圧化には不利である。
例えば、p型高電圧MOSトランジスタTRHVP（図１４）の第１のp型ソースドレインエクステンション４１のp型不純物としてIn+イオンを使用すると、B+イオンを使用する場合と比較して、当該エクステンション４１の基板横方向の不純物プロファイルが急になる。
そのため、エクステンション４１とnウェル１０との間に電圧を印加したとき、これらの間のpn接合における電位変化が急になり、当該pn接合においてブレークダウンが発生する危険性が高まる。
よって、トランジスタTRHVPの耐圧を維持するという観点からすると、領域LVnの第２のp型ポケット領域５４については、本実施形態のように領域HVpの第１のp型ソースドレインエクステンション４１とは別工程で形成するのが好ましい。
更に、上記のようなIn+イオンによる不純物濃度の急峻化は、トランジスタのリーク電流を低減するという点においても不利である。
例えば、p型低リークMOSトランジスタTRLLP（図１４）の第２のp型ソースドレインエクステンション５０のp型不純物としてIn+イオンを用いると、B+イオンを用いる場合と比較して、当該エクステンション５０の濃度プロファイルが急になる。よって、nウェル２２とエクステンション５０との間に電圧を印加すると、これらの間のpn接合における電位変化が急になり、当該pn接合がブレークダウンを起こしてリーク電流が発生する恐れが高くなる。
従って、トランジスタTRLLPのリーク電流を低い値に維持するという観点からすると、領域LVnの第２のp型ポケット領域５４については、本実施形態のように領域LLpの第２のp型ソースドレインエクステンション５０とは別工程で形成するのが好ましい。
このようにトランジスタの電気的特性に応じてマスクパターンを共用するかどうかを決めることで、トランジスタTRLVNの高速動作、トランジスタTRHVPの高耐圧、及びトランジスタTRLLPの低リーク特性を維持しつつ、工程数の削減を図ることができる。
なお、図１３（ａ）に示したように、第１〜第３のn型ソースドレイン領域６５〜６７は同一工程で形成され、これによっても工程数の削減を実現できる。
図１９（ａ）は、図１３（ａ）のＥ−Ｅ線に沿った第１のn型ソースドレイン領域６５の不純物濃度プロファイルのシミュレーション結果である。また、図１９（ｂ）は、図１３（ａ）のＦ−Ｆ線に沿った第３のn型ソースドレイン領域６７の不純物濃度プロファイルのシミュレーション結果である。
図１９（ａ）、（ｂ）に示すように、各領域６５、６７を同一工程で形成したことで、これらの領域に注入されたn型不純物（リン）の濃度プロファイルは、各領域６５、６７において略同一となる。
また、図１３（ｂ）の工程では、第１〜第３のp型ソースドレイン領域６８〜７０を同時に形成することで、工程数の削減が図られる。
図２０（ａ）は、図１３（ｂ）のＧ−Ｇ線に沿った第１のp型ソースドレイン領域６８の不純物濃度プロファイルのシミュレーション結果である。また、図２０（ｂ）は、図１３（ｂ）のＨ−Ｈ線に沿った第３のp型ソースドレイン領域７０の不純物濃度プロファイルのシミュレーション結果である。
図２０（ａ）、（ｂ）に示すように、上記のように各領域６８、７０を同一工程で形成したことで、これらの領域に注入されたp型不純物（ボロン）の濃度プロファイルは、各領域６８、７０において略同一となる。
以上説明した本実施形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板の第１の領域に第１のゲート絶縁膜を形成する工程と、
前記半導体基板の第２の領域に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形成する工程と、
前記半導体基板の第３の領域に、前記第１のゲート絶縁膜よりも薄い第３のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、及び前記第３のゲート絶縁膜の上に、それぞれ第１のゲート電極、第２のゲート電極、及び第３のゲート電極を形成する工程と、
前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極を形成した後、前記第２の領域を覆い、かつ、前記第１の領域と前記第３の領域を露出する第１のマスクパターンを形成する工程と、
前記第１のマスクパターンをマスクにして前記半導体基板に第１導電型の第１の不純物をイオン注入することにより、前記第１のゲート電極の横の前記半導体基板に第１のソースドレインエクステンションを形成し、かつ、前記第３のゲート電極の横の前記半導体基板に第１のポケット領域を形成する工程と、
前記第１のマスクパターンをマスクにし、前記第１のゲート絶縁膜の下での第２導電型の第２の不純物の濃度が前記第１の不純物の濃度よりも低くなる条件で前記半導体基板に前記第２の不純物をイオン注入することにより、前記第３のゲート電極の横の前記半導体基板に第２のソースドレインエクステンションを形成する工程と、
前記第１のマスクパターンを除去後、前記第１の領域と前記第３の領域を覆い、かつ、前記第２の領域を露出する第２のマスクパターンを形成する工程と、
前記第２のマスクパターンをマスクにし、前記第１の不純物よりも拡散係数が小さい第１導電型の第３の不純物を前記半導体基板にイオン注入し、前記第２のゲート電極の横の前記半導体基板に第２のポケット領域を形成する工程と、
前記第２のマスクパターンをマスクにし、第２導電型の第４の不純物を前記半導体基板にイオン注入することにより、前記第２のゲート電極の横の前記半導体基板に第３のソースドレインエクステンションを形成する工程と、
前記第１のゲート電極の横の前記半導体基板に、第１導電型の第１のソースドレイン領域を形成する工程と、
前記第２のゲート電極の横の前記半導体基板に、第２導電型の第２のソースドレイン領域を形成する工程と、
前記第３のゲート電極の横の前記半導体基板に、第２導電型の第３のソースドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、及び前記第３のゲート絶縁膜を形成する前に、前記第１の領域、前記第２の領域、及び前記第３の領域における前記半導体基板の上に熱酸化膜を形成する工程と、
前記第１の領域を覆い、かつ前記第２の領域と前記第３の領域とを露出する第３のマスクパターンを前記熱酸化膜の上に形成する工程と、
前記第３のマスクパターンをマスクにし、前記第２の領域と前記第３の領域における前記シリコン基板に第１導電型の第５の不純物をイオン注入して、前記第２の領域に第１のチャネル領域を形成し、かつ、前記第３の領域に第２のチャネル領域を形成する工程とを更に有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記第２のソースドレインエクステンションを形成する工程は、
前記第１のマスクパターンをマスクにして、前記第２の不純物の注入深さよりも浅い部分の前記半導体基板に、第２導電型の第６の不純物をイオン注入する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記４） 前記第６の不純物の拡散係数は、前記第２の不純物の拡散係数よりも小さいことを特徴とする付記３に記載の半導体装置の製造方法。
（付記５） 前記第２の不純物はリンであり、前記第６の不純物は砒素であることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 前記第３の不純物はインジウムであることを特徴とする付記１に記載の半導体装置の製造方法。
（付記７） 前記第１のソースドレインエクステンションと前記１のポケット領域とを形成する工程は、前記半導体基板の法線方向に対して斜めの方向から前記半導体基板に前記第１の不純物を注入することにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記８） 前記第２のソースドレインエクステンションを形成する工程は、前記第１の領域に前記第１のゲート絶縁膜が形成されている状態で行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記９） 前記第２のソースドレインエクステンションを形成する工程は、前記第１のポケット領域よりも浅い部分の前記半導体基板に前記第２の不純物をイオン注入することにより行われることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１０） 半導体基板の第４の領域に、前記第１のゲート絶縁膜よりも薄い第４のゲート絶縁膜を形成する工程と、
前記第４のゲート絶縁膜の上に第４のゲート電極を形成する工程と、
前記第１の領域、前記第２の領域、及び前記第３の領域を覆い、かつ、前記第４の領域を露出する第３のマスクパターンを形成する工程と、
前記第３のマスクパターンをマスクにし、前記半導体基板に、前記第３の不純物よりも拡散係数が大きい第１導電型の第７の不純物をイオン注入し、前記第４のゲート電極の横の半導体基板に第４のソースドレインエクステンションを形成する工程と、
前記第４のゲート電極の横の前記半導体基板に、第１導電型の第４のソースドレイン領域を形成する工程とを更に有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１１） 前記第７の不純物はボロンであることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２） 前記第２のソースドレイン領域を形成する工程と、前記第３のソースドレイン領域を形成する工程は、同一工程であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記１３） 前記第１導電型はp型であり、前記第２導電型はn型であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記１４） 前記第１のゲート電極のゲート長は、前記第２のゲート電極と前記第３のゲート電極の各々のゲート長よりも長いことを特徴とする付記１に記載の半導体装置の製造方法。
１…シリコン基板、１ａ…素子分離溝、２…素子分離絶縁膜、３…犠牲絶縁膜、４…第１のマスクパターン、５…第１のpウェル、６…第１のp型チャネル領域、９…第２のマスクパターン、１０…第１のnウェル、１１…第１のn型チャネル領域、１３…第３のマスクパターン、１５…第２のpウェル、１６…第３のpウェル、１８…第４のマスクパターン、２１…第２のnウェル、２２…第３のnウェル、２４…第２のp型チャネル領域、２５…第３のp型チャネル領域、２７…第６のマスクパターン、３１〜３３…第１〜第３のゲート絶縁膜、３５…第７のマスクパターン、３６…導電膜、３６ａ〜３６ｃ…第１〜第３のゲート電極、３７…第８のマスクパターン、４０…第９のマスクパターン、４１…第１のp型ソースドレインエクステンション、４２…第１のp型ポケット領域、４３…第１のn型不純物領域、４４…第２のn型不純物領域、４５…第１のn型ソースドレインエクステンション、４７…第１０のマスクパターン、４８…第２のn型ソースドレインエクステンション、４９…第１のn型ポケット領域、５０…第２のp型ソースドレインエクステンション、５２…第１１のマスクパターン、５４…第２のp型ポケット領域、５５…第３のn型ソースドレインエクステンション、５７…第１２のマスクパターン、５８…第２のn型ポケット領域、５９…第３のp型ソースドレインエクステンション、６１…絶縁膜、６１ａ…絶縁性サイドウォール、６２…第１３のマスクパターン、６３…第１４のマスクパターン、６５〜６７…第１〜第３のn型ソースドレイン領域、６８〜７０…第１〜第３のp型ソースドレイン領域、７１…高融点金属シリサイド膜、７５…層間絶縁膜、７５ａ…コンタクトホール、８０…導電性プラグ、８１…金属配線。

Claims (8)

  1. 半導体基板の第１の領域に第１のゲート絶縁膜を形成する工程と、
    前記半導体基板の第２の領域に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形成する工程と、
    前記半導体基板の第３の領域に、前記第１のゲート絶縁膜よりも薄い第３のゲート絶縁膜を形成する工程と、
    前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、及び前記第３のゲート絶縁膜の上に、それぞれ第１のゲート電極、第２のゲート電極、及び第３のゲート電極を形成する工程と、
    前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極を形成した後、前記第２の領域を覆い、かつ、前記第１の領域と前記第３の領域を露出する第１のマスクパターンを形成する工程と、
    前記第１のマスクパターンをマスクにして前記半導体基板に第１導電型の第１の不純物をイオン注入することにより、前記第１のゲート電極の横の前記半導体基板に第１のソースドレインエクステンションを形成し、かつ、前記第３のゲート電極の横の前記半導体基板に第１のポケット領域を形成する工程と、
    前記第１のマスクパターンをマスクにし、前記第１のゲート絶縁膜の下での第２導電型の第２の不純物の濃度が前記第１の不純物の濃度よりも低くなる条件で前記半導体基板に前記第２の不純物をイオン注入することにより、前記第３のゲート電極の横の前記半導体基板に第２のソースドレインエクステンションを形成する工程と、
    前記第１のマスクパターンを除去後、前記第１の領域と前記第３の領域を覆い、かつ、前記第２の領域を露出する第２のマスクパターンを形成する工程と、
    前記第２のマスクパターンをマスクにし、前記第１の不純物よりも拡散係数が小さい第１導電型の第３の不純物を前記半導体基板にイオン注入し、前記第２のゲート電極の横の前記半導体基板に第２のポケット領域を形成する工程と、
    前記第２のマスクパターンをマスクにし、第２導電型の第４の不純物を前記半導体基板にイオン注入することにより、前記第２のゲート電極の横の前記半導体基板に第３のソースドレインエクステンションを形成する工程と、
    前記第１のゲート電極の横の前記半導体基板に、第１導電型の第１のソースドレイン領域を形成する工程と、
    前記第２のゲート電極の横の前記半導体基板に、第２導電型の第２のソースドレイン領域を形成する工程と、
    前記第３のゲート電極の横の前記半導体基板に、第２導電型の第３のソースドレイン領域を形成する工程と、
    を有し、
    前記第２のソースドレイン領域を形成する工程と、前記第３のソースドレイン領域を形成する工程は、同一工程であることを特徴とする半導体装置の製造方法。
  2. 前記第１のゲート絶縁膜、前記第２のゲート絶縁膜、及び前記第３のゲート絶縁膜を形成する前に、前記第１の領域、前記第２の領域、及び前記第３の領域における前記半導体基板の上に熱酸化膜を形成する工程と、
    前記第１の領域を覆い、かつ前記第２の領域と前記第３の領域とを露出する第３のマスクパターンを前記熱酸化膜の上に形成する工程と、
    前記第３のマスクパターンをマスクにし、前記第２の領域と前記第３の領域における前記シリコン基板に第１導電型の第５の不純物をイオン注入して、前記第２の領域に第１のチャネル領域を形成し、かつ、前記第３の領域に第２のチャネル領域を形成する工程とを更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２のソースドレインエクステンションを形成する工程は、
    前記第１のマスクパターンをマスクにして、前記第２の不純物の注入深さよりも浅い部分の前記半導体基板に、第２導電型の第６の不純物をイオン注入する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第６の不純物の拡散係数は、前記第２の不純物の拡散係数よりも小さいことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第３の不純物はインジウムであることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第１のソースドレインエクステンションと前記１のポケット領域とを形成する工程は、前記半導体基板の法線方向に対して斜めの方向から前記半導体基板に前記第１の不純物を注入することにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記第２のソースドレインエクステンションを形成する工程は、前記第１の領域に前記第１のゲート絶縁膜が形成されている状態で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記第１のゲート電極のゲート長は、前記第２のゲート電極と前記第３のゲート電極の各々のゲート長よりも長いことを特徴とする請求項１に記載の半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120302022A1 (en) * 2011-05-27 2012-11-29 Kolagunta Venkat R Method for forming an asymmetric semiconductor device
CN104143535A (zh) * 2014-08-11 2014-11-12 矽力杰半导体技术(杭州)有限公司 Cmos结构的制造方法
JP6361391B2 (ja) * 2014-09-11 2018-07-25 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
JPH0695563B2 (ja) * 1985-02-01 1994-11-24 株式会社日立製作所 半導体装置
JPH0222862A (ja) 1988-07-11 1990-01-25 Fujitsu Ltd 半導体装置の製造方法
JPH05267338A (ja) * 1992-03-19 1993-10-15 Olympus Optical Co Ltd 半導体装置の製造方法
JPH10247725A (ja) * 1997-03-05 1998-09-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3497059B2 (ja) * 1997-04-25 2004-02-16 株式会社リコー 半導体装置の製造方法
JP3164076B2 (ja) 1998-08-28 2001-05-08 日本電気株式会社 半導体装置の製造方法
JP2000164727A (ja) * 1998-11-26 2000-06-16 Sharp Corp 半導体装置の製造方法
JP2001298096A (ja) * 2000-04-17 2001-10-26 Nec Corp 半導体装置の製造方法
US6429261B1 (en) * 2000-05-04 2002-08-06 Kimberly-Clark Worldwide, Inc. Ion-sensitive, water-dispersible polymers, a method of making same and items using same
JP4078014B2 (ja) * 2000-05-26 2008-04-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置及びその製造方法
JP2002170888A (ja) * 2000-11-30 2002-06-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002343879A (ja) * 2001-05-15 2002-11-29 Nec Corp 半導体装置及びその製造方法
JP4665141B2 (ja) * 2001-06-29 2011-04-06 富士通セミコンダクター株式会社 半導体装置とその製造方法
CN100334732C (zh) * 2001-11-30 2007-08-29 株式会社瑞萨科技 半导体集成电路器件及其制造方法
JP2003324159A (ja) * 2002-04-26 2003-11-14 Ricoh Co Ltd 半導体装置
JPWO2004112139A1 (ja) 2003-06-10 2006-09-28 富士通株式会社 半導体装置とその製造方法
KR100493061B1 (ko) * 2003-06-20 2005-06-02 삼성전자주식회사 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치
JP4558557B2 (ja) * 2005-03-31 2010-10-06 富士通セミコンダクター株式会社 不揮発性半導体記憶装置
WO2006126423A1 (ja) * 2005-05-27 2006-11-30 Sharp Kabushiki Kaisha 薄膜トランジスタ基板及びそれを備えた液晶表示装置、並びに薄膜トランジスタ基板の製造方法
JP5038633B2 (ja) * 2006-02-14 2012-10-03 株式会社東芝 半導体装置及びその製造方法
JP5222540B2 (ja) * 2007-05-15 2013-06-26 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7867858B2 (en) * 2008-03-31 2011-01-11 Freescale Semiconductor, Inc. Hybrid transistor based power gating switch circuit and method
JP5141667B2 (ja) * 2009-11-13 2013-02-13 富士通セミコンダクター株式会社 半導体装置とその製造方法

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