JP4078014B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に係り、その微細化,低電圧動作,高信頼化,製造工程の簡略化を図る技術に関する。
【0002】
【従来の技術】
不揮発性半導体記憶装置の代表であるフラッシュメモリは、携帯性,耐衝撃性に優れ、オンボードで電気的に一括消去が可能なことから、携帯電話,デジタルカメラ等の小型携帯情報機器のメモリとして急速に市場を拡大している。
【0003】
フラッシュメモリは、例えば図18に示したように、通常、情報を蓄えるメモリセルMと、書換えや読出しを行なうビットを選択したり、チップ内部で必要な電圧を発生する周辺回路を構成するMOS型電界効果トランジスタPから成る。
【0004】
このうちメモリセルMは、ソース及びドレイン拡散層(図示せず)を有するシリコン(Si)基板201と、このSi基板上に形成したPウェル204aと、主に多結晶Si膜からなる浮遊ゲート207及び制御ゲート209と、この両ゲート間を分離する多結晶Si層間絶縁膜208と、浮遊ゲート207とPウェル204aを分離するトンネル絶縁膜206からなるMOS型電界効果トランジスタを1つの記憶単位とし、これを複数個行列状に配置して構成される。メモリセルの浮遊ゲートと制御ゲートを分離する多結晶Si層間絶縁膜には、通常、SiO2膜に比べて誘電率が大きくリーク電流の小さい、シリコン窒化(Si3N4)膜をSiO2膜で挟んだ積層膜、いわゆるONO膜が広く用いられている。
【0005】
周辺回路Pは、Si基板201中に形成されたPウェル204b,Nウェル205と、ソース及びドレイン拡散層212a,212bと、ウェル上にゲート絶縁膜210を介して形成した主に多結晶Si膜からなるゲート電極211からなるMOS型電界効果トランジスタを複数個組み合わせることにより構成される。ゲート絶縁膜210は通常、熱酸化法により形成されたSiO2膜が用いられている。
【0006】
各メモリセルM及び周辺回路トランジスタPは、通常、厚い酸化膜からなる素子分離領域202により分離される。そして周辺回路により発生した正または負の電圧を制御ゲート209に印加することにより浮遊ゲートに蓄積される電荷量を制御し、これによりメモリセルトランジスタのしきい値電圧を変化させることにより情報の“0”,“1”を判別している。
【0007】
【発明が解決しようとする課題】
しかしながら、上記した不揮発性半導体記憶装置の大容量化に伴い、周辺回路用MOSトランジスタP及びメモリセルMに新たな課題が生じてきた。
【0008】
第1点は、周辺回路用MOSトランジスタのゲート酸化膜劣化に起因した特性及び信頼性の劣化である。
【0009】
フラッシュメモリにおいては、書込み/消去の際、ワード線に例えば18Vといった高電圧が印加される。このような高電圧を扱う周辺回路用MOSトランジスタにおいては、ゲート酸化膜厚を例えば25nm程度と厚膜化することにより高耐圧を図っている。しかしながら、素子の微細化のために、周辺MOSトランジスタ間の素子分離に従来の選択酸化法(LOCOS)に代えて浅溝分離法を適用した場合、25nmといった厚いゲート酸化膜を熱酸化法により形成すると、浅溝分離領域部に接するゲート酸化膜厚がアクティブ領域に比べ著しく薄くなるという現象が生じた。このため、MOSトランジスタの電流−電圧特性にいわゆるキンクを生じたり、ゲート酸化膜の絶縁耐圧が低下するといった問題を生じた。
【0010】
第2点は、プログラム電圧低減に不可欠なメモリセルMの多結晶Si層間絶縁膜の薄膜化である。
【0011】
フラッシュメモリの書換え動作時に浮遊ゲートに印加される電圧Vfgは、
Vfg=C2・Vcg/(C1+C2) (1)
で与えられる。ここで、Vcgは制御ゲート印加電圧、 C1及びC2はそれぞれトンネル絶縁膜及び多結晶Si層間絶縁膜の容量である。制御ゲートに印加された電圧を効率良く浮遊ゲートに伝達し、プログラム電圧を低減するためにはC2を大きくする、つまり、多結晶Si層間絶縁膜を薄膜化することが有効である。しかしながら、従来から広く用いられているシリコン窒化(Si3N4)膜をSiO2膜で挟んだ積層膜、いわゆるONO膜では、上下層のSiO2膜を5nm以下とすると、浮遊ゲートに蓄積された電荷が制御ゲートに漏洩するいわゆるリテンション不良が顕在化するという問題があった。また、上層のSiO2膜を5nm形成しようとした場合、下層の多結晶Si膜の酸化を防止するために10nm程度以上のSi3N4膜を堆積する必要があった。そのため、ONO膜の薄膜化は酸化膜換算で15nm程度が限界であった。
【0012】
このため、ONO膜に代えて、窒素を添加した単層のCVDSiO2膜を多結晶Si層間絶縁膜に適用し、その薄膜化を図ることによりプログラム電圧を低減する技術が特開平9−238036に開示されている。
【0013】
しかしながら、従来のフラッシュメモリで広く行われているように、多結晶Si層間絶縁膜を形成した後、熱酸化法により周辺回路MOSトランジスタのゲート酸化膜を形成すると、ONO膜とは異なり単層のCVDSiO2膜は耐酸化性を有しないため、高濃度に不純物がドーピングされた浮遊ゲート多結晶Siが厚く酸化されてしまうという問題があった。従って、メモリセル多結晶Si層間絶縁膜に単層のCVDSiO2膜を用いた際の周辺回路MOSトランジスタのゲート酸化膜の作成方法の開発が必要であった。
【0014】
第3点は工程数の増大である。
【0015】
従来のフラッシュメモリでは、メモリセルのトンネル絶縁膜206,多結晶Si層間絶縁膜208及び周辺回路MOSトランジスタのゲート絶縁膜210を、順次、それぞれ単独に形成していた。このため工程数が多く、低コスト化を阻害する要因となっていた。最近では、フラッシュメモリの書換え速度及び読出し速度の向上を図るため、周辺回路領域のMOSトランジスタのゲート酸化膜厚を2種類とする技術も提案されており、今後、フラッシュメモリの製造工程の簡略化は重要な課題になると予想される。
【0016】
上述の3つの課題は、メモリセルの層間絶縁膜と周辺回路MOSトランジスタのゲート酸化膜の作成という観点で相互に密接に関係しており、これを解決するための新たな不揮発性半導体記憶装置及びその製造方法の開発が望まれていた。
【0017】
本発明の目的は、不揮発性半導体記憶装置の周辺回路領域MOSトランジスタのゲート酸化膜を高信頼化し、トランジスタ特性を向上することにある。
【0018】
本発明の別の目的は、不揮発性半導体記憶装置の微細化,低電圧化に対応した多結晶Si層間絶縁膜及び周辺回路領域MOSトランジスタのゲート酸化膜形成方法を提供することにある。
【0019】
本発明の更に別の目的は、不揮発性半導体記憶装置の製造工程の簡略化を図ることにある。
【0020】
【課題を解決するための手段】
上記第1の課題を解決するため、本発明の不揮発性半導体記憶装置では、周辺回路を構成するMOS型電界効果型トランジスタのゲート絶縁膜を半導体基板上に堆積して形成した絶縁膜、例えばCVDSiO2膜により形成する。これにより、MOS型電界効果型トランジスタ間の素子分離に浅溝分離法を用いても浅溝分離領域に接する部分のゲート酸化膜厚が薄くなることがなく、MOS型電界効果型トランジスタ特性におけるキンクを防止することができ、また、ゲート酸化膜の絶縁耐圧の低下を回避することができる。なお、周辺回路が2種類以上のゲート絶縁膜厚を有するMOS型電界効果型トランジスタから構成されている場合、ゲート絶縁膜厚が厚いほうの高電圧部のMOS型電界効果型トランジスタに適用すると特に有効である。
【0021】
また、周辺回路を構成するMOS型電界効果型トランジスタのゲート絶縁膜を、半導体基板表面を熱酸化した絶縁膜と該絶縁膜の上に堆積して形成した絶縁膜の積層膜(例えば、CVDSiO2膜)とすることにより、浅溝分離領域に接する部分のゲート酸化膜厚を堆積絶縁膜にて補償することができるので、上記堆積絶縁膜単層とした場合と同様に、MOS型電界効果型トランジスタ特性におけるキンクを防止することができ、また、ゲート酸化膜の絶縁耐圧の低下を回避することができる。なお、この場合には熱酸化絶縁膜の膜厚よりも堆積絶縁膜の膜厚のほうを厚くすることが効果達成上より好ましい。
【0022】
上記第2の課題を解決するために、本発明の不揮発性半導体記憶装置の製造方法では、周辺回路を構成するMOS型電界効果型トランジスタのゲート絶縁膜を半導体基板上に堆積した絶縁膜、例えばCVDSiO2膜により形成する。これにより、多結晶シリコン層間絶縁膜をCVDSiO2膜とし、多結晶シリコン層間絶縁膜を形成した後にゲート絶縁膜を形成した場合でも、多結晶シリコン層間絶縁膜のCVDSiO2膜が厚く酸化されてしまうことが回避できる。
【0023】
また、周辺回路のゲート絶縁膜の全部又は一部を熱酸化膜とする場合には、半導体基板表面を熱酸化する工程を多結晶シリコン層間絶縁膜を形成する工程よりも前に行ってしまうことにより、多結晶シリコン層間絶縁膜であるCVDSiO2膜の異常酸化を防止することができる。
【0024】
上記第3の課題を解決するために、本発明の不揮発性半導体記憶装置及びその製造方法では、多結晶シリコン層間絶縁膜形成のために堆積した絶縁膜、例えばCVD絶縁膜を、周辺回路を構成するMOS型電界効果型トランジスタのゲート絶縁膜の全部または一部として用いることにより、製造工程の簡略化を達成することができる。
【0025】
【発明の実施の形態】
(実施例1)
本実施例1では、不揮発性半導体記憶装置のメモリセルの多結晶Si層間絶縁膜と周辺回路MOSトランジスタのゲート酸化膜とを窒素を添加したCVDSiO2膜とし、これを同時に形成することにより、周辺回路MOSトランジスタの特性向上とメモリセルの微細化,動作電圧の低減及び製造工程の簡略化を図った例について説明する。
【0026】
本実施例の不揮発性半導体記憶装置の作成手順を図1及び図2に示す。不揮発性半導体記憶装置は、情報を蓄積するための複数のメモリセルを行列状に配置したメモリセル領域と、書換えや読出しを行なうビットを選択したり、チップ内部で必要な電圧を発生する周辺回路を構成するためのMOSトランジスタを複数個配置した周辺回路領域とから構成される。
【0027】
周辺回路領域は、例えば3.3Vといった電源電圧のような比較的小さな電圧のみが印加される低電圧部と、例えば18Vといった書換えに必要な高電圧が印加される高電圧部に分けられる。低電圧部と高電圧部は、ともにPウェル104b,104c及びNウェル105a,105b上に形成された複数個のNMOSトランジスタ及びPMOSトランジスタから構成される。メモリセルは、NOR型と呼ばれる代表的なフラッシュメモリであり、Pウェル104a上に形成される。
【0028】
図1及び図2は、メモリセルのワード線に平行で、周辺回路のMOSトランジスタのゲート線に垂直な断面図である。
【0029】
製造方法は以下の通りである。
【0030】
まず、面方位(100)のp型Si基板101に、各メモリセル及び周辺回路MOSトランジスタを分離する浅溝素子分離領域102を形成した(図1(a))。
【0031】
次いで、イオン打込み法によりPウェル領域104a,104b,104c及びNウェル領域105a,105b更にウェル間の分離領域103を形成した(図1(b))。
【0032】
次に、メモリセルのトンネル絶縁膜となるSiO2膜106を熱酸化法により9nm形成した(図1(c))。
【0033】
次に、浮遊ゲートとなるリンをドーピングした多結晶Si膜107を150nm堆積した(図1(d))。
【0034】
続いて、リソグラフィとドライエッチング技術を用いて多結晶Si膜107をパターニングした(多結晶Si膜107は107aとなる)。この際、周辺回路領域の多結晶Si膜107及びSiO2膜106は完全に除去した(図1(e))。
【0035】
次いで、SiH4とN2Oを原料ガスとした減圧化学気相成長法(LPCVD法)により、SiO2膜108を16nm堆積した。堆積温度は750℃である。その直後にSiO2膜108をNH3雰囲気中でアニールし、さらにウェット酸化を行なった(図1(f))。
【0036】
その後、リソグラフィ技術により周辺回路領域のうち高電圧部のみが被覆されるようなレジストパターンを作成し(図示せず)、フッ酸とアンモニアの混合水溶液によりメモリセル領域及び周辺回路領域のうち低電圧部に存在するSiO2膜108を除去した(SiO2膜108は108aとなる)(図2(a))。
【0037】
その後、再び、SiH4とN2Oを原料ガスとしたLPCVD法により、SiO2膜109を11nm堆積した。堆積温度は750℃である。その直後にSiO2膜109をNH3雰囲気中でアニールし、さらにウェット酸化を行なった(図2(b))。
【0038】
以上、図1(f)から図2(b)に示した工程により、メモリセル領域には11nmの多結晶Si層間絶縁膜(CVDSiO2膜109)が、周辺回路領域の低電圧部には11nmのゲート酸化膜(CVDSiO2膜109)が、周辺回路領域の高電圧部には概ね27nmのゲート酸化膜(CVDSiO2膜108aとCVDSiO2膜109の積層膜)が形成される。ここで、CVDSiO2膜堆積後、NH3雰囲気中でアニールし、さらにウェット酸素を行なっているのは、E’センタと呼ばれる膜中の欠陥や水素原子を低減するためである。これにより絶縁膜のリーク電流を抑制するとともに、トラップを低減し、メモリセルの電荷保持特性の向上を図れる。更に、周辺回路MOSトランジスタの相互コンダクタンスを向上するためである。
【0039】
次に、メモリセルの制御ゲートと周辺回路のゲート電極となるリンをドーピングした多結晶Si膜110を堆積した(図2(c))。
【0040】
その後、リソグラフィとドライエッチング技術により多結晶Si膜110をパターニングし、メモリセルの制御ゲート(ワード線)110a及び周辺回路のゲート電極110bを形成した。続いて、図には示していないが、メモリセル領域のSiO2膜109及び多結晶Si膜107aをエッチングし、浮遊ゲートを形成した(SiO2膜109及び多結晶Si膜107aはそれぞれ109a、107bとなる(図2(d))。
【0041】
次に、イオン打込み法により、メモリセル及び周辺回路MOSトランジスタのソース/ドレイン領域111b,111c,112a,112b(メモリセルのソース/ドレイン領域は図示せず)を形成した(図2(e))。
【0042】
その後、図には示していないが、層間絶縁膜を堆積した後、この層間絶縁膜にワード線110a,周辺回路領域MOSトランジスタのゲート電極110b及びソース/ドレイン領域112,111に至るコンタクト孔を形成し、次に、金属膜を堆積し、これを加工して電極とし、不揮発性半導体記憶装置を完成した。
【0043】
図3は本発明の方法により形成した周辺回路領域の高電圧部MOSトランジスタのゲート電圧とドレイン電流の関係を示したものである。同図には比較のため、上記MOSトランジスタのゲート酸化膜を熱酸化法により形成した場合の結果も合わせて示した。いずれもゲート酸化膜厚は28nmである。熱酸化法を用いた従来技術では電流−電圧特性にいわゆるキンクと呼ばれるこぶが観察され、特性劣化が認められた。これに対し、本発明の窒素を添加したCVDSiO2膜を用いた場合には、良好な電流−電圧特性が得られた。
【0044】
図4は、本発明の方法及び従来技術である熱酸化法により形成した周辺回路領域高電圧部MOSトランジスタのゲート酸化膜の絶縁耐圧を測定した結果である。同図より、熱酸化膜に代えて窒素を添加したCVDSiO2膜をゲート酸化膜に用いることにより、その絶縁耐圧が向上することが明らかとなった。
【0045】
上記、図3及び図4で示した従来技術と本発明の特性差を明らかにするために、走査型電子顕微鏡を用いて高電圧部MOSトランジスタの断面構造を観察した。その結果を図5に示す。熱酸化膜200をゲート酸化膜に用いた従来技術の場合には、Eで示した浅溝分離領域と接する部分のゲート酸化膜厚がアクティブ領域中央に比べ著しく薄くなっていた(図5(a))。この局所的なゲート酸化膜の薄膜化により電流−電圧特性の劣化や絶縁耐圧の低下が生じたことが判明した。これに対し、窒素を添加したCVDSiO2膜を用いた本発明の場合には、熱酸化膜で見られたような浅溝分離領域付近でのゲート酸化膜の薄膜化が抑制された(図5(b))。このため、良好な特性が得られたことが明かとなった。
【0046】
なお、周辺回路MOSトランジスタにCVDSiO2膜を適用した場合、同膜への窒素添加は極めて重要である。図1から図2で示した不揮発性半導体装置の製造において、CVDSiO2膜108及び109の形成の際、アンモニア中でのアニールを行なわず、窒素を添加しなかった場合には、窒素を添加した場合に比べて周辺回路低電圧部及び高電圧部いずれのMOSトランジスタにおいても相互コンダクタンスの大幅な低下がみられた。また、ゲート酸化膜の絶縁耐圧も低下した。
【0047】
本実施例1においては、メモリセルの多結晶Si層間絶縁膜と周辺回路低電圧部MOSトランジスタのゲート酸化膜を全く同一の工程により形成している。このため、メモリセルのトンネル酸化膜を含めて4種類あるゲート絶縁膜を3種類の膜で形成することが可能である。従って、ゲート絶縁膜をそれぞれ単独に形成する場合に比べて製造工程数の削減が可能となる。
【0048】
図6は、図1及び図2で示した方法により作成した不揮発性半導体記憶装置のメモリセルの多結晶Si層間絶縁膜,周辺回路領域の低電圧部及び高電圧部MOSトランジスタのゲート酸化膜中の窒素分布を二次イオン質量分析計により測定した結果である。多結晶Si層間絶縁膜と低電圧部MOSトランジスタのゲート酸化膜を同一工程にて形成しているにもかかわらず、窒素濃度は多結晶Si層間絶縁膜が一番高く、次いで低電圧部ゲート酸化膜、高電圧部ゲート酸化膜の順となっている。これはSiO2膜中への窒素の添加量が下地Si層の不純物濃度の増大とともに増加するためである。
【0049】
なお、周辺回路領域のMOSトランジスタのゲート酸化膜を、ともにCVD法により形成したメモリセルのトンネル酸化膜と多結晶Si層間絶縁膜の積層膜で形成する技術が特開平11−87545に示されている。しかし、同方法では周辺回路トランジスタのゲート酸化膜の膜厚がメモリセルの2つの酸化膜の膜厚の和で決まってしまうため、膜厚の設定に自由度がないという問題があった。また、浮遊ゲートのパターニングの際ダメージの入ったトンネル酸化膜をそのまま周辺回路トランジスタのゲート酸化膜に用いているため、膜特性の劣化が課題であった。本実施例の方法によれば、周辺回路高電圧部MOSトランジスタのゲート酸化膜厚はSiO2膜108の膜厚を変えることにより任意に設定できるという利点がある。また、SiO2膜108のパターニングにはウェットエッチングを用いているので、ダメージによる膜特性の劣化がない。
【0050】
以上、本実施例1によれば、不揮発性半導体記憶装置の周辺回路領域MOSトランジスタの特性及び信頼性が向上するという効果がある。なお、周辺回路領域MOSトランジスタの特性及び信頼性の向上という観点からいえば、周辺回路領域MOSトランジスタのゲート絶縁膜の全部(低電圧部)又は一部(高電圧部)がメモリセルの多結晶Si層間絶縁膜と同一工程で形成されることは必須要件ではなく、周辺回路領域MOSトランジスタのゲート絶縁膜が堆積により形成された絶縁膜、例えばCVDSiO2膜であればよい。また、本実施例によれば、メモリセルの微細化及び動作電圧の低減が可能な不揮発性半導体記憶装置の製造プロセスが構築できる。さらに、工程数を増大することなく周辺回路MOSトランジスタのゲート酸化膜を2種類とすることができる。
【0051】
(実施例2)
本実施例2では、不揮発性半導体記憶装置のメモリセルの多結晶Si層間絶縁膜と周辺回路領域MOSトランジスタのゲート酸化膜を窒素を添加したCVDSiO2膜とし、これを同時に形成することにより、周辺回路領域MOSトランジスタの特性向上とメモリセルの微細化,動作電圧の低減、及び製造工程の簡略化を図った別の例について説明する。
【0052】
本実施例の不揮発性半導体記憶装置の作成手順を図7から図9に示す。なお、図7から図9はメモリセルのワード線に平行で、周辺回路領域MOSトランジスタのゲート線に垂直な断面図である。実施例1との違いは、メモリセル領域においてセル間を分離する素子分離領域が存在しないこと、また、隣接するメモリセルのソースとドレインを共有する、いわゆる仮想接地型のメモリセルであること、更に、メモリセルに浮遊ゲート,制御ゲートとは異なる第3のゲート114a(以下、補助ゲートと称す)を有する点である。この補助ゲート114aは浮遊ゲート107b間に埋込まれて存在し、書込みの際のホットエレクトロンの注入効率を増大する機能を有する。また、補助ゲートに0Vを印加することにより隣接するメモリセル間を分離する機能も果たしている。このため、実施例1の通常のNOR型セルに比べ、メモリセル面積の縮小が可能である。また、複数のセルで同時に書込み動作を行なうことができ、書込みスループットの向上が図れる。従って大容量化に好適である。
【0053】
製造方法は以下の通りである。
【0054】
まず、面方位(100)のp型Si基板101に、周辺回路領域のMOSトランジスタを分離する浅溝素子分離領域102を形成した(図7(a))。
【0055】
次いで、イオン打込み法によりPウェル領域104a,104b,104c及びNウェル領域105a,105b更にウェル間の分離領域103を形成した(図7(b))。
【0056】
次に、補助ゲート下のゲート酸化膜となるSiO2膜113を熱酸化法により9nm形成した(図7(c))。
【0057】
次に、補助ゲートとなるリンをドーピングした多結晶Si膜114を60nm、SiO2膜115を150nm堆積した(図7(d))。
【0058】
続いて、リソグラフィとドライエッチング技術を用いて、厚いSiO2膜115及び多結晶Si膜114をパターニングした(SiO2膜115及び多結晶Si膜114はそれぞれ115a及び114aとなる)。この際、周辺回路領域のSiO2膜115及び多結晶Si膜114は完全に除去した(図7(e))。
【0059】
次に、リソグラフィ技術によりメモリセル領域のみが露出するレジストパターンを形成した後(図示せず)、斜めイオン打込み法によりメモリセルのソース/ドレイン拡散層領域116を形成した(図7(f))。
【0060】
次いで、周辺回路領域に残存していたゲート酸化膜114を除去した後(図示せず)、メモリセルのトンネル酸化膜となるSiO2膜106を9nm形成した(図8(a))。
【0061】
次に、浮遊ゲートとなるリンをドーピングした多結晶Si膜107を補助ゲートパターン間の隙間が埋まらないように、例えば50nm堆積した(図8(b))。
【0062】
次に、ホトレジスト117を補助ゲートパターン間の隙間が完全に埋まるように塗布し(図示せず)、これをエッチバックして、補助ゲートパターン間の隙間に残した(図8(c))。
【0063】
次に、エッチバック法によりホトレジスト117に被われていない部分に存在する多結晶Si膜107を除去した(多結晶Si膜107は107aとなる)。エッチング量は多結晶Si膜107の膜厚より若干大きな値とした(図8(d))。本工程により1回の膜形成で立体構造を有する浮遊ゲートパターンが形成できる。
【0064】
次に、アッシング法により多結晶Si膜107a上に残存するホトレジスト117を除去した(図8(e))。
【0065】
次に、SiH4とN2Oを原料ガスとした減圧化学気相成長法(LPCVD法)により、SiO2膜108を16nm堆積した。堆積温度は750℃である。その直後にSiO2膜108をNH3雰囲気中でアニールし、さらにウェット酸化を行なった(図8(f))。
【0066】
その後、リソグラフィ技術により周辺回路領域のうち高電圧部のみが被服されるようなレジストパターンを作成し(図示せず)、フッ酸とアンモニアの混合水溶液によりメモリセル領域及び周辺回路領域のうち低電圧部に存在するSiO2膜108を除去した(SiO2膜108は108aとなる)(図9(a))。
【0067】
その後、再び、SiH4とN2Oを原料ガスとしたLPCVD法により、SiO2膜109を11nm堆積した。堆積温度は750℃である。その直後にSiO2膜109をNH3雰囲気中でアニールし、さらにウェット酸化を行なった(図9(b))。
【0068】
以上、実施例1と同様、図8(f)から図9(b)に示した工程により、メモリセル領域には11nmの多結晶Si層間絶縁膜(CVDSiO2膜109)が、周辺回路領域の低電圧部には11nmのゲート酸化膜(CVDSiO2膜109)が、周辺回路領域の高電圧部には概ね27nmのゲート酸化膜(CVDSiO2膜108aとCVDSiO2膜109)が形成される。
【0069】
次に、メモリセルの制御ゲートと周辺回路のゲート電極となるリンをドーピングした多結晶Si膜110を堆積した(図9(c))。
【0070】
その後、リソグラフィとドライエッチング技術により多結晶Si膜110をパターニングし、メモリセルの制御ゲート(ワード線)110a及び周辺回路のゲート電極110bを形成した。続いて、図には示していないが、メモリセル領域のSiO2膜109及び多結晶Si膜107aをエッチングし、浮遊ゲートを形成した(SiO2膜109及び多結晶Si膜107aはそれぞれ109a、107bとなる(図9(d))。
【0071】
次に、周辺回路MOSトランジスタのソース/ドレイン領域111b,111c,112a,112bを形成した(図9(e))。
【0072】
その後、図には示していないが、層間絶縁膜を堆積した後、この層間絶縁膜にワード線110a,周辺MOSトランジスタのゲート電極110b及びソース/ドレイン領域112,111に至るコンタクト孔を形成し、次に、金属膜を堆積し、これを加工して電極とし、不揮発性半導体記憶装置を完成した。
【0073】
本実施例2によれば、実施例1と同様、不揮発性半導体記憶装置の周辺回路MOSトランジスタの特性及び信頼性が向上した。また、実施例1に比べメモリセルの微細化及び動作電圧の低減が可能であった。さらに工程数を増大することなく周辺回路MOSトランジスタのゲート酸化膜を2種類とすることができた。
【0074】
(実施例3)
本実施例3では、不揮発性半導体記憶装置のメモリセルの多結晶Si層間絶縁膜と周辺回路MOSトランジスタのゲート酸化膜とを窒素を添加したCVDSiO2膜とし、これを同時に形成することにより、周辺回路MOSトランジスタの特性向上とメモリセルの微細化,動作電圧の低減及び製造工程の簡略化を図った更に別の例について説明する。
【0075】
本実施例の不揮発性半導体記憶装置の作成手順を図10から図12に示す。なお、図10から図12はメモリセルのワード線に平行で、周辺回路MOSトランジスタのゲート線に垂直な断面図である。実施例1との違いは、メモリセルアレイがソース線を分離し、セルを並列に配置したAND型と呼ばれる構造になっている点である。
【0076】
製造方法は以下の通りである。
【0077】
まず、面方位(100)のp型Si基板101に、周辺回路MOSトランジスタを分離する浅溝素子分離領域102を形成した(図10(a))。
【0078】
次いで、イオン打込み法によりPウェル領域104a,104b,104c及びNウェル領域105a,105b更にウェル間の分離領域103を形成した(図10(b))。
【0079】
次いで、メモリセルのトンネル酸化膜となるSiO2膜106を熱酸化法により9nm形成した(図10(c))。
【0080】
次に、1層目の浮遊ゲートとなるリンをドーピングした多結晶Si膜118を100nm堆積した(図10(d))。
【0081】
続いて、リソグラフィとドライエッチング技術を用いて、多結晶Si膜118をパターニングした。この際、周辺回路領域の多結晶Si膜118はそのまま残すようなパターンとした(多結晶Si膜118はメモリセル領域が118a、周辺回路領域が118bとなる)(図10(e))。
【0082】
次に、イオン打込み法により、メモリセルのソース/ドレイン拡散層領域116を形成した(図10(f))。
【0083】
次いで、SiO2膜119を1層目の浮遊ゲート間を完全に埋込むよう、例えば400堆積した(図11(a))。
【0084】
その後、化学的機械研磨法(CMP法)により、SiO2膜119を研磨し、1層目の浮遊ゲートパターン118a及び118bを露出させた(多結晶Si膜118a及び118bはそれぞれ118c及び118dとなる)(図11(b))。
【0085】
次に、2層目の浮遊ゲートとなるリンをドーピングした多結晶Si膜120を例えば50nm堆積した(図11(c))。
【0086】
次に、リソグラフィとドライエッチング技術を用いて、多結晶Si膜120をパターニングした(多結晶Si膜120は120aとなる)。この際、周辺回路領域の多結晶Si膜120及びその下に存在していた多結晶Si膜118dは完全に除去した(図11(d))。本実施例の不揮発性半導体装置のメモリセルにおいては、多結晶Si膜118c及び120aは電気的に接続されており、この2層で浮遊ゲートが形成される。
【0087】
次に、SiH4とN2Oを原料ガスとした減圧化学気相成長法(LPCVD法)により、SiO2膜108を16nm堆積した。堆積温度は750℃である。その直後にSiO2膜108をNH3雰囲気中でアニールし、さらにウェット酸化を行なった(図11(e))。
【0088】
その後、リソグラフィ技術により周辺回路領域のうち高電圧部のみが被服されるようなレジストパターンを作成し(図示せず)、フッ酸とアンモニアの混合水溶液によりメモリセル領域及び周辺回路領域のうち低電圧部に存在するSiO2膜108を除去した(SiO2膜108は108aとなる)(図12(a))。
【0089】
その後、再び、SiH4とN2Oを原料ガスとしたLPCVD法により、SiO2膜109を11nm堆積した。堆積温度は750℃である。その直後にSiO2膜109をNH3雰囲気中でアニールし、さらにウェット酸化を行なった(図12(b))。
【0090】
以上、実施例1と同様、図11(e)から図12(b)に示した工程により、メモリセル領域には11nmの多結晶Si層間絶縁膜(CVDSiO2膜109)が、周辺回路領域の低電圧部には11nmのゲート酸化膜(CVDSiO2膜109)が、周辺回路領域の高電圧部には概ね27nmのゲート酸化膜(CVDSiO2膜108aとCVDSiO2膜109)が形成される。
【0091】
次に、メモリセルの制御ゲートと周辺回路領域MOSトランジスタのゲート電極となるリンをドーピングした多結晶Si膜110を堆積した(図11(c))。
【0092】
その後、リソグラフィとドライエッチング技術により多結晶Si膜110をパターニングし、メモリセルの制御ゲート(ワード線)110a及び周辺回路のゲート電極110bを形成した。続いて、図には示していないが、メモリセル領域のSiO2膜109及び多結晶Si膜120a,118cをエッチングし、浮遊ゲートを形成した(SiO2膜109及び多結晶Si膜120a,118cはそれぞれ109a及び120b,118dとなる(図11(d))。
【0093】
次に、周辺回路領域MOSトランジスタのソース/ドレイン領域111b,111c,112a,112bを形成した(図11(e))。
【0094】
その後、図には示していないが、層間絶縁膜を堆積した後、この層間絶縁膜にワード線110a,周辺回路領域MOSトランジスタのゲート電極110b及びソース/ドレイン領域112,111に至るコンタクト孔を形成し、次に、金属膜を堆積し、これを加工して電極とし、不揮発性半導体記憶装置を完成した。
【0095】
本実施例3によれば、実施例1と同様、不揮発性半導体記憶装置の周辺回路MOSトランジスタの特性及び信頼性が向上した。また、メモリセルの微細化及び動作電圧の低減が可能であった。さらに、工程数を増大することなく周辺回路MOSトランジスタのゲート酸化膜を2種類とすることができた。
【0096】
(実施例4)
本実例4では、実施例1とは異なり、周辺回路領域高電圧部のMOSトランジスタのゲート酸化膜の一部を、窒素を添加したCVDSiO2膜に代えて、薄い熱酸化膜を用いた例について述べる。
【0097】
本実施例の不揮発性半導体記憶装置の作成手順を図13に示す。本実施例の不揮発性半導体記憶装置の浮遊ゲート107aを形成するまでの工程は、実施例1の図1(a)から図1(e)と同一であり、ここでは省略した。
【0098】
図1(e)に示したような浮遊ゲートパターンを形成した後、SiH4とN2Oを原料ガスとしたLPCVD法により、SiO2膜121を4nm堆積した。(図13(a))。
【0099】
次に、LPCVD法によりSi3N4膜122を10nm堆積し、その後、リソグラフィ技術により周辺回路領域のうち高電圧部のみが露出するようなレジストパターンを作成し(以上図示せず)、ドライエッチングにより高電圧部に存在するSi3N4膜122を除去した(図13(b))。
【0100】
次に、高電圧部に存在するSiO2膜121をフッ酸水溶液により除去した後(図示せず)、熱酸化法により、Si3N4膜122に被われていない周辺回路高電圧部にのみ選択的にSiO2膜123を成長させた。酸化膜厚は16nmである。上記Si3N4膜122は耐酸化性を有するため、Si3N4膜122に被われているメモリセル領域及び周辺回路領域のうち低電圧部では酸化反応は進行しない(図13(c))。
【0101】
その後、熱リン酸水溶液によりSi3N4膜122を除去した後、フッ酸水溶液によりメモリセル部及び周辺回路低電圧部に存在するSiO2膜121を除去した。この際、周辺回路高電圧部のSiO2膜123もその表面が若干エッチングされ、膜厚が14nmに減少する(SiO2膜123は123aとなる)(図13(d))。
【0102】
その後、SiH4とN2Oを原料ガスとしたLPCVD法により、SiO2膜109を11nm堆積した。堆積温度は750℃である。その直後にSiO2膜109をNH3雰囲気中でアニールし、さらにウェット酸化を行なった(図13(e))。
【0103】
以上の工程により、メモリセル領域には11nmの多結晶Si層間絶縁膜(CVDSiO2膜109)が、周辺回路領域の低電圧部には11nmのゲート酸化膜(CVDSiO2膜109)が、周辺回路領域の高電圧部には概ね25nmのゲート酸化膜(熱酸化SiO2膜123aとCVDSiO2膜109)が形成される。
【0104】
その後、実施例1の図2(c)から図2(e)と同様の工程を行ない、不揮発性半導体記憶装置を完成した。
【0105】
本実施例4においては、熱酸化法を用いても実施例1と同一のマスク枚数で不揮発性半導体記憶装置が作成可能であった。また、実施例1に比べ周辺回路高電圧部のMOSトランジスタのゲート酸化膜/Si基板界面の特性が向上し、コンダクタンスが向上した。
【0106】
なお、本実施例4においては、周辺回路高電圧部のMOSトランジスタのゲート酸化膜を、熱酸化膜と窒素を添加したCVDSiO2膜により形成している。熱酸化を行なったため、図5(a)で示したような浅溝分離領域に接する部分で若干のゲート酸化膜厚の減少が観察された。しかしながら、酸化膜厚が14nmと従来技術に比べ薄かったため、図3及び図4で示したMOSトランジスタの電流-電圧特性、及び絶縁耐圧の劣化は実用上問題ないレベルであった。
【0107】
(実施例5)
実施例4で述べたように、周辺回路MOSトランジスタのゲート酸化膜に熱酸化膜を用いても、その酸化膜厚が薄い場合には、浅溝分離領域に接する部分での酸化膜の薄膜化の程度は小さく、MOS特性の劣化を実用上問題ないレベルとすることが可能である。そこで、本実施例では、周辺回路領域のうち低電圧部MOSトランジスタのゲート酸化膜に薄膜化した熱酸化膜を使用し、不揮発性半導体記憶装置の性能向上を図った例について述べる。
【0108】
本実施例の不揮発性半導体記憶装置の作成手順を図14から図15に示す。ウェル領域を形成するまでの工程は実施例1の図1(a)から図1(b)と同一であり、ここでは省略した。
【0109】
実施例1の図1(a)から図1(b)に示したように、素子分離領域及びウェル領域を形成した後、メモリセルのトンネル絶縁膜となるSiO2膜106を熱酸化法により9nm形成した(図14(a))。
【0110】
次に、リソグラフィ技術を用いて、周辺回路領域低電圧部のみが露出するようなレジストパターンを形成した後(図示せず)、周辺回路領域低電圧部のSiO2膜106をフッ酸とアンモニアの混合水溶液により除去した(図14(b))。
【0111】
次に、周辺回路領域低電圧部のMOSトランジスタのゲート酸化膜となるSiO2膜124を熱酸化法により5nm形成した(図14(c))。
【0112】
次に、浮遊ゲートとなるリンをドーピングした多結晶Si膜107を150nm堆積した(図14(d))。
【0113】
続いて、リソグラフィとドライエッチング技術を用いて多結晶Si膜107をパターニングした。この際、周辺回路領域の多結晶Si膜107は、高電圧部では完全に除去し、低電圧部ではその全面が被われるように残した(多結晶Si膜107は107a,107cとなる)(図14(e))。
【0114】
次いで、SiH4とN2Oを原料ガスとした減圧化学気相成長法(LPCVD法)により、SiO2膜108を16nm堆積した。堆積温度は750℃である。その直後にSiO2膜108をNH3雰囲気中でアニールし、さらにウェット酸化を行なった(図14(f))。
【0115】
その後、リソグラフィ技術により周辺回路領域のうち高電圧部のみのSiO2膜108が被覆されるようなレジストパターンを作成し(図示せず)、フッ酸とアンモニアの混合水溶液によりメモリセル領域及び周辺回路領域のうち低電圧部に存在するSiO2膜108を除去した(SiO2膜108は108aとなる)(図15(a))。
【0116】
その後、再び、SiH4とN2Oを原料ガスとしたLPCVD法により、SiO2膜109を11nm堆積した。堆積温度は750℃である。その直後にSiO2膜109をNH3雰囲気中でアニールし、さらにウェット酸化を行なった(図15(b))。
【0117】
以上の工程により、メモリセル領域には11nmの多結晶Si層間絶縁膜(CVDSiO2膜109)が、周辺回路領域の低電圧部には5nmのゲート酸化膜(熱酸化SiO2膜124)が、周辺回路領域の高電圧部には概ね27nmのゲート酸化膜(CVDSiO2膜108aとCVDSiO2膜109)が形成される。
【0118】
次に、メモリセルの制御ゲートと周辺回路のゲート電極となるリンをドーピングした多結晶Si膜110を堆積した(図15(c))。
【0119】
その後、リソグラフィとドライエッチング技術により多結晶Si膜110をパターニングし、メモリセルの制御ゲート(ワード線)110a及び周辺回路のゲート電極110bを形成した。続いて図には示していないが、メモリセル領域及び周辺回路領域低電圧部MOSトランジスタのSiO2膜109及び多結晶Si膜107a,107cをエッチングした。これにより浮遊ゲートが完成した(SiO2膜109及び多結晶Si膜107a,107cはそれぞれ109a及び107b,107dとなる)。この際、周辺回路領域低電圧部の多結晶Si膜107dの一部が露出するようにパターニングした(図15(d))。
【0120】
次に、イオン打込み法により、メモリセル及び周辺回路MOSトランジスタのソース/ドレイン領域111b,111c,112a,112b(メモリセルのソース/ドレイン領域は図示せず)を形成した後、図には示していないが、層間絶縁膜を堆積し、この層間絶縁膜に多結晶Si膜110aより成るワード線、周辺回路領域MOSトランジスタの多結晶Si膜110bより成るゲート電極及びソース/ドレイン領域112,111に至るコンタクト孔を形成した。次に、金属膜を堆積し、これを加工して電極とした。この際、周辺回路領域低電圧部においては、多結晶Si膜110b及び107dが電気的に接続されるよう、コンタクト孔と金属電極を配置した。これにより周辺回路領域低電圧部のMOSトランジスタにおいては、多結晶Si膜110bに印加された電圧は多結晶Si膜107dにも印加される。以上の工程により不揮発性半導体記憶装置を完成した(図15(e))。
【0121】
本実施例5により形成した不揮発性半導体記憶装置は、実施例1と同様、不揮発性半導体記憶装置の周辺回路MOSトランジスタの特性及び信頼性が向上した。また、メモリセルの微細化及び動作電圧の低減が可能であった。さらに、工程数を増大することなく周辺回路MOSトランジスタのゲート酸化膜を2種類とすることができた。更に、実施例1に比べ、周辺回路低電圧部の高速動作が可能となり、書換え及び読出し速度の向上が図れた。
【0122】
(実施例6)
本実施例6では、周辺回路領域高電圧部MOSトランジスタのゲート酸化膜に薄膜化した熱酸化膜と窒素を添加したCVDSiO2の積層膜を使用し、不揮発性半導体記憶装置の性能向上を図った別の例について述べる。
【0123】
本実施例6の不揮発性半導体記憶装置の作成手順を図16から図17に示す。ウェル領域を形成するまでの工程は実施例1の図1(a)から図1(b)と同一であり、ここでは省略した。
【0124】
実施例1の図1(a)から図1(b)に示したように、素子分離領域及びウェル領域を形成した後、SiH4とN2Oを原料ガスとした減圧化学気相成長法(LPCVD法)により、SiO2膜125を20nm堆積した。堆積温度は750℃である。その直後にSiO2膜108をNH3雰囲気中でアニールし、さらにウェット酸化を行なった(図16(a))。
【0125】
次に、リソグラフィ技術を用いて、周辺回路領域高電圧部のみが被覆されるようなレジストパターンを形成した後(図示せず)、メモリセル領域及び周辺回路領域低電圧部のSiO2膜125をフッ酸とアンモニアの混合水溶液により除去した(SiO2膜125は125aとなる)(図16(b))。
【0126】
次に、メモリセルのトンネル絶縁膜及び周辺回路領域低電圧部のゲート酸化膜となるSiO2膜126を熱酸化法により9nm形成した。この際、周辺回路領域高電圧部でもメモリセル領域程ではないが酸化膜126aが成長する。
【0127】
以上の工程により、メモリセル領域には9nmのトンネル絶縁膜(熱酸化SiO2膜126)が、周辺回路領域の低電圧部には9nmのゲート酸化膜(熱酸化SiO2膜126)が、周辺回路領域の高電圧部には概ね27nmのゲート酸化膜(熱酸化SiO2膜126aとCVDSiO2膜125a)が形成される。(図16(c))。
【0128】
次に、浮遊ゲートとなるリンをドーピングした多結晶Si膜107を150nm堆積した(図16(d))。
【0129】
続いて、リソグラフィとドライエッチング技術を用いて多結晶Si膜107をパターニングした。この際、周辺回路領域の多結晶Si膜107はその全面が被われるように残した(多結晶Si膜107はメモリセル領域が107a、周辺回路領域が107eとなる)(図16(e))。
【0130】
次いで、SiH4とN2Oを原料ガスとしたLPCVD法により、多結晶Si層間絶縁膜となるSiO2膜109を11nm堆積した。堆積温度は750℃である。その直後にSiO2膜109をNH3雰囲気中でアニールし、さらにウェット酸化を行なった(図17(a))。
【0131】
次に、メモリセルの制御ゲートと周辺回路のゲート電極となるリンをドーピングした多結晶Si膜110を堆積した(図17(b))。
【0132】
その後、リソグラフィとドライエッチング技術により多結晶Si膜110をパターニングし、メモリセルの制御ゲート(ワード線)110a及び周辺回路のゲート電極110bを形成した。続いて図には示していないが、メモリセル領域及び周辺回路領域MOSトランジスタのSiO2膜109及び多結晶Si膜107a,107eをエッチングした。これにより、浮遊ゲートが完成した(SiO2膜109及び多結晶Si膜107a,107cはそれぞれ109a及び107b、107fとなる)。この際、周辺回路領域の多結晶Si膜107dの一部が露出するようにパターニングした(図17(c))。
【0133】
次に、イオン打込み法により、メモリセル及び周辺回路領域MOSトランジスタのソース/ドレイン領域111b,111c,112a,112b(メモリセルのソース/ドレイン領域は図示せず)を形成した後、図には示していないが、層間絶縁膜を堆積し、この層間絶縁膜に多結晶Si膜110aより成るワード線、周辺回路領域MOSトランジスタの多結晶Si膜110bより成るゲート電極及びソース/ドレイン領域112,111に至るコンタクト孔を形成した。次に、金属膜を堆積し、これを加工して電極とした。この際、周辺回路領域においては、多結晶Si膜110b及び107dが電気的に接続されるよう、コンタクト孔と金属電極を配置した。これにより周辺回路領域のMOSトランジスタにおいては、多結晶Si膜110bに印加された電圧は多結晶Si膜107dにも印加される。以上の工程により不揮発性半導体記憶装置を完成した。(図17(d))
本実施例により形成した不揮発性半導体記憶装置は、実施例1と同様、不揮発性半導体記憶装置の周辺回路領域MOSトランジスタの特性及び信頼性が向上した。また、メモリセルの微細化及び動作電圧の低減が可能であった。さらに、工程数を増大することなく周辺回路MOSトランジスタのゲート酸化膜を2種類とすることができた。更に、実施例1に比べ、周辺回路低電圧部の高速動作が可能となり、書換え及び読出し速度の向上が図れた。以上に詳述した各実施例においては、不揮発性半導体装置のメモリセルとしてNOR型,補助ゲートを有するセル,AND型を例に用いて説明したが、その他のメモリセル、例えばNAND型やスプリットゲート型のセル、あるいは消去ゲートを有するメモリセルを用いても同様の効果が得られる。
【0134】
また、不揮発性半導体記憶装置とマイクロコントローラを1つのチップに混載した製品に適用しても、同様の効果が得られる。
【0135】
【発明の効果】
本発明によれば、不揮発性半導体記憶装置の周辺回路領域MOSトランジスタのゲート酸化膜の信頼性が向上し、トランジスタ特性を向上できる。
また、不揮発性半導体記憶装置の微細化、低電圧化が図られる。
更に、不揮発性半導体記憶装置の製造工程の簡略化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施例1を示す断面概略図(1)。
【図2】本発明の実施例1を示す断面概略図(2)。
【図3】ゲート電圧とゲート電流の関係を示す図。
【図4】ゲート酸化膜の絶縁耐圧の分布を示す図。
【図5】浅溝分離領域近傍のゲート酸化膜形状を示す図。
【図6】SiO2膜中の窒素原子濃度分布を示す図。
【図7】本発明の実施例2を示す断面概略図(1)。
【図8】本発明の実施例2を示す断面概略図(2)。
【図9】本発明の実施例2を示す断面概略図(3)。
【図10】本発明の実施例3を示す断面概略図(1)。
【図11】本発明の実施例3を示す断面概略図(2)。
【図12】本発明の実施例3を示す断面概略図(3)。
【図13】本発明の実施例4を示す断面概略図。
【図14】本発明の実施例5を示す断面概略図(1)。
【図15】本発明の実施例5を示す断面概略図(2)。
【図16】本発明の実施例6を示す断面概略図(1)。
【図17】本発明の実施例6を示す断面概略図(2)。
【図18】従来技術を示す断面概略図。
【符号の説明】
101…Si基板、102…浅溝素子分離領域、103…ウェル間分離領域、104a,104b,104c…Pウェル、105a,105b…Nウェル、106…熱酸化膜、107,107a,107b,107c,107d,107e,107f…リンをドーピングした多結晶Si膜、108,108a,109,109a…窒素原子を添加したSiO2膜、110,110a,110b…リンをドーピングした多結晶Si膜、111a,111b,111c…N型ソース/ドレイン領域、112a,112b…P型ソース/ドレイン領域、113…熱酸化膜、114,114a…リンをドーピングした多結晶Si膜、115,115a…SiO2膜、116…ソース/ドレイン領域、117…ホトレジスト、118,118a,118b,118c,118d,118e…リンをドーピングした多結晶Si膜、119,119a…SiO2膜、120,120a,120b…リンをドーピングした多結晶Si膜、121…SiO2膜、122…Si3N4膜、123,123a…熱酸化膜、124,124a…熱酸化膜、125,125a…窒素原子を添加したSiO2膜、126,126a…熱酸化膜、200…ゲート酸化膜、201…Si基板、202…素子分離用酸化膜、203…ウェル間分離領域、204a,204b…Pウェル、205…Nウェル、206…熱酸化膜、207…リンをドーピングした多結晶Si膜、208…ONO多結晶Si層間絶縁膜、209…リンをドーピングした多結晶Si膜、210…熱酸化膜、211…リンをドーピングした多結晶Si膜、212a,212b…ソース/ドレイン領域、M…メモリセル、P,P’…MOSトランジスタ。
Claims (18)
- 半導体基板内に形成された第1ウェル領域と、該第1ウェル領域中に形成されたソース及びドレインとなる第1拡散層と、前記第1ウェル領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上部に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第1MOS型電界効果トランジスタを1つのメモリセルとして、該メモリセルが複数個行列状に配置されたメモリセルアレイから構成されたメモリセル領域と、
半導体基板内に形成された第2ウェル領域と、該第2ウェル領域中に形成されたソース及びドレインとなる第2拡散層と、前記第2ウェル上にゲート絶縁膜を介して形成されたゲート電極とを有する第2MOS型電界効果トランジスタを1つの単位として、該第2MOS型電界効果トランジスタが複数個配置された周辺回路領域とからなり、
前記複数個の第2MOS型電界効果トランジスタ間の素子分離が浅溝素子分離法によりなされ、前記複数個の第2MOS型電界効果トランジスタの少なくとも1つの前記ゲート絶縁膜が半導体基板上に堆積された第1絶縁膜からなり、
前記多結晶シリコン層間絶縁膜が、前記浮遊ゲート上に配置され、前記第1絶縁膜と同じ厚さを有する堆積された第2絶縁膜からなり、
前記第1絶縁膜及び前記第2絶縁膜がシリコン酸化膜であり、
前記シリコン酸化膜に窒素が添加され、
前記第2絶縁膜への窒素添加量が前記第1絶縁膜への窒素添加量より多い、
ことを特徴とする不揮発性半導体記憶装置。 - 半導体基板内に形成された第1ウェル領域と、該第1ウェル領域中に形成されたソース及びドレインとなる第1拡散層と、前記第1ウェル領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、前記第1ウェル領域上に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第1MOS型電界効果トランジスタを1つのメモリセルとして、該メモリセルが複数個行列状に配置されたメモリセルアレイから構成されたメモリセル領域と、
半導体基板内に形成された第2ウェル領域と、該第2ウェル領域中に形成されたソース及びドレインとなる第2拡散層と、前記第2ウェル上に第1ゲート絶縁膜を介して形成された第1ゲート電極とを有する第2MOS型電界効果トランジスタを備えた周辺回路領域とからなり、
前記周辺回路領域における素子分離が浅溝素子分離法によりなされ、
前記多結晶シリコン層間絶縁膜及び第1ゲート絶縁膜は、堆積された第1絶縁膜からなり、前記第1絶縁膜は、前記第2MOS型電界効果トランジスタの前記第1ゲート絶縁膜の少なくとも一部分を構成し、
前記第1絶縁膜はシリコン酸化膜であり、
前記シリコン酸化膜に窒素が添加され、
前記多結晶シリコン層間絶縁膜の膜中の窒素濃度が、前記第1ゲート絶縁膜の膜中の窒素濃度よりも大きい、
ことを特徴とする不揮発性半導体記憶装置。 - さらに、半導体基板内に形成された第3ウェル領域と、該第3ウェル領域中に形成されたソース及びドレインとなる第3拡散層と、前記第3ウェル上に第1ゲート絶縁膜より膜厚の小さい第2ゲート絶縁膜を介して形成された第2ゲート電極とを有する第3MOS型電界効果トランジスタとを有し、
前記第2ゲート絶縁膜は、堆積された絶縁膜であり、
前記多結晶シリコン層間絶縁膜の膜中の窒素濃度が、前記第2ゲート絶縁膜の膜中の窒素濃度よりも大きい、
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記第1ゲート絶縁膜の膜中の窒素濃度が、前記第2ゲート絶縁膜の膜中の窒素濃度よりも小さいことを特徴とする請求項3記載の不揮発性半導体記憶装置。
- 前記第2MOS型電界効果トランジスタの前記第1ゲート絶縁膜は、前記第1絶縁膜と前記第1絶縁膜上に堆積することにより形成された第2絶縁膜とにより構成されていることを特徴とする請求項3記載の不揮発性半導体記憶装置。
- 前記第1絶縁膜は、前記多結晶シリコン層間絶縁膜であることを特徴とする請求項3記載の不揮発性半導体記憶装置。
- 前記第3MOS型電界効果トランジスタは、前記第2MOS型電界効果トランジスタよりも低い絶縁耐圧を有することを特徴とする請求項3記載の不揮発性半導体記憶装置。
- 半導体基板内に形成された第1ウェル領域と、該第1ウェル領域中に形成されたソース及びドレインとなる第1拡散層と、前記第1ウェル領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上部に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第1MOS型電界効果トランジスタを1つのメモリセルとして、該メモリセルが複数個行列状に配置されたメモリセルアレイから構成されたメモリセル領域と、
半導体基板内に形成された第2ウェル領域と、該第2ウェル領域中に形成されたソース及びドレインとなる第2拡散層と、前記第2ウェル上にゲート絶縁膜を介して形成されたゲート電極とを有する第2MOS型電界効果トランジスタを1つの単位として、該第2MOS型電界効果トランジスタが複数個配置された周辺回路領域とからなり、
前記複数個の第2MOS型電界効果トランジスタ間の素子分離が浅溝素子分離法によりなされ、
前記周辺回路領域の前記第2MOS型電界効果トランジスタの電流―電圧特性におけるキンクを防止する手段を有し、このキンク防止手段は、前記第2MOS型電界効果トランジスタの前記ゲート絶縁膜の第1層を、窒素が添加された第1シリコン酸化膜として形成し、前記多結晶シリコン層間絶縁膜を、窒素が添加された第2シリコン酸化膜として前記メモリセル領域の前記浮遊ゲート上に形成し、さらに前記第2MOS型電界効果トランジスタの前記ゲート絶縁膜の一部分として第2層を、前記第1シリコン酸化膜上に堆積された前記第2シリコン酸化膜で形成することからなる、
ことを特徴とする不揮発性半導体記憶装置。 - 前記第2シリコン酸化膜の窒素濃度が前記第1シリコン酸化膜の窒素濃度よりも大きいことを特徴とする請求項8記載の不揮発性半導体記憶装置。
- 半導体基板内に形成された第1ウェル領域と、該第1ウェル領域中に形成されたソース及びドレインとなる第1拡散層と、前記第1ウェル領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、前記第1ウェル領域上に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第1MOS型電界効果トランジスタを1つのメモリセルとして、該メモリセルが複数個行列状に配置されたメモリセルアレイから構成されたメモリセル領域と、
半導体基板内に形成された第2ウェル領域と、該第2ウェル領域中に形成されたソース及びドレインとなる第2拡散層と、前記第2ウェル上に第1ゲート絶縁膜を介して形成された第1ゲート電極とを有する第2MOS型電界効果トランジスタと、半導体基板内に形成された第3ウェル領域と、該第3ウェル領域中に形成されたソース及びドレインとなる第3拡散層と、前記第3ウェル領域上に前記第1ゲート絶縁膜より膜厚の大きい第2ゲート絶縁膜を介して形成された第2ゲート電極とを有する第3MOS型電界効果トランジスタとを備えた周辺回路領域とからなり、
前記周辺回路領域における素子分離が浅溝素子分離法によりなされ、前記第2ゲート絶縁膜が半導体基板を熱酸化した第1絶縁膜と該第1絶縁膜上に堆積された第2絶縁膜からなり、
前記周辺回路領域の前記第3MOS型電界効果トランジスタの電流―電圧特性におけるキンクを防止する手段を有し、このキンク防止手段は、前記第3MOS型電界効果トランジスタの前記第2ゲート絶縁膜の1つの層を、半導体基板上に堆積されて窒素を添加された前記第2絶縁膜であり、
前記第1ゲート絶縁膜及び前記多結晶シリコン層間絶縁膜は、堆積されて窒素を添加された絶縁膜である、
ことを特徴とする不揮発性半導体記憶装置。 - 窒素濃度が前記多結晶シリコン層間絶縁膜,前記第1ゲート絶縁膜,前記第2ゲート絶縁膜の順に大きいことを特徴とする請求項10記載の不揮発性半導体記憶装置。
- 前記第3MOS型電界効果トランジスタは、前記第2MOS型電界効果トランジスタよりも高い絶縁耐圧を有することを特徴とする請求項10記載の不揮発性半導体記憶装置。
- 半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと該浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有する複数のメモリセルと、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する複数の電界効果トランジスタとを備えた不揮発性半導体記憶装置の製造方法であって、
半導体基板に浅溝素子分離領域を形成する第1工程と、
熱酸化法により、上記メモリセルの形成領域の半導体基板表面にトンネル絶縁膜を形成する第2工程と、
上記浮遊ゲートとなる第1の多結晶シリコン膜を堆積した後、上記電界効果トランジスタの形成領域の上記第1の多結晶シリコン膜を除去する第3工程と、
上記ゲート絶縁膜の第1部分となる第1のシリコン酸化膜を堆積した後、上記メモリセルの形成領域の上記第1のシリコン酸化膜を除去する第4工程と、
上記層間絶縁膜及び上記ゲート絶縁膜の第2部分となる第2のシリコン酸化膜を堆積する第5工程と、
上記制御ゲート及び上記ゲート電極となる第2の多結晶シリコン膜を堆積する第6工程と、を有し、
前記第4及び第5工程において、前記第1及び第2のシリコン酸化膜を堆積した直後に、NH 3 雰囲気中でアニールし、さらにウェット酸化する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第3及び第6工程において、前記第1及び第2の多結晶シリコン膜にリンをドーピングすることを特徴とする請求項13記載の不揮発性半導体記憶装置の製造方法。
- 半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと該浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有する複数のメモリセルと、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する複数の電界効果トランジスタとを備えた不揮発性半導体記憶装置の製造方法であって、
半導体基板に浅溝分離領域を形成する第1工程と、
熱酸化法により、上記メモリセルの形成領域の半導体基板表面にトンネル絶縁膜を形成する第2工程と、
上記浮遊ゲートとなる第1の多結晶シリコン膜を堆積した後、上記電界効果トランジスタの形成領域の上記第1の多結晶シリコン膜を除去する第3工程と、
熱酸化法により、上記電界効果トランジスタの形成領域の半導体基板表面に上記ゲート絶縁膜の第1部分となる第1のシリコン酸化膜を形成する第4工程と、
上記層間絶縁膜及び上記ゲート絶縁膜の第2部分となる第2のシリコン酸化膜を堆積する第5工程と、
上記制御ゲート及び上記ゲート電極となる第2の多結晶シリコン膜を堆積する第6工程と、を有し、
前記第5工程において、前記第2のシリコン酸化膜を堆積した直後に、NH 3 雰囲気中でアニールし、さらにウェット酸化する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第3及び第6工程において、前記第1及び第2の多結晶シリコン膜にリンをドーピングすることを特徴とする請求項15記載の不揮発性半導体記憶装置の製造方法。
- 半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲートと該浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを有する複数のメモリセルと、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する複数の電界効果トランジスタとを備えた不揮発性半導体記憶装置の製造方法であって、
半導体基板に浅溝分離領域を形成する第1工程と、
上記ゲート絶縁膜の第1部分となる第1のシリコン酸化膜を堆積した後、上記メモリセルの形成領域の上記第1のシリコン酸化膜を除去する第2工程と、
熱酸化法により、上記メモリセルの形成領域の半導体基板表面にトンネル絶縁膜を、上記電界効果トランジスタの形成領域の半導体基板と上記第1のシリコン酸化膜の間に上記ゲート絶縁膜の第2部分となる第2のシリコン酸化膜を、それぞれ形成する第3工程と、
上記浮遊ゲート及び上記ゲート電極となる第1の多結晶シリコン膜を堆積する第4工程と、
上記層間絶縁膜となる第3のシリコン酸化膜を堆積する第5工程と、
上記制御ゲートとなる第2の多結晶シリコン膜を堆積する第6工程と、を有し、
前記第2及び第5工程において、前記第1及び第3のシリコン酸化膜を堆積した直後に、NH 3 雰囲気中でアニールし、さらにウェット酸化する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第4及び第6工程において、前記第1及び第2の多結晶シリコン膜にリンをドーピングすることを特徴とする請求項17記載の不揮発性半導体記憶装置の製造方法。
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