KR100538884B1 - 플래쉬 메모리소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 셀 영역, 저전압영역 및 고전압영역이 구비된 반도체 기판 전면에 고전압용 게이트 산화막을 형성하는 단계, 상기 셀 영역 및 저전압영역에 형성된 고전압용 게이트 산화막이 노출되도록 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 습식식각공정을 수행하여, 셀 영역 및 저전압영역에 형성된 고전압용 게이트 산화막의 소정 깊이가 식각되도록 하는 단계, 상기 결과물에 세정공정을 수행하여, 셀 영역 및 저전압영역에 형성된 고전압용 게이트산화막이 모두 제거되도록 하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 결과물 전면에 터널산화막, 제1 폴리실리콘막, 제2 폴리실리콘막, 유전체막, 제3 폴리실리콘막 및 금속 실리사이드막을 순차적으로 형성한 후 패터닝하여 플로팅 게이트전극 및 콘트롤 게이트전극을 형성하는 단계 및 상기 게이트 전극을 이온주입 마스크로 이온 주입하여 소스/드레인영역을 형성하는 단계를 포함한다.

Description

플래쉬 메모리소자의 제조방법{Method of manufacturing in flash memory devices}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리소자의 터널산화막 형성공정에 있어서, 우선 반도체 기판 전면에 고전압용 게이트산화막을 형성하고, 셀영역 및 저전압 영역에 형성된 고전압용 게이트 산화막을 제거한 후 셀영역 및 저전압 영역에 적합한 두께의 터널산화막을 형성하게 된다.
그러나 종래 기술에서는 셀영역 및 저전압영역에 형성된 고전압용 게이트 산화막을 제거하는 공정시 고전압용 게이트 산화막이 완전히 제거되지 않고 잔존하게 되는 데, 이 잔존한 고전압용 게이트 산화막으로 인해 이후 형성될 터널 산화막의 양질(quality) 저하 및 두께 통일성을 저하시키는 문제점이 있었다.
따라서 터널 산화막의 양질 및 두께 통일성에 영향을 끼치지 않도록 하는, 플래쉬 메모리 소자의 제조 방법들이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 터널 산화막의 양질 및 두께 통일성에 영향을 끼치는 것을 방지하는 플래쉬 메모리소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 셀 영역, 저전압영역 및 고전압영역이 구비된 반도체 기판 전면에 고전압용 게이트 산화막을 형성하는 단계, 상기 셀 영역 및 저전압 영역에 형성된 고전압용 게이트 산화막이 노출되도록 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 습식식각공정을 수행하여, 셀 영역 및 저전압 영역에 형성된 고전압용 게이트 산화막의 소정 깊이가 식각되도록 하는 단계, 상기 결과물에 세정공정을 수행하여, 셀 영역 및 저전압 영역에 형성된 고전압용 게이트 산화막이 모두 제거되도록 하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 결과물 전면에 터널산화막, 제1 폴리실리콘막, 제2 폴리실리콘막, 유전체막, 제3 폴리실리콘막 및 금속 실리사이드막을 순차적으로 형성한 후 패터닝하여 플로팅 게이트전극 및 콘트롤 게이트전극을 형성하는 단계 및 상기 게이트 전극을 이온주입 마스크로 이온 주입하여 소스/드레인 영역을 형성하는 단계를 포함한다.
상기 고전압용 게이트산화막은 750~ 800℃ 정도의 온도에서 습식산화공정 및 900~ 910℃ 정도의 온도에서 20~ 30분 정도의 시간동안 N2 어닐링 공정을 수행하여 300~ 400Å 정도의 두께로 형성하는 것이 바람직하다.
상기 습식식각공정은 상기 고전압용 게이트 산화막이 15~ 45Å 정도의 두께가 남겨지도록 수행하는 것으로써, BOE, H2SO4 및 SC-1(NH4OH/H2O 2/H2O)이 혼합된 식각액을 사용하여 수행하는 것이 바람직하다.
상기 세정공정은 DHF 및 SC-1(NH4OH/H2O2/H2O)을 이용하여 수행하는 것이 바람직하다.
상기 터널산화막은 750~ 800℃ 정도의 온도에서 습식산화공정 및 900~ 910℃ 정도의 온도에서 20~ 30분 정도의 시간동안 N2 어닐링 공정을 수행하여, 60~ 90Å 정도 두께의 순수 산화막으로 형성한 후 800~ 1000℃ 정도의 온도, 10~ 30분 정도의 시간, N2O가스 어닐링으로 진행하는 질화공정을 수행하여 70~ 100Å 정도두께로 형성하는 것이 바람직하다.
상기 제2 폴리실리콘막을 형성하는 단계 이전에, 상기 제1 폴리실리콘막이 형성된 결과물에 대하여 소자분리영역을 정의하도록 상기 제1 폴리실리콘막, 터널 산화막 및 반도체 기판의 소정깊이를 패터닝하여 트렌치를 형성하는 단계 및 상기 트랜치 내에 산화막을 매립하여 소자분리막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 트렌치에 산화막 매립하기 이전에, 트렌치 측벽에 산화막을 형성하는 공정을 800℃ 정도의 온도에서 상기 트렌치 측벽에 산화막을 형성하는 공정을 더 진행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)의 소정영역에 사진식각공정을 이용하여 PMOS 및 NMOS 영역 각각에 웰을 형성하기 위한 웰 형성 이온주입공정과 문턱전압 조절용 이온주입공정을 각각 수행하여, 각 영역에 웰 영역(미도시) 및 문턱전압 조절용 이온이 주입된 영역(미도시)을 각각 형성한다. 상기 반도체 기판(10)은 PMOS 영역 즉, P형 트랜지스터가 형성되는 영역 및 NMOS 영역 즉, N형 트랜지스터가 형성되는 영역 및 셀 영역(CR), 고전압영역(HVR) 및 저전압영역(LVR)으로 구분 정의되어 있다.
한편, 상기 웰 영역은 트리플(Triple) N웰 내부에 P웰을 형성하되, PMOS 영역의 웰 영역을 형성하기 위한 이온주입 도펀트는 보론(B)이온을 이용하여, 1.0E 13~ 3.0E13 정도의 도즈량 및 500KeV~ 600KeV 정도의 에너지, 1.0E13~ 3.0E12 정도의 도즈량 및 200KeV~ 300KeV 정도의 에너지 그리고 2.0E12~ 7.0E12 정도의 도즈량 및 50KeV~ 200KeV 정도의 에너지로 진행하고, NMOS 영역의 웰 영역을 형성하기 위한 이온주입 도펀트는 인(P)이온을 이용하여, 1.0E13~ 3.0E13 정도의 도즈량, 1.0MeV~ 2.0MeV 정도의 에너지로 진행할 수 있다. 또한, 상기 각 영역의 이온주입각도는 0~ 45ㅀ 정도 틸트(Tilt)되도록, 0~ 270ㅀ 정도 트위스트(Twist)되도록 진행할 수 있다.
이어서, 트리플 N웰 내부에 P웰을 형성하여 정의하는 웰 영역(미도시)의 형성공정이 완료된 후, 문턱전압 조절용 이온이 주입된 영역(미도시)을 형성하되, 5.0E 11~ 8.0E12 정도의 도즈량 및 30KeV~ 70KeV 정도의 에너지 그리고 5.0E 12~ 8.0E14 정도의 도즈량 및 10KeV~ 30KeV 정도의 에너지로 진행할 수 있다. 또한, 상기 영역의 이온주입각도는 0~ 45ㅀ 정도 틸트(Tilt)되도록, 0~ 270ㅀ 정도 트위스트(Twist)되도록 진행할 수 있다.
이어서, 문턱전압 조절용 이온이 주입된 영역이 형성된 반도체 기판(10) 상부 전면에 고전압용 게이트 산화막(미도시)을 형성한다. 이 고전압용 게이트 산화막(12)은 60~ 90Å 정도의 두께로 형성하되, 750~ 800℃ 정도의 온도에서 습식산화공정 및 900~ 910℃ 정도의 온도에서 20~ 30분 정도의 시간동안 N2 어닐링 공정을 수행하는 것이 바람직하다. 이어서 형성된 고전압용 게이트 산화막(12)이 고전압영역(HVR)에만 남겨지도록 사진공정을 수행하여 포토레지스트 패턴(미도시)을 형성하고, 이를 식각마스크로 식각공정을 수행하여 셀 영역(CR) 및 저전압 영역(LVR)에 형성된 고전압용 게이트 산화막(12)을 제거한다. 이 셀 영역(CR) 및 저전압 영역(LVR)에 형성된 고전압용 게이트 산화막의 제1 제거는 15~ 45Å 정도의 두께가 남겨지도록 습식식각공정으로 진행하되, BOE, H2SO4 및 SC-1(NH4OH/H2 O2/H2O)이 혼합된 식각액을 사용한다. 이어서, 상기 형성된 포토레지스트 패턴(미도시)을 에싱 공정등을 통해 제거한다.
도 2를 참조하면, 고전압용 게이트 산화막(12)이 소정 두께 제거된 결과물에 세정공정을 진행하여, 셀영역(CR) 및 저전압영역(LVR)에 15~ 45Å 정도의 두께가 남겨진 고전압용 게이트 산화막(12)의 제2 제거가 진행된다. 이 세정공정은 DHF(50:1) 및 SC-1(NH4OH/H2O2/H2O)을 이용하여 진행한다.
셀영역 및 저전압 영역에 위치한 고전압용 게이트산화막의 소정두께를 상기 습식식각공정을 통해 잔존시킨 후 세정 공정을 통해 잔존한 고전압용 게이트산화막을 완전히 제거하는 공정을 진행함으로써, 이후 형성될 터널 산화막의 양질 및 두께 통일성에 영향을 끼치는 것을 방지하게 된다.
도 3을 참조하면, 상기 결과물에 터널산화막(14), 플로팅 게이트전극용 제1 폴리실리콘막(16) 및 패드 질화막(미도시)을 형성한다.
상기 터널산화막(14)은 750~ 800℃ 정도의 온도내에서 습식산화공정 및 900~ 910℃ 정도의 온도에서 20~ 30분 정도의 시간동안 N2 어닐링 공정을 수행하여, 60~ 90Å 정도 두께의 순수 산화막으로 형성한 후 800~ 1000℃ 정도의 온도, 10~ 30분 정도의 시간, N2O가스 어닐링으로 진행하는 질화(Nitridation)공정을 수행하여 70~ 100Å 정도두께로 형성한다.
이 터널 산화막(14)의 형성시 질화공정을 한 번 더 진행함으로써, 터널 산화막의 특성 저하의 원인이 되는 데이터 리텐션 페일(data retention fail)특성이 방지하게 되어, 터널 산화막의 양질 특성이 우수해진다.
플로팅 게이트전극 일부로 사용되는 상기 제1 폴리실리콘막(16)은 200~ 800Å 정도의 두께로 형성하되, 530~ 680℃ 정도의 온도, 0.1~ 3torr 정도의 압력으로 형성하여 그레인 사이즈가 최소화되도록 하여 전계 집중을 방지하도록 한다.
상기 패드 질화막(미도시)은 500~ 1000Å 정도의 두께로 형성한다.
이어서 상기 패드 질화막(미도시)의 소정 영역에 사진식각공정을 수행하여 소자분리영역을 정의하는 트렌치(미도시)를 형성한다. 이 트렌치(미도시)를 형성한 후 트렌치 측벽의 식각손상을 보상하기 위해 측벽 산화막 형성 산화공정을 실시하여 트렌치 측벽에 산화막을 형성하게 된다. 이 측벽 산화막 형성 산화 공정은 800℃ 정도의 온도로 진행하게 되는 데, 이 800℃정도의 온도에서 진행되는 측벽 산화막 형성 산화공정으로 인해, 상기 형성된 터널 산화막(14)의 특성 저하를 방지할 수 있게 된다. 따라서 질화 공정의 수행으로 강화된 터널 산화막의 데이터 리텐션 특성이 보존된다.
이 트렌치(미도시)에 HDP 산화막을 증착하여 CMP 공정과 같은 평탄화공정을 수행한 후 패드 질화막(미도시)을 제거하여 소자분리막(미도시)의 형성을 완료한다.
도 4를 참조하면, 터널산화막(14), 제1 폴리실리콘막(16) 및 소자분리막(미도시)이 형성된 반도체 기판(10) 전면에 플로팅 게이트전극용 제2 폴리실리콘막(18), ONO구조로 형성된 유전체막(20), 콘트롤 게이트전극용 제3 폴리실리콘막(22), 텅스텐 실리사이드막(24) 및 하드마스크(26)를 순차적으로 형성한다.
상기 제2 폴리실리콘막(18)은 1000~ 2000Å 정도의 두께로 형성한다.
상기 ONO 유전체막(20)은, 800~ 850℃ 정도의 온도에서 DCS- HTO 산화막으로 40~ 60Å 정도의 두께로 형성한 제1 산화막, 600~ 700℃ 정도의 온도에서 질화막으로 40~80Å 정도의 두께로 형성한 질화막 및 800~ 850℃ 정도의 온도에서 DCS- HTO 산화막으로 40~ 60Å 정도의 두께로 형성한 제2 산화막으로 형성한다.
상기 제3 폴리실리콘막(22)은 0.5e20~ 5.0e20 정도의 이온 농도, 400~ 500℃ 정도의 온도에서 500~ 2000Å 두께로 형성한다.
상기 텅스텐 실리사이드막(24)은 400~ 500℃ 정도의 온도에서 500~ 2000Å 정도의 두께로 형성한다.
상기 하드마스크(26)는 800~ 2000Å 정도의 두께를 가진 PE-TEOS산화막 및 300~ 1500Å 정도의 두께를 가진 아크옥시나이트라이드막(Arcoxynitride)을 순차적으로 형성한다.
이어서, 상기 하드마스크(26)까지 형성된 반도체기판(10)에 게이트전극 형성용 포토레지스트 패턴(미도시)을 형성한 후 이를 식각마스크로 식각하여 플로팅 게이트전극 패턴 및 콘트롤 게이트전극패턴(G)을 각각 형성한다.
상기 형성된 게이트전극 패턴(G)들을 이온주입용 마스크로 반도체 기판(10)에 이온 주입하여 플로팅 게이트 전극 패턴과 오버랩되는 소스/드레인 영역(28)을 형성함으로써, 본 공정을 완료한다. 상기 소스/드레인 영역(28)은 2.0E 12~ 8.0E14 정도의 도즈량 및 5KeV~ 30KeV 정도의 에너지로 진행할 수 있고, 상기 영역의 이온주입각도는 0~ 45ㅀ 정도 틸트(Tilt)되도록, 0~ 270ㅀ 정도 트위스트(Twist)되도록 진행할 수 있다.
이상에서 살펴본 바와 같은 본 발명에 의해 다음과 같은 효과를 얻을 수 있다.
첫째, 반도체 기판의 손상을 막아서 이후 형성되는 터널 산화막 및 제1 폴리실리콘과의 계면 특성을 강화시켜, 터널 산화막에 대한 CCST 특성에 대해 누적확률의 통일성을 가지게 되는 특성을 얻을 수 있다.
도 5a에 도시된 그래프를 살펴보면, 종래 기술에 따라, 셀 및 저전압 영역에 터널 산화막을 형성하기 전에 먼저 형성된 고전압용 게이트 산화막을 제거해야 하는 데, 셀 및 저전압 영역에 일부 잔존하는 고전압용 게이트 산화막의 완전 제거를 위해 과도한 식각시간을 가지게 됨으로 인해, 반도체 기판에 손상을 주게 되고, 이후 형성되는 터널 산화막 및 제1 폴리실리콘과의 계면 특성이 나쁘게 되어, 터널 산화막의 CCST 특성(일정한 스트레스를 가하여 터널 산화막의 특성 확인)에 대해 누적 확률의 통일성이 결여되는 특성이 발생된다.
따라서 본 발명에 따라, 상기 셀 및 저전압 영역에 일부 잔존하는 고전압용 게이트 산화막의 완전 제거를 위한 과도한 식각시간조절에 의해, 셀 및 저전압 영역의 터널 산화막 형성 영역의 식각시간을 조절하여, 적절한 잔존 터널 산화막을 콘트롤하고, 이후 터널 산화막 형성시에 세정공정으로 잔존 터널 산화막을 제거함으로 인해 반도체 기판의 손상을 막아서 이후 형성되는 터널 산화막 및 제1 폴리실리콘과의 계면 특성을 강화시켜, 도 5b에 도시된 그래프와 같이 터널 산화막에 대한 CCST 특성에 대해 누적확률의 통일성을 가지게 되는 특성을 얻을 수 있다.
두 번째, 터널 산화막의 특성 향상으로 인해 셀 사이클링 특성 및 리텐션 특성이 향상된다.
도 6a에 도시된 그래프를 보면, 종래 기술에 따른, 데이터 리텐션(Data retention)에 대한 조기 신뢰성 확보를 위해 지우기/쓰기 사이클링 후에 기록된 베이크 리텐션(Bake retention) 테스트 결과이다. 이는, 데이터 리텐션에 대한 신뢰성 확보 조건으로 10K 사이클링 후 베이크 리텐션에서 프로그램 Vt가 1.0V 이동하였으며, 이는 프로그램 Vt조건이 1.0~ 3.0V로 현재의 프로그램된 셀의 분포가 1.5V 정도로 Vt 이동에 대한 마진이 0.5V밖에 되지 않아, 페일이 발생하게 되고, 본 그래프에는 도시되어 있지 않지만, 이레이저(erase)에 대해서도 마찬가지의 경우가 발생한다. 따라서 10K 지우기/쓰기(erase/write) 싸이클후 프로그램과 이레이저를 반복하므로 이때의 터널 산화막 내의 트랩된 전자들이 디트랩되면서, 문턱전압(Vt)이 과도하게 이동되어, 베이크 리텐션 페일(bake retention fail)특성 저하를 유발하게 되는 문제점이 발생하였다.
반면, 도 6b에 도시된 그래프를 살펴보면, 본 발명에 따른, 데이터 리텐션(Data retention)에 대한 조기 신뢰성 확보를 위해 지우기/쓰기 사이클링 후에 기록된 베이크 리텐션(Bake retention) 테스트 결과이다. 따라서 10K 지우기/쓰기(erase/write) 싸이클 후 프로그램과 이레이저를 반복하므로 이때의 터널 산화막 내의 트랩된 전자들이 디트랩이 방지되면서, 문턱전압(Vt)의 과도한 이동을 방지하여, 베이크 리텐션 페일(bake retention fail)특성 향상을 가져오게 된다.
또한, 도 7a에 도시된 그래프를 살펴보면, 종래 기술에 따라 형성된 지우기/쓰기(erase/write) 싸이클 후 터널 산화막 내의 트랩된 전자들이 이동으로 인해, 문턱전압(Vt)이 과도하게 이동되어, 터널 산화막에서의 사이클링 특성저하를 유발하는 반면, 도 7b에 도시된 그래프를 살펴보면, 본 발명에 따라 형성된 지우기/쓰기 사이클후 터널 산화막내에서의 사이클링 특성저하를 방지하게 된다.
본 발명에 의하면, 셀영역 및 저전압 영역에 위치한 고전압용 게이트산화막의 소정두께를 상기 습식식각공정을 통해 잔존시킨 후 세정 공정을 통해 잔존한 고전압용 게이트산화막을 완전히 제거하는 공정을 진행함으로써, 이후 형성될 터널 산화막의 양질 및 두께 통일성에 영향을 끼치는 것을 방지하게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 셀영역 및 저전압 영역에 위치한 고전압용 게이트산화막의 소정두께를 상기 습식식각공정을 통해 잔존시킨 후 세정 공정을 통해 잔존한 고전압용 게이트산화막을 완전히 제거하는 공정을 진행함으로써, 이후 형성될 터널 산화막의 양질 및 두께 통일성에 영향을 끼치는 것을 방지하게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a, 도 6a 및 도 7a는 종래 기술의 터널산화막 특성을 설명하기 위한 그래프들이다.
도 5b, 도 6b 및 도 7b는 본 발명에 따른 터널산화막 특성을 설명하기 위한 그래프들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 고전압용 게이트산화막
14: 터널산화막 16: 제1 폴리실리콘막
18: 제2 폴리실리콘막 20: ONO 유전체막
22; 제3 폴리실리콘막 24: 텅스텐 실리사이드막
26: 하드 마스크 28: 소스/드레인 영역
G: 게이트전극 패턴

Claims (7)

  1. 셀 영역, 저전압영역 및 고전압영역이 구비된 반도체 기판 전면에 고전압용 게이트 산화막을 형성하는 단계;
    상기 셀 영역 및 저전압영역에 형성된 고전압용 게이트 산화막이 노출되도록 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 습식식각공정을 수행하여, 셀 영역 및 저전압영역에 형성된 고전압용 게이트 산화막의 소정 깊이가 식각되도록 하는 단계;
    상기 결과물에 세정공정을 수행하여, 셀 영역 및 저전압영역에 형성된 고전압용 게이트산화막이 모두 제거되도록 하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 결과물 전면에 터널산화막, 제1 폴리실리콘막, 제2 폴리실리콘막, 유전체막, 제3 폴리실리콘막 및 금속실리사이드막을 순차적으로 형성한 후 패터닝하여 플로팅 게이트전극 및 콘트롤 게이트전극을 형성하는 단계; 및
    상기 게이트 전극을 이온주입 마스크로 이온 주입하여 소스/드레인영역을 형성하는 단계를 포함하는 플래쉬 메모리소자의 제조방법.
  2. 제1 항에 있어서, 상기 고전압용 게이트산화막은
    750~ 800℃의 온도에서 습식산화공정 및 900~ 910℃의 온도에서 20~ 30분의 시간동안 N2 어닐링 공정을 수행하여 300~ 400Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  3. 제1 항에 있어서, 상기 습식식각공정은
    상기 고전압용 게이트 산화막이 15~ 45Å의 두께가 남겨지도록 수행하는 것으로써, BOE, H2SO4 및 SC-1(NH4OH/H2O2/H2 O)이 혼합된 식각액을 사용하여 수행하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  4. 제1 항에 있어서, 상기 세정공정은
    DHF 및 SC-1(NH4OH/H2O2/H2O)을 이용하여 수행하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  5. 제1 항에 있어서, 상기 터널산화막은
    750~ 800℃의 온도에서 습식산화공정 및 900~ 910℃의 온도에서 20~ 30분의 시간 동안 N2 어닐링 공정을 수행하여, 60~ 90Å의 두께로 순수 산화막으로 형성한 후 800~ 1000℃의 온도, 10~ 30분의 시간, N2O가스 어닐링으로 진행하는 질화공정을 수행하여 70~ 100Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  6. 제1 항에 있어서, 상기 제2 폴리실리콘막을 형성하는 단계 이전에,
    상기 제1 폴리실리콘막이 형성된 결과물에 대하여 소자분리영역을 정의하도록 상기 제1 폴리실리콘막, 터널 산화막 및 반도체 기판의 소정깊이를 패터닝하여 트렌치를 형성하는 단계; 및
    상기 트랜치 내에 산화막을 매립하여 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  7. 제6 항에 있어서, 상기 트렌치에 산화막 매립하기 이전에,
    트렌치 측벽에 산화막을 형성하는 공정을 800℃의 온도에서 상기 트렌치 측벽에 산화막을 형성하는 공정을 더 진행하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
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