KR100685598B1 - 이온주입용 마스크 패턴 형성 방법 - Google Patents

이온주입용 마스크 패턴 형성 방법 Download PDF

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Abstract

본 발명은 이온주입용 마스크 패턴 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 기판상에 게이트 라인 패턴을 형성하는 단계; 상기 구조물 표면에 포토레지스트 물질보다 계면 에너지가 낮은 화합물을 코팅하는 단계; 상기 결과물 전면부에 대한 플라즈마 처리 공정을 수행하는 단계; 상기 결과물 상에 포토레지스트층을 형성하는 단계; 및 상기 포토레지스트층에 대한 노광 및 현상 공정을 수행하여 포토레지스트 패턴을 형성하는 단계를 포함하는 이온주입용 마스크 패턴 형성 방법에 관한 것이다.

Description

이온주입용 마스크 패턴 형성 방법{Method for Fabricating Mask Pattern Used in the Ion-Implantation Process}
도 1a 내지 도 1d는 종래 이온주입용 마스크 패턴을 형성하는 방법을 도시한 공정 개략도이다.
도 2a 내지 도 2e는 본 발명의 이온주입용 마스크 패턴을 형성하는 방법을 도시한 공정 개략도이다.
< 도면의 주요 부분에 대한 간단한 설명 >
1, 121: 반도체 기판 3, 123: 게이트 라인 패턴
5, 127: 포토레지스트층 5-1, 127-1: 포토레지스트 패턴
7: 이온주입 공정 9: 포토레지스트 잔유물
125: 계면이 낮은 화합물 129: 게이트 라인 패턴 간 공간
본 발명은 이온주입용 마스크 패턴 형성 방법에 관한 것으로, 더욱 상세하게는 게이트 라인 패턴 표면에 포토레지스트 물질보다 계면 에너지가 낮은 화합물을 코팅한 다음, 그 상부에 이온주입용 포토레지스트 패턴을 형성함으로써, 안정된 이 온주입 공정을 수행할 수 있는 이온주입용 마스크 패턴 형성 방법에 관한 것이다.
현재, 반도체 장치의 제조 기술의 발달과 메모리 소자의 응용 분야가 확장됨에 따라, 집적도는 향상되면서 전기적 특성은 저하되지 않는 대용량의 메모리 소자를 제조하기 위한 기술 개발이 절실히 요구되고 있다. 이에 따라, 포토리소그라피(photo-lithography) 공정, 셀 구조 개선 및 배선 형성 물질과 절연막 형성 물질의 물성 한계 등을 개선하여 안정된 작동을 수행하는 반도체 소자의 공정 조건을 얻기 위한 연구가 다각적으로 이루어지고 있다.
한편, 전기적 특성이 있는 소자를 제조하기 위해서는 이온주입 공정이 필수적으로 수행되어야 하며, 이러한 공정을 안정하게 수행하는 것이 반도체 소자의 최종 수율 향상과 밀접한 관계를 갖는다.
상기 이온주입 공정은 ISO 트렌치가 구비된 기판 상부에 게이트를 패터닝하고, 그 상부에 이온주입용 마스크 패턴을 형성한 다음, 상기 마스크 패턴을 마스크로 이용하여 상기 게이트 패턴에 대한 이온주입 공정을 수행하는 단계로 진행된다.
상기 일반적인 이온주입용 마스크 패턴을 형성하는 방법은 도 1a 내지 도 1e에 도시한 바와 같다.
즉, 도 1a를 참조하면, 소자분리막(미도시)이 구비된 반도체 기판(1) 상부에 게이트 물질층(미도시)과 노광 및 현상 공정에 의한 포토레지스트 패턴(미도시)을 순차적으로 형성한 다음, 상기 포토레지스트 패턴(미도시)을 마스크로 이용하는 사진식각 공정을 수행하여 게이트 라인 패턴(3)을 형성한다.
상기 도 1a의 게이트 라인 패턴(3)을 매립하기 위하여, 상기 게이트 라인 패 턴(3)을 포함하는 결과물 전면에 도 1b에서 도시한 바와 같은 포토레지스트층(5)을 형성한다.
이어서, 상기 도 1b의 포토레지스트층(5)에 대해 이온주입용 노광 마스크를 이용한 노광 및 현상 공정을 수행하여, 도 1c에 도시한 바와 같은 포토레지스트 패턴(5-1)을 형성한다. 참고로, 상기 포토레지스트 패턴(5-1)은 후속 이온주입 공정 시에 이온주입용 마스크로 이용될 수 있도록, 이온주입 영역이 형성되지 않는 SNC 노드(node)영역은 매립하고, 이온주입 영역이 형성되는 BLC 노드 영역은 개구한다.
이후, 상기 포토레지스트 패턴을 이온주입용 마스크 패턴으로 이용하는 이온주입 공정을 수행한다.
그러나 전술한 바와 같은 종래 이온주입용 마스크 패턴 형성 방법은 다음과 같은 문제점이 있다. 즉, 반도체 소자의 패턴 선폭(critical dimension; CD)의 감소로 상기 게이트 라인 패턴의 아스펙트비(aspect ratio)가 증가하였기 때문에, 노광 공정 시에 게이트 라인 패턴 하부까지 노광원에 충분히 노출되지 못하여 현상 공정이 완료된 후에도 도 1c에 도시하는 바와 같이 후속 이온주입 영역이 형성될 예정인 BLC 노드 영역 내부에 포토레지스트 물질이 잔류(scum)(9) 한다. 그뿐만 아니라, 포토레지스트 물질을 이용하여 게이트 라인 패턴을 매립할 때 균일하게 채울 수 없어 보이드(void)(미도시)가 발생한다.
이러한 문제점을 개선하기 위하여, 상기 잔류하는 포토레지스트 패턴에 대한 에치백(etch-back) 공정인 디스컴(descum) 공정을 수행하는데, 이때 이온주입 영역이 형성되지 않는 SNC 노드 영역의 포토레지스트 패턴의 두께도 함께 감소한다. 그 결과, 상기 SNC 노드 영역의 포토레지스트 패턴은 이온주입 공정에서 배리어(barrier) 역할을 수행할 수 있을 만큼 충분한 두께를 얻을 수 없다.
더하여, 상기 디스컴 공정을 수행하는 동안 도 1d에 도시한 바와 같이 이온주입 영역이 형성되는 BLC 노드 영역의 포토레지스트 패턴의 상부 크기가 확대되기 때문에, 이온주입 공정 시에 이온주입 영역이 형성되지 않는 영역까지 손상되는 또 다른 문제가 발생한다.
이와 같은 문제점은 높은 렌즈 개구수(NA: numerical aperture)를 갖는 노광장치를 사용하여 아스펙트비가 높은 초미세 패턴을 형성하는 최근 경우에 더욱 심화 되어, 최종 반도체 소자의 제조 수율이 감소한다.
이에 본 발명자들은 활발한 연구 결과 고가의 장비 개발 없이도 상기한 종래의 문제점들을 극복할 수 있는 새로운 구성의 이온주입용 마스크 패턴 형성 방법을 개발하여 본 발명을 완성하였다.
본 발명은 상기와 같은 종래 이온주입용 마스크 패턴 형성 시 발생한 문제점을 해결하기 위하여 안출된 것으로서, 이온주입용 마스크 패턴인 포토레지스트 패턴을 형성하기 전에, 게이트 라인 패턴 표면에 코팅층을 형성하는 방법을 더 포함하여, 신뢰도가 향상된 이온주입용 마스크 패턴을 형성하는 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는
소자분리막이 구비된 반도체 기판 상부에 게이트 라인 패턴을 형성하는 단계;
상기 구조물 표면에 포토레지스트 물질보다 계면 에너지가 낮은 화합물을 코팅하는 단계;
상기 결과물 전면부에 대해 플라즈마 처리 공정을 수행하는 단계;
상기 구조물 상에 포토레지스트층을 형성하는 단계; 및
노광 및 현상 공정을 수행하여 게이트 라인 패턴 상측부에 포토레지스트 패턴을 형성하는 단계를 포함하는 이온주입용 마스크 패턴 형성 방법을 제공한다.
이하 본 발명을 도 2a 내지 도 2e를 이용하여 상세히 설명한다.
우선, 도 2a를 참조하면, 소자분리막이 구비된 반도체 기판(121) 상부에 게이트 라인 패턴(123)을 형성한다.
상기 게이트 라인 패턴(123)은 통상적인 Vt 스크린 산화 공정 및 well/채널 형성 공정을 실시한 후, 게이트 산화막(미도시), 도핑된 실리콘층(미도시), 텅스텐 실리사이드막(미도시) 및 게이트 하드마스크층(미도시)을 순차적으로 적층하고, 패터닝하여 형성한다.
상기 도 2a의 게이트 라인 패턴(123)을 포함하는 구조물 전면에 도 2b에 도시한 바와 같이 포토레지스트 물질보다 계면 에너지가 낮은 화합물(125)을 코팅한다.
이때 포토레지스트 물질보다 계면 에너지가 낮은 상기 화합물은 포토레지스트 물질의 물성과 반대 물성을 가지는 화합물이라면 특별히 한정하지 않지만, 포토 레지스트 물질이 소수성일 경우 친수성을 가지는 화합물인 경우가 바람직하다. 예를 들면, 히드록시에틸 메타크릴레이트(hydroxyethyl methacrylate), N-비닐-2-피롤리돈(N-vinyl-2-pyrollidone), 메타크릴산(methacrylic acid) 및 아크릴아마이드(acrylamide)로 이루어진 군으로부터 선택된 단량체나, 이들의 저중합체(oligomer)를 이용할 수 있다.
상기 코팅 공정은 i) 계면 에너지가 낮은 화합물을 유기 용매나 수성 용매에 용해시킨 상태에서 상기 패턴이 형성된 웨이퍼를 용액 내에 침지하여 SAM(self assemble monolayer)을 형성하는 방법 또는 ii) 상기 화합물을 가스 상태로 변형시켜 진공 상태의 챔버(chamber) 내로 흘려주어 단일층을 형성하는 방법으로 수행된다.
이어서, O2 등의 가스 플라즈마를 이용하여 상기 도 2b의 결과물의 전면부를 처리하여, 도 2c에 도시한 바와 같이 게이트 라인 패턴의 상측 표면의 화합물만 제거한다. 이때 게이트 라인 패턴(123) 사이의 밀집된 영역은 패턴 상부의 전면부보다 플라즈마 영향을 덜 받기 때문에, 게이트 라인 패턴(123)의 밀집 영역 사이의 계면 에너지가 낮은 화합물(125)은 그대로 잔류하게 된다.
그 다음, 상기 도 2c의 구조물 전면에 포토레지스트층(127)을 형성하면, 계면 에너지가 낮은 화합물(125)과 포토레지스트 물질과의 계면 에너지 차이로 게이트 라인 패턴(123) 사이의 밀집 영역 내부에 포토레지스트층(127)이 매립되지 못한다. 그 결과, 도 2d에서 도시한 바와 같이 게이트 라인 패턴(123) 상부에만 포토레 지스트층(127)이 형성되고, 게이트 라인 패턴(123) 사이는 빈 공간(129)으로 남는다.
상기 도 2d의 포토레지스트층(127)에 대한 노광 및 현상 공정을 수행하여 도 2e에 도시한 바와 같은 포토레지스트 패턴(127-1)을 형성한다. 상기 현상 공정을 수행하는 동안 개구되는 BLC 노드 영역 내부의 화합물(123)도 함께 제거된다.
이때 본 발명에 의해 형성된 포토레지스트 패턴(127-1)은 밀집된 게이트 라인 패턴(123) 사이에 매립되지 않기 때문에, 현상 공정이 완료된 후에도 게이트 라인 패턴 사이에 잔류물을 남기지 않는다. 이에 따라, 종래 수행되던 디스컴 공정 단계를 삭제할 수 있으므로, 포토레지스트 패턴의 손상이 없어 안정된 이온주입용 마스크 패턴을 형성할 수 있다.
전술한 바와 같이, 본 발명에서는 게이트 라인 패턴의 구조물 표면에 포토레지스트 물질과 물성이 상이한 화합물을 코팅함으로써, 게이트 라인 패턴 내부로 포토레지스트 물질이 매립되는 것을 막고, 이로 인하여 후속 포토레지스트 패턴의 형성 공정이 완료된 후에도 게이트 라인 패턴 사이에 포토레지스트 물질이 잔류하는 것을 방지할 수 있다.
따라서, 게이트 라인 패턴 사이에 잔류물을 제거하기 위하여 필수로 수행되던 디스컴 공정 단계를 삭제할 수 있어 후속 공정 마진을 확보할 수 있으므로, 안정된 후속 이온주입 공정을 수행할 수 있다. 그 결과, 반도체 소자의 제조 단가와 제조 장비의 부담을 감소시킬 수 있다.
또한, 본 발명에서는 상기와 같은 방법을 포함하는 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 제공한다.
이상에서 살펴본 바와 같이, 본 발명은 게이트 라인 패턴 전면에 포토레지스트 물질보다 계면 에너지가 낮은 화합물을 이용하여 코팅층을 형성한 후, 그 상부에 포토레지스트 패턴을 형성함으로써, 후속 이온주입용 마스크로 이용될 수 있을 만큼 충분한 두께를 가지는 마스크 패턴을 형성할 수 있어 후속 공정의 신뢰도를 높여 반도체 소자의 최종 수율을 높일 수 있다.

Claims (5)

  1. 소자분리막이 구비된 반도체 기판 상부에 게이트 라인 패턴을 형성하는 단계;
    상기 구조물 표면에 포토레지스트 물질보다 계면 에너지가 낮은 화합물을 코팅하는 단계;
    상기 결과물 전면부에 대해 플라즈마 처리 공정을 수행하는 단계;
    상기 구조물 상에 포토레지스트층을 형성하는 단계; 및
    노광 및 현상 공정을 수행하여 게이트 라인 패턴 상측부에 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 이온주입용 마스크 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 물질보다 계면 에너지가 낮은 화합물은 히드록시에틸 메타크릴레이트, N-비닐-2-피롤리돈, 메타크릴산 및 아크릴아마이드로 이루어진 군으로부터 선택된 단량체 또는 이들의 저중합체인 것을 특징으로 하는 이온주입용 마스크 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 코팅 공정은 i) 계면 에너지가 낮은 화합물을 유기 용매 또는 수성 용 매에 용해시킨 다음, 게이트 라인 패턴이 형성된 웨이퍼를 용액 내에 침지하여 SAM(self assemble monolayer)을 형성하는 방법 또는 ii) 상기 화합물을 가스 상태로 변형시켜 진공 상태의 챔버(chamber) 내로 흘려주어 단일층을 형성하는 방법으로 수행하는 것을 특징으로 하는 이온주입용 마스크 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 플라즈마 처리 공정은 O2 가스를 이용하여 게이트 라인 패턴 전면부의 화합물을 제거하는 것을 특징으로 하는 이온주입용 마스크 패턴 형성 방법.
  5. 제 1 항의 방법에 의해 제조된 반도체 소자.
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TW095115221A TWI314586B (en) 2005-12-30 2006-04-28 A method for forming a mask pattern for ion-implantation
CNB2006100803091A CN100487866C (zh) 2005-12-30 2006-05-09 形成用于离子注入的掩模图案的方法及半导体元件
US11/382,485 US7767592B2 (en) 2005-12-30 2006-05-10 Method for forming a mask pattern for ion-implantation
JP2006137875A JP5137333B2 (ja) 2005-12-30 2006-05-17 イオン注入用マスクパターンの形成方法及び半導体素子の製造方法

Applications Claiming Priority (1)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5181710B2 (ja) * 2008-02-14 2013-04-10 住友電気工業株式会社 半導体装置の製造方法
JP2014143415A (ja) * 2012-12-31 2014-08-07 Rohm & Haas Electronic Materials Llc イオン注入法
JP6448903B2 (ja) 2012-12-31 2019-01-09 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC イオン注入法
US9754791B2 (en) 2015-02-07 2017-09-05 Applied Materials, Inc. Selective deposition utilizing masks and directional plasma treatment
KR102433947B1 (ko) * 2017-09-29 2022-08-18 도쿄엘렉트론가부시키가이샤 유체로 기판을 코팅하기 위한 방법 및 시스템
CN111063851B (zh) * 2019-12-30 2022-02-18 江苏厚生新能源科技有限公司 一种图案分布式涂胶隔膜的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020068679A (ko) * 2001-02-22 2002-08-28 현만석 반도체 소자의 레지스트 패턴 형성 방법 및 이 방법에서 사용되는 반도체 웨이퍼 세척액
KR20050111470A (ko) * 2004-05-22 2005-11-25 주식회사 하이닉스반도체 이멀젼 리소그래피용 액체 조성물 및 이를 이용한리소그래피 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0311626A (ja) * 1989-06-08 1991-01-18 Matsushita Electron Corp 半導体装置の製造方法
JPH03274720A (ja) * 1990-03-23 1991-12-05 Mitsubishi Electric Corp 半導体装置の形成方法
JP2836530B2 (ja) * 1995-04-27 1998-12-14 日本電気株式会社 半導体装置の製造方法
JPH08316120A (ja) * 1995-05-16 1996-11-29 Matsushita Electron Corp レジスト塗布方法
US5879863A (en) * 1997-01-22 1999-03-09 Kabushiki Kaisha Toshiba Pattern forming method
US6096656A (en) * 1999-06-24 2000-08-01 Sandia Corporation Formation of microchannels from low-temperature plasma-deposited silicon oxynitride
US6251569B1 (en) * 1999-08-13 2001-06-26 International Business Machines Corporation Forming a pattern of a negative photoresist
JP4095763B2 (ja) 2000-09-06 2008-06-04 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6326269B1 (en) * 2000-12-08 2001-12-04 Macronix International Co., Ltd. Method of fabricating self-aligned multilevel mask ROM
US6569778B2 (en) * 2001-06-28 2003-05-27 Hynix Semiconductor Inc. Method for forming fine pattern in semiconductor device
JP2004071996A (ja) 2002-08-09 2004-03-04 Hitachi Ltd 半導体集積回路装置の製造方法
KR100538884B1 (ko) * 2004-03-30 2005-12-23 주식회사 하이닉스반도체 플래쉬 메모리소자의 제조방법
CN100541327C (zh) * 2004-05-21 2009-09-16 明德国际仓储贸易(上海)有限公司 液晶显示元件散乱层光阻组成物
US20050260528A1 (en) * 2004-05-22 2005-11-24 Hynix Semiconductor Inc. Liquid composition for immersion lithography and lithography method using the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020068679A (ko) * 2001-02-22 2002-08-28 현만석 반도체 소자의 레지스트 패턴 형성 방법 및 이 방법에서 사용되는 반도체 웨이퍼 세척액
KR20050111470A (ko) * 2004-05-22 2005-11-25 주식회사 하이닉스반도체 이멀젼 리소그래피용 액체 조성물 및 이를 이용한리소그래피 방법

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