KR100672722B1

KR100672722B1 - 반도체 메모리 소자의 플로팅 게이트 형성방법

Info

Publication number: KR100672722B1
Application number: KR1020050134455A
Authority: KR
Inventors: 최부경
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2005-12-29
Filing date: 2005-12-29
Publication date: 2007-01-22

Abstract

본 발명은 반도체 기판 위에 터널링 산화막 및 게이트층을 차례로 형성하는 공정; 상기 게이트층 위에 포토레지스트 패턴을 형성하는 공정; 상기 포토레지스트 패턴을 마스크로 이용하여 상기 게이트층, 터널링 산화막 및 반도체 기판을 식각하여 홀을 형성하는 공정; 상기 홀을 포함한 기판 전면에 산화막을 형성하는 공정; 및 상기 홀을 제외한 기판 영역에 형성된 산화막을 CMP공정을 통해 제거하는 공정을 포함하여 이루어진 반도체 메모리 소자의 플로팅 게이트 형성방법에 관한 것으로서,

본 발명에 따르면, 종래 CMP공정에서 스톱퍼로서 역할을 하는 질화막을 형성하지 않음으로써 종래에 비하여 공정이 단순화되고 제조단가도 감소된다.

플로팅 게이트

Description

반도체 메모리 소자의 플로팅 게이트 형성방법{method for forming an floating gate of semiconductor memory device}

도 1a 내지 도 1f는 종래의 반도체 메모리 소자의 플로팅 게이트 형성 방법을 나타낸 공정단면도이다.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 플로팅 게이트 형성방법을 나타낸 공정단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 반도체 기판 120 : 터널링 산화막

140 : 게이트층 160 : 포토레지스트 패턴

180 : 산화막

본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 구체적으로는 반도체 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다.

반도체 메모리 소자는 크게 휘발성 메모리(Volatile Memory)와 비휘발성 메모리(Non-Volatile Memory)로 구분된다.

휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있는데, 이는 전원 인가시 데이터의 입력 및 보존이 가능하지만, 전원 제거시 데이터가 휘발되어 보존이 불가능한 특성이 있다.

반면에, 비휘발성 메모리의 대부분은 ROM(Read Only Memory)가 차지하고 있는데, 이는 전원이 인가되지 않아도 데이터가 보존되는 특성이 있다.

현재, 공정기술 측면에서 비휘발성 메모리 소자는 플로팅 게이트(Floating Gate) 계열과 MIS(Metal Insulator Semiconductor) 계열로 구분된다.

이하, 도면을 참조로 종래 플로팅 게이트 형성방법을 설명하기로 한다.

도 1a 내지 도 1f는 종래 플로팅 게이트 형성방법을 나타낸 공정 단면도이다.

우선, 도 1a에 도시한 바와 같이, 반도체 기판(10)상에 터널링 산화막(12)을 형성하고, 상기 터널링 산화막(12)상에 플로팅 게이트용 폴리 실리콘막(14)을 형성하고, 상기 폴리 실리콘막(14) 상에 질화막(16)을 형성한다.

상기 질화막(16)은 후공정인 CMP(Chemical Mechanical Polishing)공정시 스토퍼 역할을 한다.

다음, 도 1b에 도시한 바와 같이, 상기 질화막(16) 위에 포토레지스트 패턴(18)을 형성한다.

다음, 도 1c에 도시한 바와 같이, 상기 포토레지스트 패턴(18)을 마스크로 이용하여 상기 질화막(16), 폴리실리콘막(14), 터널링 산화막(12) 및 반도체 기판 (10)을 식각하여 홀을 형성한다. 그리고, 상기 포토레지스트 패턴(18)을 제거한다.

다음, 도 1d에 도시한 바와 같이, 상기 홀에 산화막(20)을 채운다.

다음, 도 1e에 도시한 바와 같이, CMP(Chemical Mechanical Polishing)공정을 수행하여 산화막(20)으로 이루어진 소자격리막(20)을 형성한다.

다음, 도 1f에 도시한 바와 같이, 질화막(16)을 제거하여, 폴리실리콘막(14)으로 이루어진 플로팅 게이트(14)을 형성한다.

그러나, 이와 같은 종래의 방법은 CMP공정의 스토퍼로서 질화막(16)을 이용하기 때문에 질화막(16) 형성 공정 및 질화막(16) 제거공정이 필요하여 그 만큼 공정이 복잡하고 공정시간이 오래 걸리는 문제가 있다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서,

본 발명의 목적은 공정이 단순하고 공정시간이 단축될 수 있는 플로팅 게이트 형성방법을 제공하는 것이다.

상기와 같은 목적을 달성하기 위해서,

본 발명은 반도체 기판 위에 터널링 산화막 및 게이트층을 차례로 형성하는 공정; 상기 게이트층 위에 포토레지스트 패턴을 형성하는 공정; 상기 포토레지스트 패턴을 마스크로 이용하여 상기 게이트층, 터널링 산화막 및 반도체 기판을 식각하여 홀을 형성하는 공정; 상기 홀을 포함한 기판 전면에 산화막을 형성하는 공정; 및 상기 홀을 제외한 기판 영역에 형성된 산화막을 CMP공정을 통해 제거하는 공정 을 포함하여 이루어진 반도체 메모리 소자의 플로팅 게이트 형성방법을 제공한다.

이때, 상기 CMP 공정은 상기 게이트층을 추가로 제거하는 공정을 포함할 수 있다.

상기 CMP 공정에 의해 제거되는 게이트층의 두께는 100 내지 150 nm 이다.

상기 홀을 형성하는 공정 이후에 상기 포토 레지스트 패턴을 제거하는 공정을 추가로 포함할 수 있다.

상기 게이트층은 폴리실리콘으로 형성할 수 있다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 소자의 플로팅 게이트 형성방법을 보다 상세히 설명하기로 한다.

도 2a 내지 도 2e는 본 발명에 의한 플래시 메모리 소자의 플로팅 게이트 형성방법을 나타낸 공정 단면도이다.

우선, 도 2a에 도시한 바와 같이, 반도체 기판(100)상에 터널링 산화막(120)을 형성하고, 상기 터널링 산화막(120) 상에 게이트층(140)을 형성한다.

상기 터널링 산화막(120)은 80 ~ 120Å의 두께로 형성한다.

상기 게이트층(140)은 일반적으로는 900 ~ 1100Å의 두께로 형성하지만, 본 발명에서는 후 공정인 CMP공정에서 게이트층이 추가로 제거될 수 있으며, 그 두께는 대략 100 내지 150 nm이다. 따라서, 상기 게이트층(140)은 형성두께는 CMP 공정에서 제거되는 두께를 고려하여 그 만큼 더 두껍게 형성하는 것이 바람직하다.

상기 게이트층(140)은 폴리실리콘막으로 형성할 수 있다.

다음, 도 2b에 도시한 바와 같이, 상기 게이트층(140) 위에 포토레지스트 패 턴(160)을 형성한다.

상기 포토레지스트 패턴(160)은 상기 게이트층(140) 전면에 포토레지스트를 도포한 후, 노광 및 현상 공정으로 상기 포토레지스트를 선택적으로 패터닝하여 형성한다.

상기 포토레지스트의 도포에는, 스핀 코트, 스프레이 코트, 딥 코트 등의 방법이 있지만, 웨이퍼를 진공에서 척해서 고속 회전시키면서 하는 스핀 코트가 안정성, 균일성의 점에서 유리하다.

다음에, 원하는 패턴에 대응한 포토 마스크(도시되지 않음)를 포토레지스트상에 배치한 후, 노광(露光) 공정과 현상공정을 통해 소망하는 원하는 사이즈를 갖도록 포토레지스트 패턴을 형성한다.

여기서 상기 현상 방법에는 침적에 의한 것과 스프레이에 의한 것이 있다. 전자에서는 온도, 농도, 경시(經時) 변화 등의 관리가 곤란하지만, 후자에서는 관리는 비교적 용이하다. 현재는 스프레이 방식으로 인 라인화한 장치가 널리 사용된다.

다음, 도 2c에 도시한 바와 같이, 상기 포토레지스트 패턴(160)을 마스크로 이용하여 상기 게이트층(140), 터널링 산화막(120) 및 반도체 기판(100)을 식각하여 홀을 형성한다.

상기 식각공정은 플라즈마 식각방법을 이용할 수 있다.

그리고, 상기 포토레지스트 패턴(160)을 제거한다.

상기 포토레지스트 패턴(160)을 제거하는 공정은 산소(O₂) 애싱 및 세정 공정을 이용하여 수행할 수 있다.

또한, 상기 포토레지스트 패턴(160)를 제거하는 방법으로는, 산소가스 플라즈마에 의한 방법 및 여러 가지 산화제를 사용한다.

먼저, 산소가스 플라즈마에 의한 방법은 진공 및 고전압하에서 산소가스를 주입함으로써 산소가스 플라즈마를 발생시켜 그 산소가스 플라즈마와 포토레지스트와의 반응에 의해, 포토레지스트를 분해하고, 제거하는 방법이다.

이어, 상기 포토레지스트를 분해하기 위한 여러 가지의 산화제를 사용하는 방법은 열농황산 또는 열농황산과 과산화 수소와의 혼합액을 산화제로서 사용하는 방법이다.

다음, 도 2d에 도시한 바와 같이, 상기 홀을 포함한 기판 전면에 산화막(180)을 형성한다.

다음, 도 2e에 도시한 바와 같이, 상기 홀을 제외한 기판 영역에 형성된 산화막(180)을 CMP공정을 통해 제거한다. 그러면, 상기 홀에 산화막(180)으로 이루어진 소자분리막이 형성되고, 플로팅 게이트(140)가 완성된다.

본 발명은 CMP공정에서 스톱퍼 역할을 종래와 같은 질화막이 아니라 게이트층(140)이 수행하게 된다. 즉, 게이트층(140)과 터널링 산화막(120)의 시그널(signal)에 차이가 있으므로 CMP공정시 엔드 포인트 디텍스(end point detect)에 문제가 없다.

다만, 상기 게이트층(140)을 CMP공정의 스톱퍼로서 이용하게 됨으로써 CMP 공정에서 상기 게이트층(140)이 추가로 제거될 수 있으며, 제거되는 게이트층(140)의 두께는 100 내지 150 nm 이다. 즉, 도 2d에서 h1의 높이보다 도 2e에서 h2의 높이가 100 내지 150 nm 작다.

따라서, 전술한 바와 같이 게이트층(140) 형성시 일반적으로 형성되는 두께보다 100 내지 150nm정도 더 두껍게 게이트층(140)을 형성하는 것이 바람직하다.

이상과 같은 본 발명에 따르면, 종래 CMP공정에서 스톱퍼로서 역할을 하는 질화막을 형성하지 않음으로써 종래에 비하여 공정이 단순화되고 제조단가도 감소된다.

Claims

반도체 기판 위에 터널링 산화막 및 게이트층을 차례로 형성하는 공정;

상기 게이트층 위에 포토레지스트 패턴을 형성하는 공정;

상기 포토레지스트 패턴을 마스크로 이용하여 상기 게이트층, 터널링 산화막 및 반도체 기판을 식각하여 홀을 형성하는 공정;

상기 홀을 포함한 기판 전면에 산화막을 형성하는 공정; 및

상기 홀을 제외한 기판 영역에 형성된 산화막을 CMP공정을 통해 제거하는 공정을 포함하여 이루어진 반도체 메모리 소자의 플로팅 게이트 형성방법.
제1항에 있어서,

상기 CMP 공정은 상기 게이트층을 추가로 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 플로팅 게이트 형성방법.
제2항에 있어서, 상기 CMP 공정에 의해 제거되는 게이트층의 두께는 100 내지 150 nm 인 것을 특징으로 하는 반도체 메모리 소자의 플로팅 게이트 형성방법.
제1항에 있어서,

상기 홀을 형성하는 공정 이후에 상기 포토 레지스트 패턴을 제거하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 소자의 플로팅 게이트 형성 방법.
제1항에 있어서, 상기 게이트층은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 플로팅 게이트 형성방법.