KR100894102B1 - 고집적화된 반도체 메모리소자의 제조방법 - Google Patents

고집적화된 반도체 메모리소자의 제조방법 Download PDF

Info

Publication number
KR100894102B1
KR100894102B1 KR1020070109123A KR20070109123A KR100894102B1 KR 100894102 B1 KR100894102 B1 KR 100894102B1 KR 1020070109123 A KR1020070109123 A KR 1020070109123A KR 20070109123 A KR20070109123 A KR 20070109123A KR 100894102 B1 KR100894102 B1 KR 100894102B1
Authority
KR
South Korea
Prior art keywords
pattern
layer
hard mask
sacrificial
semiconductor substrate
Prior art date
Application number
KR1020070109123A
Other languages
English (en)
Inventor
강춘수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070109123A priority Critical patent/KR100894102B1/ko
Application granted granted Critical
Publication of KR100894102B1 publication Critical patent/KR100894102B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

공정 마진을 확보하여 4F2 구조의 고집적화된 반도체 메모리소자를 제조할 수 있는 반도체 메모리소자의 제조방법은, 반도체기판 상에 아몰퍼스 카본(amorphous carbon)막을 증착하여 하드마스크를 형성하는 단계와, 하드마스크 상에 희생막 패턴을 형성하는 단계와, 희생막 패턴 사이에 텅스텐(W)으로 이루어진 식각 방지막 패턴을 형성하는 단계와, 희생막 패턴을 제거하는 단계와, 식각 방지막 패턴을 마스크로 하여 상기 하드마스크를 패터닝하는 단계와, 하드마스크를 마스크로 하여 반도체기판을 식각하여 필라(pillar) 패턴을 형성하는 단계, 및 하드마스크를 제거하는 단계를 포함한다.
4F2, 필라 패턴, 하드마스크, 아몰퍼스 카본

Description

고집적화된 반도체 메모리소자의 제조방법{Method for fabricating highly integrated semiconductor memory device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 공정마진을 향상시킬 수 있는 고집적화된 반도체 메모리소자의 제조방법에 관한 것이다.
최근 디자인 룰(design rule)의 축소(shrink)에 의한 고집적화된 디램(DRAM) 제조기술이 한계에 이른 상황에서, 동일한 디자인 룰을 적용할 때 현 수준보다 획기적으로 고집적화된 셀 형성이 가능한 4F2 구조의 셀 제조기술에 대한 연구가 활발히 이루어지고 있다. 4F2 셀을 구현하기 위해서는 셀 트랜지스터의 소스 단과 드레인 단, 즉 전하가 저장된 캐패시터 영역의 소스 단과 전하를 비트라인으로 방출하는 드레인 단이 1F2에 형성가능해야 한다. 이를 위해 최근에는, 8F2의 소스 및 드레인 영역 부분을 상, 하 버티컬 구조로 구성함으로써 4F2 내에 1k의 셀 트랜지스터를 구현할 수 있는 버티컬 타입(verticla type)의 셀 구조에 대한 연구가 검토되고 있다.
4F2 구조의 버티컬 셀을 형성하기 위해서는 반도체기판에 필라(pillar) 패턴을 구현해야 하는데, 필라(pillar) 패턴은 라인/스페이스 또는 컨택홀 패턴에 비해 공정마진 및 균일도 확보가 매우 어려운 실정이다.
도 1은 4F2 구조의 고집적화된 반도체 메모리소자를 구현하기 위한 포토 마스크의 레이아웃이다.
4F2 구조의 셀을 구현하기 위한 포토 마스크는 도 1에 도시된 것과 같이, 클리어 톤(clear tone)의 투명 기판(100) 위에 크롬(Cr)막으로 이루어진 패턴들(110)이 배열된다. 이러한 구조의 포토 마스크를 사용하여 반도체기판에 필라 패턴을 형성할 경우, 포토마스크 패턴이 기둥 모양으로 형성되기 때문에, 노광 단계의 광근접 효과 등에 의한 패턴 붕괴에 매우 취약한 단점이 있다. 또한, 공정 마진이 부족하기 때문에 공정 변화에 매우 민감하여 샷 투 샷(shot to shot), 웨이퍼 투 웨이퍼(wafer to wafer)의 변화가 매우 크게 나타난다.
도 2는 상기 레이아웃의 포토 마스크를 이용하여 반도체기판에 필라 패턴을 형성하는 경우를 시뮬레이션한 결과를 나타낸 도면이다.
도 2를 참조하면, X 방향 및 Y 방향의 피치(pitch)를 100/120으로 하고 ArF 광원을 사용하여 60nm의 필라 패턴을 구현하기가 매우 어려움을 알 수 있다. 이 시뮬레이션과 동일한 조건으로 라인/스페이스 패턴이나 컨택홀 패턴을 구현할 경우에는 충분한 마진을 확보할 수 있지만, 필라 패턴의 경우에는 마진 확보가 매우 어렵기 때문이다. 또한, 버티컬 구조로 셀을 형성하여야 하기 때문에 패턴 크기의 균일도가 매우 중요한데, 공정 마진이 적기 때문에 패턴 크기의 균일도 또한 매우 낮을 수밖에 없다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 공정 마진을 확보하여 4F2 구조의 고집적화된 반도체 메모리소자를 제조하는 방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 고집적화된 반도체 메모리소자의 제조방법은, 반도체기판 상에 아몰퍼스 카본(amorphous carbon)막을 증착하여 하드마스크를 형성하는 단계와, 하드마스크 상에 희생막 패턴을 형성하는 단계와, 희생막 패턴 사이에 텅스텐(W)으로 이루어진 식각 방지막 패턴을 형성하는 단계와, 희생막 패턴을 제거하는 단계와, 식각 방지막 패턴을 마스크로 하여 상기 하드마스크를 패터닝하는 단계와, 하드마스크를 마스크로 하여 반도체기판을 식각하여 필라(pillar) 패턴을 형성하는 단계, 및 하드마스크를 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 희생막 패턴을 형성하는 단계 전에, 상기 하드마스크 상에 반사방지막을 형성하는 단계를 포함할 수 있다.
상기 희생막 패턴은 상기 하드마스크에 대해 식각 선택비를 갖는 물질, 예를 들어 산화막으로 형성할 수 있다.
상기 식각 방지막 패턴을 형성하는 단계는, 희생막 패턴이 형성된 반도체기판 상에 식각 방지막을 증착하는 단계와, 상기 식각 방지막에 대해 에치백 또는 화학적기계적연마(CMP)를 실시하는 단계를 포함할 수 있다.
본 발명에 따르면, 홀 타입의 희생막 패턴과 희생막 패턴 사이에 플러그된 식각 방지막 패턴을 형성한 다음 이를 이용하여 하드마스크와 반도체기판을 식각함으로써 패턴 붕괴 없이 노광공정의 마진을 확보하면서 고집적 반도체 메모리소자를 제조할 수 있게 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 3 내지 도 6은 본 발명의 실시예에 따른 고집적화된 반도체 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 3을 참조하면, 반도체기판(300) 상에 하드 마스크층(302)과 반사방지막(304)을 차례로 형성한다. 하드 마스크층(302)은 필라 패턴을 형성하기 위하여 반도체기판(300)을 식각하는 단계에서 마스크로 사용되는 것으로, 상기 반도체기판(300)에 대한 식각 공정에서 반도체기판에 대해 식각 선택비를 갖는 물질, 예를 들어 아몰퍼스 카본(amorphous carbon)막으로 형성한다. 그리고, 반사방지막(304)은 필라 패턴을 구현하기 위한 노광공정에서의 빛의 반사를 방지하기 위한 것으로, 예를 들면 실리콘옥시나이트라이드(SiON)로 형성한다.
상기 반사방지막(304) 위에 예를 들어 산화막을 증착하여 희생막(306)을 형 성한 다음, 이 희생막 위에 필라 패턴을 정의하기 위한 포토레지스트 패턴(308)을 형성한다. 이때, 도시된 바와 같이, 필라 패턴이 형성될 영역을 노출시키는 홀 타입(hole type)의 포토레지스트 패턴(308)을 형성한다. 이와 같이 포토레지스트 패턴을 홀 타입으로 형성할 경우 도 2의 시뮬레이션과 동일한 조건으로 사진공정을 진행하더라도 공정마진을 가지며 균일한 패턴크기를 갖도록 형성할 수 있다.
도 4를 참조하면, 홀 타입의 상기 포토레지스트 패턴(306)을 식각 마스크로 사용하여 희생막(306)을 식각하여 홀 패턴을 형성한다. 다음에, 결과물의 전면에 식각 방지막(310)을 형성한다. 상기 식각 방지막(310)은 산화막(306), 반사방지막(304) 및 하드마스크(302)를 구성하는 물질에 대해 식각 선택비가 좋은 물질로 형성하는 것이 바람직하다. 그러한 물질로서, 본 발명의 실시예에서는 스텝 커버리지(step coverage)가 양호한 텅스텐(W) 막을 사용할 수 있다.
식각 방지막(310)으로 텅스텐(W) 막을 증착한 다음에는, 식각 방지막을 에치백하거나 화학적기계연마(CMP) 공정을 실시하여 희생막(306) 패턴 사이에 플러그된 싱각 방지막(310) 패턴을 형성한다. 또는, 싱글 다마신(single damascene) 공정을 사용하여 식각 방지막 패턴을 형성할 수도 있다.
도 5를 참조하면, 예를 들어 산화막 식각액을 사용한 습식식각 공정을 실시하여 희생막(도 4의 306)을 제거한다. 그러면, 필라(pillar) 모양의 식각 방지막(310) 패턴이 남게 된다. 다음에, 식각 방지막(310) 패턴을 마스크로 사용하여 반사방지막(304)과 하드마스크(302)를 식각한다. 상기 하드마스크(302)를 식각하는 과정에서 식각 방지막 패턴도 일부 식각될 수 있다.
도 6을 참조하면, 식각 방지막 패턴과 반사방지막을 제거한 다음, 하드마스크(302)를 식각 마스크로 사용하여 반도체기판(300)을 일정 깊이 식각한다. 다음에, 하드마스크를 제거하여 필라(pillar) 패턴(300a)을 완성한다. 계속해서, 후속 공정을 수행하여 상기 필라 패턴(300a)을 이용한 고집적 반도체 메모리소자의 제조를 완료한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 4F2 구조의 고집적화된 반도체 메모리소자를 구현하기 위한 포토 마스크의 레이아웃이다.
도 2는 도 1에 도시된 포토 마스크를 이용하여 반도체기판에 필라(pillar) 패턴을 형성하는 경우를 시뮬레이션한 결과를 나타낸 도면이다.
도 3 내지 도 6은 본 발명의 실시예에 따른 고집적화된 반도체 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

Claims (5)

  1. 반도체기판 상에 아몰퍼스 카본(amorphous carbon)막을 증착하여 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴 사이에 텅스텐(W)으로 이루어진 식각 방지막 패턴을 형성하는 단계;
    상기 희생막 패턴을 제거하는 단계;
    상기 식각 방지막 패턴을 마스크로 하여 상기 하드마스크를 패터닝하는 단계;
    상기 하드마스크를 마스크로 하여 상기 반도체기판을 식각하여 필라(pillar) 패턴을 형성하는 단계; 및
    상기 하드마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  2. 제1항에 있어서,
    상기 희생막 패턴을 형성하는 단계 전에, 상기 하드마스크 상에 반사방지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  3. 제1항에 있어서,
    상기 희생막 패턴은 상기 하드마스크에 대해 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  4. 제3항에 있어서,
    상기 희생막 패턴은 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  5. 제1항에 있어서,
    상기 식각 방지막 패턴을 형성하는 단계는,
    희생막 패턴이 형성된 반도체기판 상에 식각 방지막을 증착하는 단계와,
    상기 식각 방지막에 대해 에치백 또는 화학적기계적연마(CMP)를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
KR1020070109123A 2007-10-29 2007-10-29 고집적화된 반도체 메모리소자의 제조방법 KR100894102B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070109123A KR100894102B1 (ko) 2007-10-29 2007-10-29 고집적화된 반도체 메모리소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070109123A KR100894102B1 (ko) 2007-10-29 2007-10-29 고집적화된 반도체 메모리소자의 제조방법

Publications (1)

Publication Number Publication Date
KR100894102B1 true KR100894102B1 (ko) 2009-04-20

Family

ID=40757946

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070109123A KR100894102B1 (ko) 2007-10-29 2007-10-29 고집적화된 반도체 메모리소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100894102B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101004530B1 (ko) 2007-12-20 2010-12-31 주식회사 하이닉스반도체 필라 패턴 형성 방법
CN116598194A (zh) * 2023-07-17 2023-08-15 致真存储(北京)科技有限公司 硬掩膜的制作方法及存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917975A (ja) * 1995-06-30 1997-01-17 Nec Corp 凸凹シリコン膜の形成方法と半導体メモリデバイス
KR20010083166A (ko) * 2000-02-09 2001-08-31 모리시타 요이찌 전사재 및 그 제조방법 및 이것을 이용하여 제조된 배선기판
KR20050003290A (ko) * 2003-06-30 2005-01-10 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20070071437A (ko) * 2005-12-30 2007-07-04 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917975A (ja) * 1995-06-30 1997-01-17 Nec Corp 凸凹シリコン膜の形成方法と半導体メモリデバイス
KR20010083166A (ko) * 2000-02-09 2001-08-31 모리시타 요이찌 전사재 및 그 제조방법 및 이것을 이용하여 제조된 배선기판
KR20050003290A (ko) * 2003-06-30 2005-01-10 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20070071437A (ko) * 2005-12-30 2007-07-04 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101004530B1 (ko) 2007-12-20 2010-12-31 주식회사 하이닉스반도체 필라 패턴 형성 방법
CN116598194A (zh) * 2023-07-17 2023-08-15 致真存储(北京)科技有限公司 硬掩膜的制作方法及存储器
CN116598194B (zh) * 2023-07-17 2023-09-29 致真存储(北京)科技有限公司 硬掩膜的制作方法及存储器

Similar Documents

Publication Publication Date Title
US8309463B2 (en) Method for forming fine pattern in semiconductor device
KR100819673B1 (ko) 반도체 소자 및 그의 패턴 형성 방법
US8034544B2 (en) Method for forming fine contact hole pattern of semiconductor device
KR101093241B1 (ko) 반도체 소자의 패턴 형성방법
JP2009004769A (ja) スペーサマスクを用いた頻度の２倍化
US20110312184A1 (en) Method for forming pattern of semiconductor device
US8426314B2 (en) Method for forming semiconductor device
JP2009027146A (ja) 介挿領域を有するスペーサマスクを用いた頻度の３倍化
KR101010467B1 (ko) 반도체 소자의 콘택 플러그 형성방법
US10734284B2 (en) Method of self-aligned double patterning
KR100885786B1 (ko) 반도체 메모리 소자의 비트라인 형성 방법
KR100843899B1 (ko) 반도체 소자의 제조방법
KR100894102B1 (ko) 고집적화된 반도체 메모리소자의 제조방법
US20090170336A1 (en) Method for forming pattern of semiconductor device
US20110223541A1 (en) Method for fabricating semiconductor device
KR101039140B1 (ko) 고집적 반도체 메모리소자의 제조방법
TW201947326A (zh) 包含有在ｒａｍ位置的主動區而具有沉積所決定之間距的半導體裝置
US20070155114A1 (en) Method for manufacturing semiconductor device
US7534711B2 (en) System and method for direct etching
KR20110083978A (ko) 반도체 소자의 미세 패턴 형성방법
TW201921123A (zh) 半導體裝置的形成方法
KR20110060757A (ko) 반도체장치 제조 방법
KR100944344B1 (ko) 반도체소자의 제조방법
KR100765609B1 (ko) 플래쉬 메모리의 플로팅 게이트 제조 방법
KR101095041B1 (ko) 반도체소자의 미세패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee