KR20050003290A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 채널 임플란트 공정시 스토리지 노드에 이온이 도핑되는 것을 방지하여 전계 증가에 의한 데이터 보유 시간 감소를 방지하기 위한 반도체 소자의 제조 방법에 관한 것으로, 소정의 하부 구조가 형성된 반도체 기판 상에 게이트 산화막과 게이트 전극 물질 및 층간 절연막을 순차로 형성하는 단계와, 상기 층간 절연막을 식각하여 채널이 형성될 부분을 오픈하는 단계와, 상기 채널이 형성될 영역이 오픈된 결과물에 임플란트 공정을 진행하여 실리콘 기판에 채널 영역을 형성하는 단계와, 상기 층간 절연막이 식각된 부분에 질화막을 매립한 후 평탄화하는 단계와, 상기 층간 절연막을 습식 식각 공정으로 제거하는 단계와, 상기 질화막을 마스크로 이용한 식각 공정을 진행하여 게이트를 패터닝하는 단계를 포함하여 구성된다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 채널 이온 주입을 실시함에 있어서, 층간 절연막을 게이트 상부에 형성한 후 채널 영역만 오픈시켜 임플란트 공정을 진행함으로써, 스토리지 노드 정션부까지 이온이 도핑되는 것을 방지하여 전계의 증가를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
종래의 모스 트랜지스터는, 반도체 소자들이 고집적화되어 감에 따라, 게이트 전극의 폭도 0.1㎛ 급으로 줄어들게 되고, 이에 따라 모스 트랜지스터의 채널의 길이 또한 현저하게 감소되었다. 이로 인하여, 모스 트랜지스터의 소오스와 드레인 사이에는 채널에 강한 수평 전계가 걸리게 됨으로써, Electricfield = Voltage / Length의 식에 의해 강한 전계 내의 전자들은 높은 에너지를 갖게 된다.
이렇게 높은 에너지를 갖는 전자(이하, 핫 캐리어)들은 모스 트랜지스터의 동작시, 게이트 절연막을 관통하게 되고, 채널 거리가 짧아짐에 따라 드레인에서의 공핍 영역이 소오스 영역을 관통하게 되는 펀치 스루(punch through)현상까지 발생시킨다.
이러한 종래 기술에 의한 모스 트랜지스터의 문제점을 하기 도면을 참조하여 상세히 설명한다.
도1은 종래 기술에 의한 반도체 소자의 제조 방법의 일례를 나타낸 도면이다.
우선, 도1에 도시된 바와 같이 실리콘 기판(100) 상에 소자 분리막(110)을 형성하여 액티브 영역과 필드 영역을 구분한다. 그런 다음, 소정의 열공정을 진행하여 게이트 산화막(120)을 형성한 후 임플란트 공정을 진행하여 액티브 영역에 채널 영역(130)을 형성한다.
그 후, 그 상부에 제 1 게이트 물질(140)로 폴리 실리콘막을, 제 1 게이트 물질 상부에 제 2 게이트 물질(150)로 텅스텐 실리사이드를 차례로 증착한다. 그리고, 상기 제 2 게이트 물질(160) 상부에 하드 마스크로 이용할 질화막(160)을 증착하고 소정의 사진 및 식각 공정을 진행하여 상기 질화막을 패터닝한다.
상기 패터닝된 질화막(160)을 이용하여 상기 제 2 게이트 물질 및 제 1 게이트 물질을 식각해서 게이트 전극을 형성한다.
이러한 종래 기술에 따른 채널 형성 방법에 의하면, 셀 트랜지스터의 채널 영역 이외의 스토리지 노드 정션쪽으로도 도핑되어, 소오스/드레인 형성후에 스토리지 노드 정션 쪽에 고 전계 영역이 생기게 되어, 결국 필드의 접합 누설이 증가하게 되어 데이터의 보유 시간이 짧아지게 되는 문제점이 발생한다.
도2는 종래 기술에 의한 반도체 소자의 제조 방법의 다른 예를 나타낸 도면이다.
우선, 도2에 도시된 바와 같이 실리콘 기판(100) 상에 소자 분리막(110)을 형성하여 액티브 영역과 필드 영역을 구분한다. 그런 다음, 소정의 열공정을 진행하여 게이트 산화막(120)을 형성한다.
이어서, 상기 게이트 산화막(120) 상부에 층간 절연막(170)을 증착한 다음게이트가 형성될 영역이 오픈되도록 상기 층간 절연막(170)을 식각하여 홀(180)을 형성한다. 그리고, 상기 결과물에 채널 임플란트 공정을 진행하여 액티브 영역에 채널 영역(190)을 형성한다.
그리고 나서, 후속 공정으로 상기 홀(180)에 게이트 물질인 폴리실리콘(미도시함)과 텅스텐 실리사이드(미도시함)을 이용한 갭필 공정을 차례로 실시하여 게이트 전극(미도시함)을 형성한다.
그런데, 이러한 리버스(Reverse) 게이트 형성에 의한 채널 형성 방법에 의하면, 층간 절연막에 홀을 형성한 후 게이트 물질을 채워가기 때문에 각 층마다 증착후에 에치백 공정을 계속 진행해하므로 공정 단계가 증가할 뿐만 아니라, 에스펙트비(Aspect ratio)가 큰 경우에 갭필 과정에서 보이드가 발생하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트 물질 상부에 하드 마스크 대신 층간 절연막을 형성하고 채널 형성 부위의 층간 절연막을 제거한 다음 임플란트 공정을 진행한 후에, 상기 층간 절연막이 식각된 부분에 하드마스크용 질화막을 증착해서 이를 이용한 식각 공정으로 게이트 패턴을 형성하여 스토리지 노드 정션에 불필요하게 이온 도핑이 되는 것을 방지할 수 있도록 하는 채널 형성 방법을 제공하기 위한 것이다.
도1은 종래 기술에 의한 반도체 소자의 제조 방법의 제 1 실시예를 나타낸 도면이다.
도2는 종래 기술에 의한 반도체 소자의 제조 방법의 제 2 실시예를 나타낸 도면이다.
도3a 내지 도3f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 필드 산화막
220 : 게이트 산화막 230 : 폴리실리콘
240 : 텅스텐 실리사이드 250 : 층간 절연막
260 : 채널 영역 270 : 질화막
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판 상에 게이트 산화막과 게이트 전극 물질 및 층간 절연막을 순차로 형성하는 단계와, 상기 층간 절연막을 식각하여 채널이 형성될 부분을 오픈하는 단계와, 상기 채널이 형성될 영역이 오픈된 결과물에 임플란트 공정을 진행하여 실리콘 기판에 채널 영역을 형성하는 단계와, 상기 층간 절연막이 식각된 부분에 질화막을 매립한 후 평탄화하는 단계와, 상기 층간 절연막을 습식 식각 공정으로 제거하는 단계와, 상기 질화막을 마스크로 이용한 식각 공정을 진행하여 게이트를 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법에 관한 것이다.
상기 본 발명에 의한 반도체 소자의 제조 방법에서는, 게이트 패터닝 공정후 재산화 공정을 더 진행함으로써 임플란트 공정과 게이트 식각 공정에 의한 데미지를 치유할 수 있다.
이와 같은 본 발명에 의한 반도체 소자의 제조 방법에 있어서는 채널 영역만을 오픈 되도록 한 후 임플란트 공정을 진행함으로써, 스토리지 노드 정션부까지 불필요한 이온 도핑이 이루어지지 않도록 함으로써 전계를 감소시켜 데이터 보유 시간을 증가시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도3a 내지 도3f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정단면도들이다.
우선, 도3a에 도시된 바와 같이 실리콘 기판(200)에 소정의 소자 분리 공정으로 필드 산화막(210)을 형성하여 액티브 영역과 필드 영역을 구분한 후 게이트 산화막(220)을 형성한다. 상기 게이트 산화막(220) 상부에 게이트 폴리실리콘(230)과 게이트 텅스텐 실리사이드(240)를 증착한 후 층간 절연막(250)을 순차로 증착한다.
이어서, 채널이 형성될 영역이 오픈 되도록 포토레지스트 패턴(PR)을 형성한다.
그런 다음, 도3b에 도시된 바와 같이 상기 포토레지스트 패턴(PR)을 이용하여 층간 절연막(250)을 식각한 후 도3c에 도시된 바와 같이 임플란트 공정을 진행하여 실리콘 기판의 액티브 영역에 채널 영역(260)을 형성한다. 이때, 상기 층간 절연막이 식각된 부분만 채널 도핑이 이루어지게 된다.
그리고 나서, 도3d에 도시된 바와 같이 상기 층간 절연막(250)이 식각된 부분을 하드 마스크용 질화막(270)을 증착하여 매립한 후 CMP 공정을 진행하여 평탄화한다.
이어, 도3e에 도시된 바와 같이 층간 절연막(250)을 습식 식각 공정을 진행하여 제거한 후 도3f에 도시된 바와 같이 질화막(270)을 마스크로 이용한 식각 공정을 진행하여 일반적인 게이트를 형성하고, 임플란트 공정 및 게이트 식각 공정에 의한 데미지를 치유하기 위한 재산화 공정을 진행한다.
이와 같이 본 발명은 리버스(Reverse) 게이트를 형성함에 있어서, 하드 마스크를 증착하는 대신 층간 절연막을 증착해서 하부의 채널 영역만 오픈되도록 층간 절연막을 식각한 후에 채널 임플란트 공정을 진행함으로써, 스토리지 노드 정션부까지 불필요한 이온 도핑이 이루어지지 않도록 할 뿐만 아니라, 식각된 층간 절연막에 하드마스크 물질을 증착한 후 이를 이용하여 게이트를 패터닝함으로써, 리버스 게이트의 게이트 물질 갭필 공정시의 보이드 발생을 방지할 수 있고 게이트 물질 증착시 마다 실시하는 에치백 공정시 생략되므로 공정 단계를 감소시킬 수 있다.
상기한 바와 같이 본 발명은 이와 같이 본 발명은 채널 영역에만 임플란트 공정을 진행하여 스토리지 노드 정션부까지 불필요한 이온 도핑이 이루어지지 않도록 함으로써 전계를 감소시켜 데이터 보유 시간을 증가시킬 수 이점이 있다.
또한, 식각된 층간 절연막에 하드마스크 물질을 증착한 후 이를 이용하여 게이트를 패터닝함으로써, 리버스 게이트의 게이트 물질 갭필 공정시의 보이드 발생을 방지할 수 있고 게이트 물질 증착시 마다 실시하는 에치백 공정시 생략되므로 공정 단계를 감소시킬 수 있는 이점이 있다.

Claims (2)

  1. 소정의 하부 구조가 형성된 반도체 기판 상에 게이트 산화막과 게이트 전극 물질 및 층간 절연막을 순차로 형성하는 단계와,
    상기 층간 절연막을 식각하여 채널이 형성될 부분을 오픈하는 단계와.
    상기 채널이 형성될 영역이 오픈된 결과물에 임플란트 공정을 진행하여 실리콘 기판에 채널 영역을 형성하는 단계와,
    상기 층간 절연막이 식각된 부분에 질화막을 매립한 후 평탄화하는 단계와,
    상기 층간 절연막을 습식 식각 공정으로 제거하는 단계와,
    상기 질화막을 마스크로 이용한 식각 공정을 진행하여 게이트를 패터닝하는 단계를
    포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 게이트 패터닝 공정후 임플란트 공정과 게이트 식각 공정에 의한 데미지를 치유하기 위한 재산화 공정을 더 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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