JP2007165925A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 素子特性の劣化を可及的に防止する。
【解決手段】 本願発明は、一導電型半導体基板に形成されたトレンチの表面を水素熱処
理することを特徴とする。また、本願発明は、一導電型半導体基板の不純物濃度を通常よ
りも低くしておくことを特徴とする。また、本願発明は、トレンチから一導電型半導体基
板にむけて反対導電型不純物を拡散させることを特徴とする。また、本願発明は、水素熱
処理により、トレンチ付近から一導電型不純物を外方拡散させることを特徴とする。また
、本願発明は、ｐ型シリコン基板１０１上に絶縁膜１０３、１０５を形成した後、この絶
縁膜およびシリコン基板をエッチングすることによりトレンチ１０９を形成する工程と、
所定の還元雰囲気でアニールする工程と、を備えていることを特徴とする。
【選択図】 図５０

Description

本願発明は、トレンチを有する半導体装置の製造方法に関する。

トレンチを有する従来の半導体装置、例えばＤＲＡＭの製造方法を説明する。ここでの
トレンチはＤＲＡＭにおけるトレンチキャパシタの一部として利用される。

まず、図１に示したように、半導体基板、例えばｐ型シリコン基板１の上面に、熱酸化
法を用いてシリコン酸化膜２を厚さ８ｎｍ程度に形成する。そして、ＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法を用いてシリコン酸化膜２の上面にシ
リコン窒化膜３を厚さ２２０ｎｍ程度に形成する。さらに、ＣＶＤ法を用いてシリコン窒
化膜３の上面にＴＥＯＳ膜４を厚さ２００ｎｍ程度に形成する。次に、回転塗布法を用い
てＴＥＯＳ膜４の上面に図示せぬレジストを塗布する。次に、写真蝕刻法を用いてこのレ
ジストを所定の形状にパターニングする。この所定の形状にパターニングされた図示せぬ
レジストをマスクとして、異方性エッチング法、例えばＲＩＥ法によりＴＥＯＳ膜４及び
シリコン窒化膜３並びにシリコン酸化膜２を所定の形状にエッチングする。これにより、
ｐ型シリコン基板１の上面の一部が露出する。さらに、ＴＥＯＳ膜４をマスクとして異方
性エッチング法、例えばＲＩＥ法を用いてｐ型シリコン基板１をエッチングする。これに
より、トレンチ５が形成される。なお、あらかじめｐ型シリコン基板１の所定の位置にｎ
型拡散層６を形成しておく。また、このトレンチ５の深さは７μｍ程度とする。

次に、図２に示したように、ＣＶＤ法を用いて全面に、不純物を含む膜、例えばＡｓＳ
Ｇ膜７を厚さ３０ｎｍ程度に形成する。さらに、回転塗布法を用いて全面にレジスト８を
厚さ数千ｎｍ程度に形成する。そして、露光現像法やダウンフローエッチング法を用いて
、レジスト８をトレンチ５の所定の深さまで除去する。これにより、ＡｓＳＧ膜７の一部
が露出する。

次に、図３に示したように、フッ酸系のウェットエッチング法を用いて、露出している
ＡｓＳＧ膜７を除去する。

次に、図４に示したように、アッシング法やウェットエッチング法によりレジスト８を
除去する。そして、ＣＶＤ法を用いて全面にＴＥＯＳ膜９を形成する。このＴＥＯＳ膜９
により、ＡｓＳＧ膜７は被覆される。

次に、図５に示したように、熱拡散法を用いて、ＡｓＳＧ膜７に含まれるＡｓをトレン
チ５の側面からｐ型シリコン基板１に拡散させる。これにより、プレート電極となる埋め
込みプレート１０が形成される。ここで、ＴＥＯＳ膜９はＡｓをトレンチ５の側面からｐ
型シリコン基板１に拡散させる際に、Ａｓがトレンチ５内に拡散してトレンチ５の側面の
うちＡｓＳＧ膜７が形成されていない部分からｐ型シリコン基板１に拡散することを防止
するためのものである。さらに、ウェットエッチング法を用いてＴＥＯＳ膜９及びＡｓＳ
Ｇ膜７をそれぞれ除去する。

次に、図６に示したように、ＣＶＤ法を用いて、全面に絶縁膜１１を厚さ数十ｎｍ程度
に形成する。ここで、絶縁膜１１としては、例えば窒化膜と酸化膜との複合膜であるＮＯ
膜が挙げられる。また、絶縁膜１１の代わりに誘電体膜を利用しても構わない。さらに、
ＣＶＤ法を用いて、全面に導電膜１２を形成する。この導電膜１２としては、例えば不純
物がドープされたポリシリコン膜が挙げられる。

次に、図７に示したように、ＣＭＰ法等の所定の平坦化プロセスや所定のエッチング工
程により、導電膜１２をトレンチ５内の所定の深さまで除去する。これにより、絶縁膜１
１の一部が露出される。この際、ＴＥＯＳ膜４は除去されることとなる。

次に、図８に示したように、例えばリン酸系のウェットエッチング法を用いて、露出し
た絶縁膜１１を除去する。次に、図９に示したように、ＣＶＤ法を用いて、全面に絶縁膜
、例えばＴＥＯＳ膜１３を厚さ３５ｎｍ程度に形成する。このＴＥＯＳ膜１３は寄生トラ
ンジスタの発生を防止するためのものであり、膜厚を十分に取る必要がある。そして、異
方性エッチング法、例えばＲＩＥ法を用いて絶縁膜１３をトレンチ５の側面にのみ残す。

次に、図１０に示したように、ＣＶＤ法を用いて、全面に例えば砒素をドープした多結
晶シリコン膜からなる導電膜１４をトレンチ５が充填されるように、厚さ数百ｎｍ程度に
形成する。そして、ＣＭＰ法等の平坦化プロセスにより、シリコン窒化膜３の上面まで平
坦化する。そして、例えばダウンフローエッチング法を用いて導電膜１４を所定の深さま
でエッチングする。

次に、図１１に示したように、例えばウェットエッチング法を用いてＴＥＯＳ膜１３を
所定の深さまでエッチングする。そして、ＣＶＤ法を用いて全面に、例えば砒素がドープ
された多結晶シリコン膜からなる導電膜１５を厚さ数百ｎｍ程度に形成する。そして、Ｃ
ＭＰ法等の所定の平坦化プロセスや所定のエッチング工程により、導電膜１５をトレンチ
５内の所定の深さまでエッチングする。

次に、図１２に示したように、所定のエッチング工程により、ｐ型シリコン基板１の上
部を所定の形状にエッチングする。次に、図１３に示したように、ＣＶＤ法を用いて全面
に絶縁膜、例えばＴＥＯＳ膜１６を厚さ数百ｎｍ程度に形成する。その後、所定のエッチ
ング工程や、例えばＣＭＰ法等の平坦化プロセスを用いて、ｐ型シリコン基板１の上面で
平坦化する。これにより、ＴＥＯＳ膜１６からなる素子分離領域が形成される。

次に、図１４に示したように、例えば熱酸化法を用いて、全面にシリコン酸化膜１７を
厚さ８ｎｍ程度に形成する。このシリコン酸化膜１７はゲート絶縁膜となる。次に、ＣＶ
Ｄ法を用いて、全面にポリシリコン膜１８を厚さ１００ｎｍ程度に形成する。そして、例
えばスパッタ法を用いて、ポリシリコン膜１８の上面にタングステンシリサイド膜１９を
厚さ５５ｎｍ程度に形成する。さらに、例えばＣＶＤ法を用いて、タングステンシリサイ
ド膜１９の上面にシリコン窒化膜２０を厚さ１５０ｎｍ程度に形成する。さらに、シリコ
ン窒化膜２０の上面に所定の形状にパターニングされた図示せぬレジストをマスクとして
、異方性エッチング法、例えばＲＩＥ法を用いてシリコン窒化膜２０及びタングステンシ
リサイド膜１９並びにポリシリコン膜１８をエッチングする。このシリコン窒化膜２０及
びタングステンシリサイド膜１９並びにポリシリコン膜１８がゲート電極となる。

次に、図１５に示したように、所定の拡散層２１を形成する。そして、ＣＶＤ法を用い
て全面にシリコン窒化膜２２を厚さ３０ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて
全面に絶縁膜、例えばＢＰＳＧ膜２３を厚さ７００ｎｍ程度に形成する。このＢＰＳＧ膜
２３を平坦化プロセス、例えばＣＭＰ法を用いてシリコン窒化膜２０の上方、１００ｎｍ
程度まで除去して平坦化する。そして、ＣＶＤ法を用いて全面に絶縁膜、例えばＴＥＯＳ
膜２４を厚さ２００ｎｍ〜４００ｎｍ程度に形成する。さらに、このＴＥＯＳ膜２４及び
ＢＰＳＧ膜２３を所定の形状にエッチングし、導電膜、例えばポリシリコン膜２５、タン
グステン膜２６を所定の形状に形成する。ここで、ポリシリコン膜２５はコンタクトとな
り、タングステン膜２６は第一配線層となる。

以上のようにしてトレンチ型ＤＲＡＭのセルキャパシタ部の基本的構造が形成される。
ここで、図２から図５に示した工程を省略して、埋め込みプレート１０を形成しない方法
も考えられている。この場合、トレンチ型ＤＲＡＭのセルキャパシタ部の基本的構造は図
１６に示したようになる。このトレンチキャパシタ２７の構造について説明する。導電膜
１２に正の電圧が加わると、ｐ型シリコン基板１のうち、絶縁膜１１を挟んで導電膜１２
に対抗する位置がｎ型となる。この図示せぬｎ型部分がプレート電極となるのである。

次に、例えばＤＲＡＭの周辺回路部で用いられるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃ
ｈ Ｉｓｏｌａｔｉｏｎ）を有する従来の半導体装置の平面図を図１７に示し、切断線Ａ
−Ａ’で切断した断面図を図１８に示し、切断線Ｂ−Ｂ’で切断した断面図を図１９に示
す。この従来の半導体装置はＭＯＳトランジスタ構造になっていて、半導体基板３１上に
ゲート絶縁膜３２を介して形成されたゲート電極３３と、このゲート電極３３を挟むよう
に形成された拡散領域（ソース・ドレイン領域）３４とを備えている。そして、このＭＯ
ＳトランジスタはＳＴＩ３５によって他の素子と電気的に絶縁される。このＳＴＩ３５は
半導体基板３１にトレンチを形成した後、このトレンチを絶縁膜で埋込むことによって形
成される。

まず、図１から図１６に示したようなＤＲＡＭの製造工程における問題点について説明
する。図２０に埋め込みプレート１０を形成し、これをプレート電極として用いる場合（
図１５参照）の拡大図を示す。このトレンチキャパシタは、絶縁膜１１を導電膜１２と埋
め込みプレート１０によって挟むことにより構成される。通常、導電膜１２には電源電圧
Ｖｃが加わる。そして、埋め込みプレート１０には電源電圧の１／２、すなわちＶｃ／２
が加わる。これにより、絶縁膜１１に印可される電圧は電源電圧の１／２に緩和される利
点がある。しかし、埋め込みプレート１０を形成する工程は複雑であり、その構造を制御
することが困難となる問題がある。また、導電膜１４に電圧が印可されることにより、Ｔ
ＥＯＳ膜１６に隣接した拡散層２１と、ｎ型拡散層６とが電気的に接続されてしまう寄生
トランジスタの発生が問題となる。この寄生トランジスタは、トレンチ５の表面の界面準
位密度が高いほど発生しやすくなる。そして、トレンチ５の形成時にトレンチの表面に生
じたエッチングダメージにより界面準位密度が高くなることから、この寄生トランジスタ
の発生が助長されるのである。

図２１に埋め込みプレート１０を形成する工程を省略した場合のトレンチキャパシタの
拡大図を示す。このトレンチキャパシタでは、導電膜１２に正の電圧が加わると、ｐ型シ
リコン基板１のうち、絶縁膜１１を挟んで導電膜１２に対抗する位置がｎ型となる。この
図示せぬｎ型部分がプレート電極となる。この場合、埋め込みプレートを形成するための
複雑な工程を回避することができる利点がある。しかし、絶縁膜１１に隣接する領域にお
いてｎ型拡散層６とシリコン基板１との間での寄生ダイオードリーク電流が発生するのを
防止するため、そのｎ型拡散層６の電位とシリコン基板１の基板電位を等しくする必要が
ある。つまり、ｎ型拡散層６の電位を接地電位とすることとなる。そして、通常、導電膜
１２には電源電圧Ｖｃが加わる。このとき絶縁膜１１を挟んで導電膜１２と対抗する位置
に発生する図示せぬプレート電極の電位はｎ型拡散層６の電位、すなわち、接地電位とな
る。このようにして、トレンチキャパシタのキャパシタ絶縁膜である絶縁膜１１には、電
源電圧がそのまま印可されることとなる。よって、図２０のように、埋め込みプレート１
０を形成する場合と比べると、絶縁膜１１に２倍の電圧が印可されるという問題が生じる
。また、導電膜１４に電圧が印可されることにより、ＴＥＯＳ膜１６に隣接した拡散層２
１と、ｎ型拡散層６とが電気的に接続されてしまう寄生トランジスタの発生が問題となる
。この寄生トランジスタは、トレンチ５の表面の界面準位密度が高いほど発生しやすくな
る。そして、トレンチ５の形成時にトレンチ表面に生じたエッチングダメージにより界面
準位密度が高くなる。このため、寄生トランジスタの発生が助長されるのである。また、
絶縁膜１１に隣接する領域におけるｎ型拡散層６とシリコン基板１との間での寄生ダイオ
ードリーク電流も、界面準位密度が高いほど発生しやすくなる。これらの問題は、埋め込
みプレート１０を形成した場合に比べて拡散層２１とｎ型拡散層６との電位差が２倍にな
っているため、より大きな問題となる。そして、素子の微細化に伴って、さらに大きな問
題となる。また、導電膜１２に正の電圧がかかっていないと、シリコン基板１との間で空
乏層が発生し、キャパシタ容量の低下が問題となる。

次に、図１７から図１９に示したような、例えばＤＲＡＭの周辺回路部で用いられるＳ
ＴＩを有する従来の半導体装置の製造工程における問題点について説明する。

図１７から図１９に示したような従来の半導体装置においては、ＳＴＩの製造工程にお
いてＳＴＩ３５を形成するためのトレンチの角部３６ａ，３６ｂ（図１８参照）が尖る。
この結果、ａ）ＭＯＳＦＥＴのゲート絶縁膜３２が薄膜化して耐圧が劣化することおよび
ｂ）上記角部３６ａで電界が集中することによるＭＯＳＦＥＴのしきい値が低下してカッ
トオフ特性の劣化が生じるという問題がある。

また、ＳＴＩ３５を形成するためのトレンチの角部３６ａ，３６ｂが尖っていることに
より、絶縁材を上記トレンチに埋込んでＳＴＩ３５を形成する際に絶縁材のカバレッジが
悪く図１８に示すようにシーム４０が生じるという問題がある。このシーム４０は、ＭＯ
Ｓトランジスタを形成する場合にゲート配線がシーム４０に残り短絡するという問題を引
起こす。

本願発明は上記事情を考慮してなされたものであって、素子の特性が劣化するのを可及
的に防止した半導体装置を提供することを目的とする。

本願発明の一態様によれば、シリコン基板上に絶縁膜を形成した後、この絶縁膜および
前記シリコン基板をエッチングすることによりトレンチを形成する工程と、所定の還元雰
囲気でアニールする工程とを備えていることを特徴とする半導体装置の製造方法が提供さ
れる。

また、本願発明の別の一態様によれば、シリコン基板上に絶縁膜を形成した後、この絶
縁膜および前記シリコン基板をエッチングすることによりトレンチを形成する工程と、前
記シリコン基板上に残存している前記絶縁膜の側部をエッチングすることにより前記トレ
ンチの上側の角部近傍の前記シリコン基板の表面を露出させる工程と、所定の還元雰囲気
でアニールする工程とを備えていることを特徴とする半導体装置の製造方法が提供される
。

また、本願発明の別の一態様によれば、シリコン基板上に第１の絶縁膜を形成した後、
この第１の絶縁膜および前記シリコン基板をエッチングすることによりトレンチを形成す
る工程と、前記トレンチを埋込むように基板全面に第２の絶縁膜を堆積した後、前記第１
の絶縁膜の表面が露出するまで前記第２の絶縁膜をエッチングする工程と、露出している
前記第１の絶縁膜を除去する工程と、所定の還元雰囲気でアニールする工程とを備えてい
ることを特徴とする半導体装置の製造方法が提供される。

また、本願発明の別の一態様によれば、シリコン基板をエッチングすることによりトレ
ンチを形成する工程と、前記トレンチを埋込むように基板全面に絶縁膜を堆積した後、前
記シリコン基板の表面が露出するまで前記絶縁膜をエッチングする工程と、所定の還元雰
囲気でアニールする工程とを備えていることを特徴とする半導体装置の製造方法が提供さ
れる。

本発明によれば、素子の特性が劣化するのを可及的に防止することができる。

本願発明の第一の実施の形態について図面（図２２〜図３７）を参酌して説明する。こ
こでは、トレンチを有する半導体装置として、ＤＲＡＭを例として説明する。ここでのト
レンチはＤＲＡＭにおけるトレンチキャパシタの一部として利用される。

まず、図２２に示したように、半導体基板、例えばｐ型シリコン基板５１の上面に、熱
酸化法を用いてシリコン酸化膜５２を厚さ８ｎｍ程度に形成する。そして、ＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシリコン酸化膜５２の上
面にシリコン窒化膜５３を厚さ２２０ｎｍ程度に形成する。さらに、ＣＶＤ法を用いてシ
リコン窒化膜５３の上面にＴＥＯＳ膜５４を厚さ２００ｎｍ程度に形成する。次に、回転
塗布法を用いてＴＥＯＳ膜５４の上面に図示せぬレジストを塗布する。次に、写真蝕刻法
を用いてこのレジストを所定の形状にパターニングする。この所定の形状にパターニング
された図示せぬレジストをマスクとして、異方性エッチング法、例えばＲＩＥ法によりＴ
ＥＯＳ膜５４及びシリコン窒化膜５３並びにシリコン酸化膜５２を所定の形状にエッチン
グする。これにより、ｐ型シリコン基板５１の上面の一部が露出する。さらに、ＴＥＯＳ
膜５４をマスクとして異方性エッチング法、例えばＲＩＥ法を用いてｐ型シリコン基板５
１をエッチングする。これにより、トレンチ５５が形成される。なお、あらかじめｐ型シ
リコン基板５１の所定の位置にｎ型拡散層５６を形成しておく。また、このトレンチ５５
の深さは、例えば７μｍ程度とする。

次に、図２３に示したように、水素熱処理をする。水素熱処理の条件としては、例えば
８００℃〜１０００℃程度で、圧力数Ｔｏｒｒ〜数百Ｔｏｒｒ、処理時間は数秒から数十
分とするが、これに限られるものではない。これにより、図２３の拡大図に示したように
、トレンチ５５の側面のエッチングダメージ７８を除去する。そして、エッチングダメー
ジ７８を除去することによって、トレンチ５５の側壁の形状の凹凸が除去され、界面準位
密度を低減させることができる。このようにして、トレンチ５５の側面を安定化させると
、寄生トランジスタの発生を抑えることが可能となる。また、トレンチキャパシタの耐圧
、信頼性等の電気的諸特性の改善を図ることが可能となる。

次に、図２４に示したように、ＣＶＤ法を用いて全面に、不純物を含む膜、例えばＡｓ
ＳＧ膜５７を厚さ３０ｎｍ程度に形成する。さらに、回転塗布法を用いて全面にレジスト
５８を厚さ数千ｎｍ程度に形成する。そして、露光現像法やダウンフローエッチング法を
用いて、レジスト５８をトレンチ５５の所定の深さまで除去する。これにより、ＡｓＳＧ
膜５７の一部が露出する。

次に、図２５に示したように、フッ酸系のウェットエッチング法を用いて、露出してい
るＡｓＳＧ膜５７を除去する。次に、図２６に示したように、アッシング法やウェットエ
ッチング法によりレジスト５８を除去する。そして、ＣＶＤ法を用いて全面にＴＥＯＳ膜
５９を形成する。このＴＥＯＳ膜５９により、ＡｓＳＧ膜５７は被覆される。

次に、図２７に示したように、熱拡散法を用いて、ＡｓＳＧ膜５７に含まれるＡｓをト
レンチ５５の側面からｐ型シリコン基板５１に拡散させる。これにより、プレート電極と
なる埋め込みプレート６０が形成される。ここで、ＴＥＯＳ膜５９はＡｓをトレンチ５５
の側面からｐ型シリコン基板５１に拡散させる際に、Ａｓがトレンチ５５内に拡散してト
レンチ５５の側面のうちＡｓＳＧ膜５７が形成されていない部分からｐ型シリコン基板５
１に拡散することを防止するためのものである。さらに、ウェットエッチング法を用いて
ＴＥＯＳ膜５９及びＡｓＳＧ膜５７をそれぞれ除去する。

次に、図２８に示したように、ＣＶＤ法を用いて、全面に絶縁膜６１を厚さ数十ｎｍ程
度に形成する。ここで、絶縁膜６１としては、例えば窒化膜と酸化膜との複合膜であるＮ
Ｏ膜が挙げられる。また、絶縁膜６１の代わりに誘電体膜を利用しても構わない。さらに
、ＣＶＤ法を用いて、全面に導電膜６２を形成する。この導電膜６２としては、例えば不
純物がドープされたポリシリコン膜が挙げられる。

次に、図２９に示したように、ＣＭＰ法等の所定の平坦化プロセスや所定のエッチング
工程により、導電膜６２をトレンチ５５内の所定の深さまで除去する。これにより、絶縁
膜６１の一部が露出される。この際、ＴＥＯＳ膜５４は除去されることとなる。

次に、図３０に示したように、例えばリン酸系のウェットエッチング法を用いて、露出
した絶縁膜６１を除去する。次に、図３１に示したように、ＣＶＤ法を用いて、全面に絶
縁膜、例えばＴＥＯＳ膜６３を厚さ３５ｎｍ程度に形成する。このＴＥＯＳ膜６３は寄生
トランジスタの発生を防止するためのものであり、膜厚を十分に取る必要がある。そして
、異方性エッチング法、例えばＲＩＥ法を用いて絶縁膜６３をトレンチ５５の側面にのみ
残す。

次に、図３２に示したように、ＣＶＤ法を用いて、全面に、例えば砒素をドープした多
結晶シリコン膜からなる導電膜６４をトレンチ５５が充填されるように厚さ数百ｎｍ程度
に形成する。そして、ＣＭＰ法等の平坦化プロセスにより、シリコン窒化膜５３の上面ま
で平坦化する。そして、例えばダウンフローエッチング法を用いて導電膜６４を所定の深
さまでエッチングする。

次に、図３３に示したように、例えばウェットエッチング法を用いてＴＥＯＳ膜６３を
所定の深さまでエッチングする。そして、ＣＶＤ法を用いて全面に、例えば砒素がドープ
された多結晶シリコン膜からなる導電膜６５を厚さ数百ｎｍ程度に形成する。そして、Ｃ
ＭＰ法等の所定の平坦化プロセスや所定のエッチング工程により、導電膜６５をトレンチ
５５内の所定の深さまでエッチングする。

次に、図３４に示したように、所定のエッチング工程により、ｐ型シリコン基板５１の
上部を所定の形状にエッチングする。次に、図３５に示したように、ＣＶＤ法を用いて全
面に絶縁膜、例えばＴＥＯＳ膜６６を厚さ数百ｎｍ程度に形成する。その後、所定のエッ
チング工程や、例えばＣＭＰ法等の平坦化プロセスを用いて、ｐ型シリコン基板５１の上
面で平坦化する。これにより、ＴＥＯＳ膜６６からなる素子分離領域が形成される。

次に、図３６に示したように、例えば熱酸化法を用いて、全面にシリコン酸化膜６７を
厚さ８ｎｍ程度に形成する。このシリコン酸化膜６７はゲート絶縁膜となる。次に、ＣＶ
Ｄ法を用いて、全面にポリシリコン膜６８を厚さ１００ｎｍ程度に形成する。そして、例
えばスパッタ法を用いて、ポリシリコン膜６８の上面にタングステンシリサイド膜６９を
厚さ５５ｎｍ程度に形成する。さらに、例えばＣＶＤ法を用いて、タングステンシリサイ
ド膜６９の上面にシリコン窒化膜７０を厚さ１５０ｎｍ程度に形成する。さらに、シリコ
ン窒化膜７０の上面に所定の形状にパターニングされた図示せぬレジストをマスクとして
、異方性エッチング法、例えばＲＩＥ法を用いてシリコン窒化膜７０及びタングステンシ
リサイド膜６９並びにポリシリコン膜６８をエッチングする。このシリコン窒化膜７０及
びタングステンシリサイド膜６９並びにポリシリコン膜６８がゲート電極となる。

次に、図３７に示したように、所定の拡散層７１を形成する。そして、ＣＶＤ法を用い
て全面にシリコン窒化膜７２を厚さ３０ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて
全面に絶縁膜、例えばＢＰＳＧ膜７３を厚さ７００ｎｍ程度に形成する。このＢＰＳＧ膜
７３を平坦化プロセス、例えばＣＭＰ法を用いてシリコン窒化膜７０の上方、１００ｎｍ
程度まで除去して平坦化する。そして、ＣＶＤ法を用いて全面に絶縁膜、例えばＴＥＯＳ
膜７４を厚さ２００ｎｍ〜４００ｎｍ程度に形成する。さらに、このＴＥＯＳ膜７４及び
ＢＰＳＧ膜７３を所定の形状にエッチングし、導電膜、例えばポリシリコン膜７５、タン
グステン膜７６を所定の形状に形成する。ここで、ポリシリコン膜７５はコンタクトとな
り、タングステン膜７６は第一配線層となる。

以上により、トレンチ型ＤＲＡＭのセルキャパシタ部の基本的構造が形成される。なお
、図２４から図２６に示した工程の代わりに、気相拡散法を用いてｎ型不純物、例えばＡ
ｓをｐ型シリコン基板に拡散させても構わない。

以上のように、本願発明の第一の実施の形態によると、素子の特性が劣化するのを可及
的に防止することが可能となる。そして、トレンチ５５の側面のエッチングダメージ７８
を除去することにより（図２３参照）、界面準位密度を低下させ、寄生トランジスタの発
生を抑えることが可能となる。また、トレンチキャパシタの耐圧、信頼性等の電気的諸特
性の改善を図ることが可能となる。

次に、本願発明の第二の実施の形態について図面（図３８〜図４９）を参酌して説明す
る。

まず、図３８に示したように、半導体基板、例えばｐ型シリコン基板５１の上面に、熱
酸化法を用いてシリコン酸化膜５２を厚さ８ｎｍ程度に形成する。そして、ＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシリコン酸化膜５２の上
面にシリコン窒化膜５３を厚さ２２０ｎｍ程度に形成する。さらに、ＣＶＤ法を用いてシ
リコン窒化膜５３の上面にＴＥＯＳ膜５４を厚さ２００ｎｍ程度に形成する。次に、回転
塗布法を用いてＴＥＯＳ膜５４の上面に図示せぬレジストを塗布する。次に、写真蝕刻法
を用いてこのレジストを所定の形状にパターニングする。この所定の形状にパターニング
された図示せぬレジストをマスクとして、異方性エッチング法、例えばＲＩＥ法によりＴ
ＥＯＳ膜５４及びシリコン窒化膜５３並びにシリコン酸化膜５２を所定の形状にエッチン
グする。これにより、ｐ型シリコン基板５１の上面の一部が露出する。さらに、ＴＥＯＳ
膜５４をマスクとして異方性エッチング法、例えばＲＩＥ法を用いてｐ型シリコン基板５
１をエッチングする。これにより、トレンチ５５が形成される。なお、あらかじめｐ型シ
リコン基板５１の所定の位置にｎ型拡散層５６を形成しておく。また、このトレンチ５５
の深さは、例えば７μｍ程度とする。

次に、図３９に示したように、水素熱処理をする。水素熱処理の条件としては、例えば
８００℃〜１０００℃程度で、圧力数Ｔｏｒｒ〜数百Ｔｏｒｒ、処理時間は数秒から数十
分とするが、これに限られるものではない。これにより、図３９の拡大図に示したように
、トレンチ５５の側面のエッチングダメージ７８を除去する。そして、エッチングダメー
ジ７８を除去することによって、トレンチ５５の側壁の形状の凹凸が除去され、界面準位
密度を低減させることができる。このようにすると、寄生トランジスタの発生及び寄生ダ
イオードリーク電流を抑えることが可能となる。また、トレンチキャパシタの耐圧、信頼
性等の電気的諸特性の改善を図ることが可能となる。

次に、図４０に示したように、ＣＶＤ法を用いて、全面に絶縁膜６１を厚さ数十ｎｍ程
度に形成する。ここで、絶縁膜６１としては、例えば窒化膜と酸化膜との複合膜であるＮ
Ｏ膜が挙げられる。また、絶縁膜６１の代わりに誘電体膜を利用しても構わない。さらに
、ＣＶＤ法を用いて、全面に導電膜６２を形成する。この導電膜６２としては、例えば不
純物がドープされたポリシリコン膜が挙げられる。

次に、図４１に示したように、ＣＭＰ法等の所定の平坦化プロセスや所定のエッチング
工程により、導電膜６２をトレンチ５５内の所定の深さまで除去する。これにより、絶縁
膜６１の一部が露出される。この際、ＴＥＯＳ膜５４は除去されることとなる。

次に、図４２に示したように、例えばリン酸系のウェットエッチング法を用いて、露出
した絶縁膜６１を除去する。次に、図４３に示したように、ＣＶＤ法を用いて、全面に絶
縁膜、例えばＴＥＯＳ膜６３を厚さ３５ｎｍ程度に形成する。このＴＥＯＳ膜６３は寄生
トランジスタの発生を防止するためのものであり、膜厚を十分に取る必要がある。そして
、異方性エッチング法、例えばＲＩＥ法を用いて絶縁膜６３をトレンチ５５の側面にのみ
残す。

次に、図４４に示したように、ＣＶＤ法を用いて、全面に、例えば砒素をドープした多
結晶シリコン膜からなる導電膜６４をトレンチ５５が充填されるように厚さ数百ｎｍ程度
に形成する。そして、ＣＭＰ法等の平坦化プロセスにより、シリコン窒化膜５３の上面ま
で平坦化する。そして、例えばダウンフローエッチング法を用いて導電膜６４を所定の深
さまでエッチングする。

次に、図４５に示したように、例えばウェットエッチング法を用いてＴＥＯＳ膜６３を
所定の深さまでエッチングする。そして、ＣＶＤ法を用いて全面に、例えば砒素がドープ
された多結晶シリコン膜からなる導電膜６５を厚さ数百ｎｍ程度に形成する。そして、Ｃ
ＭＰ法等の所定の平坦化プロセスや所定のエッチング工程により、導電膜６５をトレンチ
５５内の所定の深さまでエッチングする。

次に、図４６に示したように、所定のエッチング工程により、ｐ型シリコン基板５１の
上部を所定の形状にエッチングする。次に、図４７に示したように、ＣＶＤ法を用いて全
面に絶縁膜、例えばＴＥＯＳ膜６６を厚さ数百ｎｍ程度に形成する。その後、所定のエッ
チング工程や、例えばＣＭＰ法等の平坦化プロセスを用いて、ｐ型シリコン基板５１の上
面で平坦化する。これにより、ＴＥＯＳ膜６６からなる素子分離領域が形成される。

次に、図４８に示したように、例えば熱酸化法を用いて、全面にシリコン酸化膜６７を
厚さ８ｎｍ程度に形成する。このシリコン酸化膜６７はゲート絶縁膜となる。次に、ＣＶ
Ｄ法を用いて、全面にポリシリコン膜６８を厚さ１００ｎｍ程度に形成する。そして、例
えばスパッタ法を用いて、ポリシリコン膜６８の上面にタングステンシリサイド膜６９を
厚さ５５ｎｍ程度に形成する。さらに、例えばＣＶＤ法を用いて、タングステンシリサイ
ド膜６９の上面にシリコン窒化膜７０を厚さ１５０ｎｍ程度に形成する。さらに、シリコ
ン窒化膜７０の上面に所定の形状にパターニングされた図示せぬレジストをマスクとして
、異方性エッチング法、例えばＲＩＥ法を用いてシリコン窒化膜７０及びタングステンシ
リサイド膜６９並びにポリシリコン膜６８をエッチングする。このシリコン窒化膜７０及
びタングステンシリサイド膜６９並びにポリシリコン膜６８がゲート電極となる。

次に、図４９に示したように、所定の拡散層７１を形成する。そして、ＣＶＤ法を用い
て全面にシリコン窒化膜７２を厚さ３０ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて
全面に絶縁膜、例えばＢＰＳＧ膜７３を厚さ７００ｎｍ程度に形成する。このＢＰＳＧ膜
７３を平坦化プロセス、例えばＣＭＰ法を用いてシリコン窒化膜７０の上方、１００ｎｍ
程度まで除去して平坦化する。そして、ＣＶＤ法を用いて全面に絶縁膜、例えばＴＥＯＳ
膜７４を厚さ２００ｎｍ〜４００ｎｍ程度に形成する。さらに、このＴＥＯＳ膜７４及び
ＢＰＳＧ膜７３を所定の形状にエッチングし、導電膜、例えばポリシリコン膜７５、タン
グステン膜７６を所定の形状に形成する。ここで、ポリシリコン膜７５はコンタクトとな
り、タングステン膜７６は第一配線層となる。

以上のようにしてトレンチ型ＤＲＡＭのセルキャパシタ部の基本的構造が形成される。
このトレンチキャパシタ７７の構造について説明する。導電膜６２に正の電圧が加わると
、ｐ型シリコン基板５１のうち、絶縁膜６１を挟んで導電膜６２に対抗する位置がｎ型と
なる。この図示せぬｎ型部分がプレート電極となるのである。このキャパシタ部以外につ
いては、本願発明の第一の実施の形態と同様である。

以上のように、本願発明の第二の実施の形態によると、素子の特性が劣化するのを可及
的に防止することが可能となる。さらに、埋め込みプレートを形成しないため、埋め込み
プレートを形成する複雑な工程やその構造を制御する困難性を回避することが可能となる
。また、トレンチ５５の側面のエッチングダメージ７８を除去することにより（図３９参
照）、界面準位密度を低減することができ、寄生トランジスタの発生を抑えることが可能
となる。また、トレンチキャパシタの耐圧、信頼性等の電気的諸特性の改善を図ることが
可能となる。さらに、絶縁膜６１に隣接する領域において発生する、ｎ型拡散層５６とｐ
型シリコン基板５１との間の寄生ダイオードリーク電流を減少させることが可能となる。
このため、ｎ型拡散層５６の電位を電源電圧Ｖｃの１／２であるＶｃ／２にしておくこと
が可能となる。これにより、絶縁膜６１に印可される電圧を電源電圧の１／２に緩和する
ことが可能となる。それと同時に、キャパシタ絶縁膜の薄膜化が可能となり、素子の微細
化に有利となる。また、導電膜６４に加わる電圧も電源電圧の１／２となるため、寄生ト
ランジスタの発生をさらに抑えることが可能となる。

次に、本願発明の第三の実施の形態について図面（図３８〜図４９）を参酌して説明す
る。本願発明の第三の実施の形態は、第二の実施の形態において、ｐ型シリコン基板５１
の基板濃度を通常よりも薄くしたものである。通常の不純物濃度は１×１０^１５（ａｔｏ
ｍｓ／ｃｍ^３）から１×１０^１６（ａｔｏｍｓ／ｃｍ^３）程度である。これに対して、例
えば、不純物濃度を１×１０^１４（ａｔｏｍｓ／ｃｍ^３）から１×１０^１５（ａｔｏｍｓ
／ｃｍ^３）程度にしたものである。図４９に示したように、この第三の実施の形態におい
ても、導電膜６２に正の電圧が加わると、ｐ型シリコン基板５１のうち、絶縁膜６１を挟
んで導電膜６２に対抗する位置がｎ型となる。この図示せぬｎ型部分がプレート電極とな
るのであるが、この第三の実施の形態のようにｐ型シリコン基板５１の基板濃度を薄くし
ておくと、プレート電極が形成される強反転しきい値を下げる効果を得ることができる。
これにより、絶縁膜６１とｐ型シリコン基板５１との間で空乏層が発生してキャパシタ容
量が低下するのを抑制することが可能となる。

なお、図３９に既に示した水素熱処理の工程を省略することも可能である。以上のよう
に、本願発明の第三の実施の形態によると、素子の特性が劣化するのを可及的に防止する
ことが可能となる。さらに、埋め込みプレートを形成しないため、埋め込みプレートを形
成する複雑な工程やその構造を制御する困難性を回避することが可能となる。また、トレ
ンチ５５の側面のエッチングダメージ７８を除去することにより（図３９参照）、界面準
位電位を低減させることができ、寄生トランジスタの発生を抑えることが可能となる。ま
た、トレンチキャパシタの耐圧、信頼性等の電気的諸特性の改善を図ることが可能となる
。さらに、絶縁膜１１に隣接する領域において発生する、ｎ型拡散層５６とｐ型シリコン
基板５１との間の寄生ダイオードリーク電流を減少させることが可能となる。このため、
ｎ型拡散層５６の電位を電源電圧Ｖｃの１／２であるＶｃ／２にしておくことが可能とな
る。これにより、絶縁膜６１に印可される電圧を電源電圧の１／２に緩和することが可能
となる。それと同時に、キャパシタ絶縁膜の薄膜化が可能となり、素子の微細化に有利と
なる。また、導電膜６４に加わる電圧も電源電圧の１／２となるため、寄生トランジスタ
の発生をさらに抑えることが可能となる。さらに、絶縁膜６１とｐ型シリコン基板５１と
の間で空乏層が発生してキャパシタ容量が低下するのを抑制することが可能となる。

次に、本願発明の第四の実施の形態について図面（図３８〜図４９）を参酌して説明す
る。本願発明の第四の実施の形態は、第二の実施の形態において図３９に既に示した工程
と、図４０に既に示した工程との間で、トレンチ５５の表面からｐ型シリコン基板５１に
向けて薄いｎ型不純物を拡散させるものである。ｎ型不純物を拡散させる方法としては、
例えば気相拡散法が挙げられる。ｎ型不純物としては、例えばＰ（リン）やＡｓ（砒素）
が考えられる。また、ｐ型シリコン基板５１の基板濃度が１×１０^１５（ａｔｏｍｓ／ｃ
ｍ^３）から１×１０^１６（ａｔｏｍｓ／ｃｍ^３）程度である場合には、このｎ型不純物の
濃度は、１×１０^１６（ａｔｏｍｓ／ｃｍ^３）から１×１０^１７（ａｔｏｍｓ／ｃｍ^３）
程度とする。ここで、後の工程で形成される図示せぬｐ型ウェル領域の濃度は通常、１×
１０^１７（ａｔｏｍｓ／ｃｍ^３）以上であり、ｎ型不純物の濃度よりも十分高い。このた
め、ｎ型不純物を拡散しても、ｐ型ウェル領域の電気的特性に影響を与えることはない。

なお、固相拡散法をもちいてｎ型不純物を拡散させる場合には、例えばＣＶＤ法を用い
てトレンチ５５の表面にｎ型不純物を含んだ膜を形成し、熱処理によりｎ型不純物をｐ型
シリコン基板５１に拡散させる。この後、例えばウェットエッチング法を用いてｎ型不純
物を含んだ膜を除去する。このような工程により、ｎ型不純物を拡散させることとなる。

ここで、この第四の実施の形態においても、図４９に示したように、導電膜６２に正の
電圧が加わると、ｐ型シリコン基板５１のうち、絶縁膜６１を挟んで導電膜６２に対抗す
る位置がｎ型となる。この図示せぬｎ型部分がプレート電極となるのであるが、この第四
の実施の形態のようにトレンチ５５の表面からｐ型シリコン基板５１に向けて薄いｎ型不
純物を拡散させておくと、トレンチ５５付近のシリコン基板は薄いｎ型となっている。こ
れにより、プレート電極が形成される強反転しきい値を下げる効果を得ることができる。
これにより、絶縁膜６１とｐ型シリコン基板５１との間で空乏層が発生してキャパシタ容
量が低下するのを抑制することが可能となる。

なお、図３９に既に示した水素熱処理の工程を省略することも可能である。以上のよう
に、本願発明の第四の実施の形態によると、素子の特性が劣化するのを可及的に防止する
ことが可能となる。さらに、埋め込みプレートを形成しないため、埋め込みプレートを形
成する複雑な工程やその構造を制御する困難性を回避することが可能となる。また、トレ
ンチ５５の側面のエッチングダメージ７８を除去することにより（図３９参照）、界面準
位密度を低減させることができ、寄生トランジスタの発生を抑えることが可能となる。ま
た、トレンチキャパシタの耐圧、信頼性等の電気的諸特性の改善を図ることが可能となる
。さらに、絶縁膜１１に隣接する領域において発生する、ｎ型拡散層５６とｐ型シリコン
基板５１との間の寄生ダイオードリーク電流を減少させることが可能となる。このため、
ｎ型拡散層５６の電位を電源電圧Ｖｃの１／２であるＶｃ／２にしておくことが可能とな
る。これにより、絶縁膜６１に印可される電圧を電源電圧の１／２に緩和することが可能
となる。それと同時に、キャパシタ絶縁膜の薄膜化が可能となり、素子の微細化に有利と
なる。また、導電膜６４に加わる電圧も電源電圧の１／２となるため、寄生トランジスタ
の発生をさらに抑えることが可能となる。さらに、絶縁膜６１とｐ型シリコン基板５１と
の間で空乏層が発生してキャパ
シタ容量が低下するのを抑制することが可能となる。

次に、本願発明の第五の実施の形態について図面（図３８〜図４９）を参酌して説明す
る。本願発明の第五の実施の形態は、第二の実施の形態において図３９に既に示した工程
と図４０に既に示した工程との間で、トレンチ５５の表面からｐ型不純物が外方拡散する
程度の水素熱処理をする工程を行うものである。この水素熱処理の条件としては、例えば
８００℃〜１０００℃程度で、圧力は数Ｔｏｒｒ〜数百Ｔｏｒｒ、処理時間は数秒から数
十分とするが、これに限られるものではない。

ここで、この第五の実施の形態においても、図４９に示したように、導電膜６２に正の
電圧が加わると、ｐ型シリコン基板５１のうち、絶縁膜６１を挟んで導電膜６２に対抗す
る位置がｎ型となる。この図示せぬｎ型部分がプレート電極となるのであるが、この第五
の実施の形態のように高温熱処理をすることによりトレンチ５５の表面からｐ型不純物を
外方拡散させておくと、トレンチ５５の付近では、ｐ型不純物の濃度が低下する。これに
より、プレート電極が形成される強反転しきい値を下げる効果を得ることができる。これ
により、絶縁膜６１とｐ型シリコン基板５１との間で空乏層が発生してキャパシタ容量が
低下するのを抑制することが可能となる。また、トレンチ５５付近のｐ型不純物が外方拡
散した分、ｐ型シリコン基板５１のトレンチ５５付近におけるｐ型不純物の濃度が低くな
り、その分だけ、トレンチ５５付近以外の部分のｐ型不純物の濃度が高くなる。そのため
、ｐ型シリコン基板５１のトレンチ５５付近以外の部分は低抵抗となる。そして、第三の
実施の形態では、ｐ型シリコン基板５１のｐ型不純物濃度を低くしたのに対し、本実施の
形態では、ｐ型シリコン基板５１のｐ型不純物濃度を高く保持することが可能となる。こ
れにより、寄生サイリスタがＯＮすることを防止することができるラッチアップ抑制効果
を得ることが可能となる。

以上のように、本願発明の第五の実施の形態によると、素子の特性が劣化するのを可及
的に防止することが可能となる。さらに、埋め込みプレートを形成しないため、埋め込み
プレートを形成する複雑な工程やその構造を制御する困難性を回避することが可能となる
。また、トレンチ５５の側面のエッチングダメージ７８を除去することにより（図３９参
照）、界面準位密度を低減させることができ、寄生トランジスタの発生を抑えることが可
能となる。また、トレンチキャパシタの耐圧、信頼性等の電気的諸特性の改善を図ること
が可能となる。さらに、絶縁膜１１に隣接する領域において発生する、ｎ型拡散層５６と
ｐ型シリコン基板５１との間の寄生ダイオードリーク電流を減少させることが可能となる
。このため、ｎ型拡散層５６の電位を電源電圧Ｖｃの１／２であるＶｃ／２にしておくこ
とが可能となる。これにより、絶縁膜６１に印可される電圧を電源電圧の１／２に緩和す
ることが可能となる。それと同時に、キャパシタ絶縁膜の薄膜化が可能となり、素子の微
細化に有利となる。また、導電膜６４に加わる電圧も電源電圧の１／２となるため、寄生
トランジスタの発生をさらに抑えることが可能となる。さらに、絶縁膜６１とｐ型シリコ
ン基板５１との間で空乏層が発生してキャパシタ容量が低下するのを抑制することが可能
となる。また、寄生サイリスタがＯＮすることを防止することができるラッチアップ抑制
効果を得ることも可能となる。

次に、本願発明の第六の実施の形態について図面（図３８〜図４９）を参酌して説明す
る。本願発明の第六の実施の形態は、上記の第一の実施の形態乃至第五の実施の形態にお
いて、ｐ型不純物の濃度が通常よりも高いシリコン上にさらに通常の濃度のｐ型シリコン
を形成したシリコン基板を用いるものである。

これにはまず、ｐ型不純物の濃度が通常より高い、例えば不純物濃度が１×１０^１８（
ａｔｏｍｓ／ｃｍ^３）〜１×１０^１９（ａｔｏｍｓ／ｃｍ^３）程度のｐ型シリコン膜を形
成する。次に、エピタキシャル法（気相成長法）を用いて、不純物濃度が通常の濃度、例
えば１×１０^１５（ａｔｏｍｓ／ｃｍ^３）〜１×１０^１６（ａｔｏｍｓ／ｃｍ^３）程度で
あるｐ型シリコン膜を、例えば厚さ１μｍ程度に形成する。このような方法により、ｐ型
シリコン基板を形成する。そして、このｐ型シリコン基板を用いて第一の実施の形態乃至
第五の実施の形態と同様の工程によりＤＲＡＭのメモリセル部の基本的構造を形成する。

このようなｐ型シリコン基板を用いると、ｐ型シリコン基板５１の下層におけるｐ型不
純物の濃度が高くなっている。そのため、ｐ型シリコン基板５１の下層部分は低抵抗とな
る。これにより、寄生サイリスタがＯＮすることを防止することができるラッチアップ抑
制効果を得ることが可能となる。

以上のように、本願発明の第六の実施の形態によると、第一の実施の形態乃至第五の実
施の形態のそれぞれの実施の形態における効果を得ることができる。さらに、寄生サイリ
スタがＯＮすることを防止することができるラッチアップ抑制効果を得ることも可能とな
る。

次に、本願発明による半導体装置の製造方法の第七の実施の形態を図５０乃至図５５を
参照して説明する。この実施の形態はＭＯＳＦＥＴの製造方法であって、まず図５０（ａ
）に示すようにｐ型シリコン基板１０１の表面を熱酸化することによりｐ型シリコン基板
１０１上に熱酸化膜１０３を形成した後、ＣＶＤ法を用いてこの熱酸化膜１０３上にシリ
コン窒化膜１０５を堆積する。

次に図５０（ｂ）に示すように、シリコン窒化膜１０５上にフォトレジストパターン１
０７を形成し、このフォトレジストパターン１０７をマスクにしてシリコン窒化膜１０５
、熱酸化膜１０３、およびｐ型シリコン基板１０１を異方性エッチング、例えばＲＩＥ（
Ｒｅａｃｔｉｖｅ Ｉｏｎ−Ｅｔｃｈｉｎｇ）を用いてパターニングすることにより浅い
トレンチ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ）１０９を形成する。

このトレンチ１０９を形成するには、上記方法に限られず、図示していないが、例えば
以下の方法が考えられる。それにはまず、シリコン基板１０１上に絶縁膜及びマスク材を
形成する。そして、フォトレジストパターンで絶縁膜及びマスク材を所定の形状にパター
ニングする。その後、所定の形状にパターニングされたマスク材をマスクとして異方性エ
ッチング法、例えばＲＩＥ法を用いてシリコン基板１０１をエッチングする。これにより
、トレンチ１０９が形成される。このとき、絶縁膜としてはシリコン窒化膜やシリコン酸
化膜が考えられる。また、シリコン基板１０１と絶縁膜との間に薄い熱酸化膜を形成する
ことも考えられる。

次に図５１（ａ）に示すようにフォトレジストパターン１０７を除去した後、ＨＦ／グ
リセリン溶液を用いて熱酸化膜３およびシリコン窒化膜１０５の側面をそれらの中心方向
に後退させる（図５１（ｂ）参照）。これによりトレンチ１０９の上側の角部１１２の近
傍の基板表面を露出させる（図５１（ｂ）参照）。

次に圧力が１００Ｔｏｒｒ、温度が１０００℃、水素濃度が１００％の還元雰囲気中で
、アニールを行うことにより、ｐ型シリコン基板１０１の表面にマイグレーションを生じ
させ、図５２（ａ）に示すように、トレンチ１０９の上側の角部１１２および下側の角部
１１１を丸める。

次に図５２（ｂ）に示すように、露出しているトレンチ１０９の表面を酸化して酸化膜
１１３を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法を用いてＳｉＯ２膜１１５を基板全面に堆積し、トレンチ１０９を埋込む。このとき、
トレンチ１０９の下側の角１１１が丸まっていることにより、トレンチ１０９の見かけの
アスペクト比（深さ対幅の比）が下がり、埋込み性が良くなる。これによりシーム４０の
発生を抑制することができる。

次に図５３（ａ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｈｉｎｇ）法を用いてＳｉＯ２膜１１５を、シリコン窒化膜１０５の表面が露出
するまで研磨する。続いて、熱いＨ３ＰＯ４溶液を用いて図５３（ｂ）に示すようにシリ
コン窒化膜１０５を除去する。

次に希ＨＦ溶液を用いて図５４（ａ）に示すように熱酸化膜１０３を除去する。続いて
露出したシリコン基板表面に、例えば膜厚が１００オングストロームの酸化膜１１７を形
成した後、ＭＯＳＦＥＴを形成するためのイオン注入を行う（図５４（ｂ）参照）。

次に図５５（ａ）に示すように酸化膜１１７を除去した後、例えば９００℃、ＨＣ１雰
囲気に置くことによりｐ型シリコン基板１０１の素子形成領域上にゲート酸化膜１２３を
形成する（図５５（ｂ）参照）。続いて基板全面にゲート電極材料の膜を堆積し、この膜
をパターニングすることによりゲート電極１２５を形成する（図５５（ｂ）参照）。そし
てこのゲート電極１２５をマスクにして素子形成領域にイオン注入することにより、ソー
ス・ドレイン領域（図示せず）を形成し、ＭＯＳトランジスタを完成する。

ここで、図５６に図５２（ａ）に既に示した工程を図示する。この工程は、所定の条件
でアニールを行うことにより、ｐ型シリコン基板１０１の表面にマイグレーションを生じ
させ、トレンチ１０９の上側の角部１１２及び下側の角部１１１を丸めるものである。こ
のときのトレンチ１０９の上側の角部１１２の丸め曲率は図５７（ａ）に示したような、
シリコン窒化膜１０５及び熱酸化膜１０３の後退量１３０によって制御することが可能と
なる。ここで、図５７（ａ）及び図５８（ａ）にそれぞれ後退量１３０が異なる場合を示
した。図５７（ａ）に示したものの方が図５８（ａ）に示したものよりも、後退量１３０
が大きい。これらのそれぞれに対してアニールを行うと、図５７（ｂ）及び図５８（ｂ）
にそれぞれ示した状態となる。つまり、図５７（ｂ）に示したように、後退量１３０が大
きいと丸め曲率１３１が大きくなる。一方で、図５８（ｂ）に示したように、後退量１３
０が小さいと、丸め曲率１３３が小さくなる。ここで、アニールを行うことによりトレン
チ１０９の角部１１２及び角部１１１が丸くなるのは、シリコン基板１０１の表面エネル
ギーが安定な状態に移行することにより生じるものである。つまり、表面張力や結晶表面
が揃おうとする力によって起こるものであり、シリコン基板１０１の結晶方位が（１００
）である場合、トレンチ１０９の角部１１２及び角部１１１の結晶方位が（１１１）にな
ろうとすることにより生じる現象である。そして、トレンチ１０９の上側の角部１１２に
おいては、角部１１２が丸まろうとするときに熱酸化膜１０３の端部でシリコン基板１０
１の表面が固定されてしまう。この結果、熱酸化膜１０３及びシリコン窒化膜１０５をど
こまで後退させるかによって角部１１２の丸め曲率を制御することが可能となるのである
。

以上説明したように、本実施の形態の製造方法によれば、トレンチ１０９の上側の角部
１１２が丸まっていることにより、電界集中が緩和され、ＭＯＳＦＥＴのしきい値の低下
およびカットオフ特性の劣化を防止することができる。

また本実施の形態においては、ゲート酸化膜１２３を形成する前の素子形成領域の角部
１１２が丸まっていること、また素子形成領域の露出している表面の結晶方位が（１１１
）であることにより、角部１１２でのゲート酸化膜１２３の薄膜化が抑えられ、耐圧の劣
化を抑制することができる。

次に本願発明による半導体装置の製造方法の第八の実施の形態を図５９乃至図６２を参
照して説明する。この第八の実施の形態の製造方法は、ＭＯＳＦＥＴの製造方法であって
、トレンチ１０９を形成するまでは、図５０（ａ）、（ｂ）に示す第七の実施の形態の製
造方法と同様にして行う。続いてフォトレジストパターン１０７（図５０（ｂ）参照）を
除去した後、圧力が１００Ｔｏｒｒ、温度が１０００℃、水素濃度が１００％の還元雰囲
気中でアニールを行うことにより、トレンチ１０９の下側の角部１１１を丸める（図５９
（ａ）参照）。

次に図５９（ｂ）に示すように、露出しているトレンチ１０９の表面を酸化して酸化膜
１１３を形成した後、ＣＶＤ法を用いてＳｉＯ２膜１１５を基板全面に堆積し、トレンチ
１０９を埋込む。このとき、トレンチ１０９の下側の角１１１が丸まっていることにより
、トレンチ１０９の見かけのアスペクト比（深さ対幅の比）が下がり、埋込み性が良くな
る。これによりシーム４０の発生を抑制することができる。

次に図６０（ａ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐ
ｏｌｉｓｈｉｎｇ）法を用いてＳｉＯ２膜１１５を、シリコン窒化膜１０５の表面が露出
するまで研磨する。続いて、熱いＨ３ＰＯ４溶液を用いて図６０（ｂ）に示すようにシリ
コン窒化膜１０５を除去する。

次に希ＨＦ溶液を用いて図６１（ａ）に示すように熱酸化膜１０３を除去する。続いて
露出したシリコン基板表面に、例えば膜厚が１００オングストロームの酸化膜１１７を形
成した後、ＭＯＳＦＥＴを形成するためにイオン注入を行う（図６１（ｂ）参照）。

次に図６２（ａ）に示すように酸化膜１１７を除去した後、例えば９００℃、ＨＣ１雰
囲気に置くことによりｐ型シリコン基板１０１の素子形成領域上にゲート酸化膜１２３を
形成する（図６２（ｂ）参照）。続いて基板全面にゲート電極材料の膜を堆積し、この膜
をパターニングすることによりゲート電極１２５を形成する（図６２（ｂ）参照）。そし
てこのゲート電極１２５をマスクにして素子形成領域にイオン注入することにより、ソー
ス・ドレイン領域（図示せず）を形成し、ＭＯＳトランジスタを完成させる。

以上説明したように、本実施の形態の製造方法によれば、トレンチ１０９の下側の角部
１１１が丸まっていることにより、トレンチ１０９の見かけのアスペクト比が下がり、埋
込み性が良くなり、シーム４０の発生を抑制することができる。

次に本願発明による半導体装置の製造方法の第九の実施の形態を図６３乃至図６７を参
照して説明する。この第九の実施の形態はＭＯＳＦＥＴの製造方法であって、トレンチ１
０９を形成するまでは図５０（ａ）、（ｂ）に示す第七の実施の形態の製造工程と同様に
して行う。続いて、フォトレジストパターン１０７（図５０（ｂ）参照）を除去した後、
図６３（ｂ）に示すように、露出しているトレンチ１０９の表面を酸化して酸化膜１１３
を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＳｉＯ２膜１１５を基板全面に堆積し、ト
レンチ１０９を埋込む。

次に図６４（ａ）に示すよう、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐ
ｏｌｉｓｈｉｎｇ）法を用いてＳｉＯ２膜１１５を、シリコン窒化膜１０５の表面が露出
するまで研磨する。続いて、熱いＨ３ＰＯ４溶液を用いて図６４（ｂ）に示すようにシリ
コン窒化膜１０５を除去する。

次に希ＨＦ溶液を用いて図６５（ａ）に示すように熱酸化膜１０３を除去する。次に圧
力が１００Ｔｏｒｒ、温度が１０００℃、水素濃度が１００％の還元雰囲気中で、アニー
ルを行うことにより、ｐ型シリコン基板１０１の表面にマイグレーションを生じさせ、図
６５（ｂ）に示すように、トレンチ１０９に上側の角部１１２を丸める。

次に露出したシリコン基板表面に、例えば膜厚が１００オングストロームの酸化膜１１
７の形成した後、ＭＯＳＦＥＴを形成するためのイオン注入を行う（図６６（ａ）参照）
。

次に図６６（ｂ）に示すように酸化膜１１７を除去した後、例えば９００℃、ＨＣ１雰
囲気に置くことによりｐ型シリコン基板１０１の素子形成領域上にゲート酸化膜１２３を
形成する（図６７参照）。続いて基板全面にゲート電極材料の膜を堆積し、この膜パター
ニングすることによりゲート電極１２５を形成する（図６７参照）。そしてこのゲート電
極１２５をマスクにして素子形成領域にイオン注入することにより、ソース・ドレイン領
域（図示せず）を形成し、ＭＯＳトランジスタを完成する。

以上説明したように、本実施の形態の製造方法によれば、トレンチ１０９の上側の角部
１１２が丸まっていることにより、電界集中が緩和され、ＭＯＳＦＥＴのしきい値に低下
およびカットオフ特性の劣化を防止することができる。

また本実施の形態においては、ゲート酸化膜１２３を形成する前の素子形成領域の角部
１１２が丸まっていること、また素子形成領域の露出している表面の結晶方位が（１１１
）であることにより、角部１１２でのゲート酸化膜１２３の薄膜化が抑えられ、耐圧の劣
化を抑制することができる。

なお、上記第七乃至第九の実施の形態においては、トレンチ１０９の角部を丸めるため
の還元雰囲気条件は圧力が１００Ｔｏｒｒ、温度が１０００℃、水素濃度が１００％であ
ったが、圧力は大気圧よりも低くければ同様に角部を丸めることができる。また温度も９
００℃〜１１００℃の範囲にあれば同様の効果を得ることができる。このとき、トレンチ
表面に形成されている厚さ数ｎｍ程度の自然酸化膜は除去されていることが望ましい。

また上記第七乃至第九の実施の形態においてはＳＴＩ１１５はＭＯＳＦＥＴの素子分離
絶縁膜として用いたが、本願発明はこれに限られるものではなく、バイポーラトランジス
タのＳＴＩや、一般の半導体装置のＳＴＩに用いることができることは言うまでもない。

なお、第九の実施の形態は、トレンチ１０９の上部の角部を丸める場合の製造方法であ
ったが、トレンチの上部の角部を丸める場合は次のように行っても良い。

シリコン基板上に第１の絶縁膜を形成した後、この第１の絶縁膜および上記シリコン基
板をエッチングすることによりシリコン基板にトレンチを形成する。続いてこのトレンチ
を埋込むように基板全面に第２の絶縁膜を堆積する。そしてシリコン基板が露出するまで
第２の絶縁膜をエッチングする。このとき第２の絶縁膜のエッチングに伴って第１の絶縁
膜は除去される。その後、所定の還元雰囲気でアニールすることにより、トレンチの上部
の角部は丸められる。なお、上述の方法で第１の絶縁膜をシリコン基板に形成しないで行
っても良い。

従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 従来の技術による半導体装置の製造工程断面図。 図１７に示す切断線Ａ−Ａ’で切断したときの従来の半導体装置の断面図。 図１７に示す切断線Ｂ−Ｂ’で切断したときの従来の半導体装置の断面図。 従来の技術による半導体装置の断面図。 従来の技術による半導体装置の断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第一の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第二の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第二の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第二の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第二の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第二の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第二の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第二の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第二の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第二の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第二の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第二の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第二の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第七の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第七の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第七の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第七の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第七の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第七の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第七の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第七の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第七の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第八の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第八の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第八の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第八の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第九の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第九の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第九の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第九の実施の形態にかかる半導体装置の製造工程断面図。 本願発明の第九の実施の形態にかかる半導体装置の製造工程断面図。

符号の説明

１・・・・ｐ型シリコン基板
２・・・・シリコン酸化膜
３・・・・シリコン窒化膜
４・・・・ＴＥＯＳ膜
５・・・・トレンチ
６・・・・ｎ型拡散層
７・・・・ＡｓＳＧ膜
８・・・・レジスト
９・・・・ＴＥＯＳ膜
１０・・・・埋め込みプレート
１１・・・・絶縁膜
１２・・・・導電膜
１３・・・・ＴＥＯＳ膜
１４・・・・導電膜
１５・・・・導電膜
１６・・・・ＴＥＯＳ膜
１７・・・・シリコン酸化膜
１８・・・・ポリシリコン膜
１９・・・・タングステンシリサイド膜
２０・・・・シリコン窒化膜
２１・・・・拡散層
２２・・・・シリコン窒化膜
２３・・・・ＢＰＳＧ膜
２４・・・・ＴＥＯＳ膜
２５・・・・ポリシリコン膜
２６・・・・タングステン膜
２７・・・・トレンチキャパシタ
３１・・・・半導体基板
３２・・・・ゲート絶縁膜
３３・・・・ゲート電極
３４・・・・拡散領域
３５・・・・ＳＴＩ
３６ａ・・・・角部
３６ｂ・・・・角部
４０・・・・シーム
５１・・・・ｐ型シリコン基板
５２・・・・シリコン酸化膜
５３・・・・シリコン窒化膜
５４・・・・ＴＥＯＳ膜
５５・・・・トレンチ
５６・・・・ｎ型拡散層
５７・・・・ＡｓＳＧ膜
５８・・・・レジスト
５９・・・・ＴＥＯＳ膜
６０・・・・埋め込みプレート
６１・・・・絶縁膜
６２・・・・導電膜
６３・・・・ＴＥＯＳ膜
６４・・・・導電膜
６５・・・・導電膜
６６・・・・ＴＥＯＳ膜
６７・・・・シリコン酸化膜
６８・・・・ポリシリコン膜
６９・・・・タングステンシリサイド膜
７０・・・・シリコン窒化膜
７１・・・・拡散層（ｎ型）
７２・・・・シリコン窒化膜
７３・・・・ＢＰＳＧ膜
７４・・・・ＴＥＯＳ膜
７５・・・・ポリシリコン膜
７６・・・・タングステン膜
７７・・・・トレンチキャパシタ
７８・・・・エッチングダメージ
１０１・・・・シリコン基板
１０３・・・・熱酸化膜
１０５・・・・シリコン窒化膜
１０７・・・・フォトレジストパターン
１０９・・・・トレンチ
１１１・・・・角部
１１２・・・・角部
１１３・・・・酸化膜
１１５・・・・ＳＴＩ
１２３・・・・ゲート酸化膜
１２５・・・・ゲート電極
１３０・・・・後退量
１３１・・・・丸め曲率
１３２・・・・丸め曲率
１３３・・・・丸め曲率

Claims (5)

1. シリコン基板上に絶縁膜を形成した後、この絶縁膜および前記シリコン基板をエッチン
   グすることによりトレンチを形成する工程と、
   所定の還元雰囲気でアニールする工程とを備えていることを特徴とする半導体装置の製
   造方法。
2. シリコン基板上に絶縁膜を形成した後、この絶縁膜および前記シリコン基板をエッチン
   グすることによりトレンチを形成する工程と、
   前記シリコン基板上に残存している前記絶縁膜の側部をエッチングすることにより前記
   トレンチの上側の角部近傍の前記シリコン基板の表面を露出させる工程と、
   所定の還元雰囲気でアニールする工程とを備えていることを特徴とする半導体装置の製
   造方法。
3. シリコン基板上に第１の絶縁膜を形成した後、この第１の絶縁膜および前記シリコン基
   板をエッチングすることによりトレンチを形成する工程と、
   前記トレンチを埋込むように基板全面に第２の絶縁膜を堆積した後、前記第１の絶縁膜
   の表面が露出するまで前記第２の絶縁膜をエッチングする工程と、
   露出している前記第１の絶縁膜を除去する工程と、
   所定の還元雰囲気でアニールする工程とを備えていることを特徴とする半導体装置の製
   造方法。
4. シリコン基板をエッチングすることによりトレンチを形成する工程と、
   前記トレンチを埋込むように基板全面に絶縁膜を堆積した後、前記シリコン基板の表面
   が露出するまで前記絶縁膜をエッチングする工程と、
   所定の還元雰囲気でアニールする工程とを備えていることを特徴とする半導体装置の製
   造方法。
5. 前記還元雰囲気は圧力が大気圧より低く、温度が９００℃〜１１００℃の範囲の温度で
   あって、水素濃度が１００％の雰囲気であることを特徴とする請求項１乃至４のいずれか
   に記載の半導体装置の製造方法。

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