JP4074674B2 - Dramの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、DRAMの製造方法に係り、特にビットラインがセルの素子分離領域に埋込まれて形成された埋没ビットライン型のDRAMの製造方法に関する。
【従来の技術】
半導体メモリ装置の集積度が増加することにより、各セルが占める面積が減少することになった。このようなセルの大きさの減少に対応してキャパシタの有効面積を拡張し、セルのキャパシタンスを増加させる方法が一般化されている。キャパシタの有効面積を増加させる方法として、積層形構造、トレンチ形構造及びこの2つの構造を結合した構造も開発されている。
しかし、このような構造の半導体メモリ装置においては、DRAM単位セル内にトランジスタ、素子分離領域、ビットラインコンタクト及びストレージノードコンタクトを形成する必要がある。従って、面積を最少化して工程マージンを確保するデザインルールが要求され、上記のような構造の実現は、セル面積が、例えば0.5平方μm以下のような非常に小さい場合には一層困難になる。
また、既存の構造は、ビットラインが基板の表面上に形成されているため、写真蝕刻工程のマージンが低くなる。
このような技術上の問題を解決するための方法として、ビットラインを積層形セルの素子分離領域に埋込んだ埋没ビットライン(Buried Bit Line:以下BBLと称する)セルが提案された(参照文献:Symposium on VLSITechnology,題目:“Buride Bit-LineCell for 64MB DRAMs”,提案者:Y.Kohyama,T.Yamamoto,A.Sudo,T.Watanabe,and T.Tanaka,p.17~18,1990)。
このBBL構造は、小さい面積で最大の面積効率を得るためにビットラインをトレンチ形素子分離領域に埋込むことと、側面ビットラインコンタクトを形成することを特徴とする。
【0002】
以下、 図面に基づきBBLセルを説明する。
図1は、従来のBBLセルを形成するためのマスクパターンの一部を示したレイアウト図であって、符号2は第1フィールド酸化膜を、3はビットラインを、4はビットラインコンタクトを、5はゲート電極を、6はストレージ電極を各々形成するためのマスクパターンを示す。
図2は図1のマスクパターンにより製造される半導体メモリ装置のX方向の垂直断面図である。
図2に示すように、半導体基板上に素子分離領域を限定するための第1フィールド酸化膜2が形成されている。ビットライン3は、半導体基板の表面の下に埋込まれていて、ドレインと接触するためのビットラインコンタクト4がビットライン3の側面に突出している。
図3A乃至図3Eは、図1に示す埋没ビットライン型のDRAMセルの製造方法を説明するためのY方向の垂直断面図である。
【0003】
先ず、 図3Aに示すように、通常の素子分離方法である選択的酸化(Local Oxidation of Silicon:LOCOS)方法により、第1フィールド酸化膜(図2の符号2)を形成した後、シリコン窒化膜14をマスクとして半導体基板10にトレンチを形成した後、第2フィールド酸化膜12を前記トレンチの内壁に沿って形成する。
【0004】
次に、図3Bに示すように、第2フィールド酸化膜12が形成された半導体基板上に、フォトレジスト16を塗布した後、フォトレジスト16をパタニングして側面ビットラインコンタクトが形成される部分を限定する。
次に、図3Cに示すように、フォトレジストパターンを蝕刻マスクとして使用し、第2フィールド酸化膜12を蝕刻することにより側面ビットラインコンタクトを形成する。そして、側面ビットラインコンタクトが形成された半導体基板の全面に、多結晶シリコン層を蒸着して薄い多結晶シリコン層17を形成した後、半導体基板10にAsイオンを注入してソース/ドレイン18を形成する。
【0005】
次に、 図3Dに示すように、ソース/ドレイン18が形成された半導体基板上の全面に、多結晶シリコンまたは耐火金属シリサイドのような、ビットラインを構成する物質を蒸着し、前記トレンチを埋込んだビットライン20を形成する。
【0006】
次に、図3Eに示すように、ビットライン20が形成されている半導体基板10上に、第3フィールド酸化膜22を形成し、シリコン窒化膜14を除去する。その後、通常の方法により、トランジスタのゲート電極及びキャパシタが形成される。
【0007】
上記のようなBBLセル構造によれば、ビットラインをセルの素子分離領域に埋込んで形成することにより半導体基板上の段差が改善される。従って、微細パターンの形成が容易になり、セル面積を縮小することができる。しかし、上記のようなBBLセルの構造は、第1に、ビットラインが埋込まれるトレンチ形の素子分離領域を形成する工程と、さらにLOCOS方法を利用してゲート、ソース、ドレインからなる素子領域を形成する工程との2つの素子分離工程を利用するために工程が複雑になるという短所がある。第2に、ビットラインを形成するための写真工程と、ビットラインコンタクトを形成するための写真工程が各々必要であるため工程が複雑になるという短所がある。
【発明が解決しょうとする課題】
本発明の目的は、製造工程を単純化し、工程マージンを確保し得る埋没ビットライン型のDRAMの製造方法を提供することにある。
【課題を解決するための手段】
上記目的を達成するための本発明による埋没ビットライン型のDRAMの製造方法は、半導体基板の非活性領域を触刻し、トランジスタを形成するための突出部を有する活性領域を形成する第1工程と、前記第1工程により触刻された部分を絶縁物質で埋立てて素子分離膜を形成する第2工程と、前記突出部の一部にオーバーラップするように埋没ビットラインを形成すべき領域を形成すべき領域を露出するマスクパターンを利用して前記素子分離膜を部分的に触刻し、前記突出部の側面で前記素子分離膜を除去して前記活性領域が露出するようにトレンチを形成する第3工程と、前記トレンチに導電物質を埋立てることにより、前記素子分離膜に埋込まれ、露出した前記側面において前記突出部と接触する埋没ビットラインを形成する第4工程と、前記埋没ビットライン上に絶縁物質を形成する第5工程と、を含むことを特徴とする。
【0008】
【発明の実施の形態】
以下、添付図面に基づいて本発明の実施の形態を詳細に説明する。
図4は本発明による埋没ビットライン型のDRAMセルの製造に使用されるマスクパターンを示すレイアウト図である。
【0009】
図4において、実線で囲まれた部分50は、活性領域を形成するためのマスクパターンを示す。横長の帯上の形状を有する一点鎖線で囲まれた部分52は、ビットラインを形成するためのマスクパターンを示す。活性領域を形成するためのマスクパターン50を横切って配され、斜線で囲まれた部分54は、ゲート電極を形成するためのマスクパターンを示す。そして、活性領域50内の×を付した部分56は、ストレージノードコンタクトを形成するためのマスクパターンを示す。
活性領域を形成するためのマスクパターン50とゲート電極を形成するためのマスクパターン54とが重なる部分は、トランジスタのゲートとなり、その左側の領域及び右側の領域はソース/ドレインを形成する部分である。トランジスタのソースが形成される部分には、ストレージ電極とソースを接触させるためのストレージノードコンタクトが配置されている。
【0010】
以上のようなレイアウトにおいて、活性領域を形成するためのマスクパターン50は、突出部Tを有する長方形であり、活性領域を除いた残り部分は、全て素子分離領域となる。突出部Tは、ビットラインを形成するためのマスクパターン52と部分的にオーバラップしている。オーバラップした部分は、ビットラインとドレインを接触させるビットラインコンタクトが形成される部分である。
図5Aは、図4に示すレイアウトのX-X’方向に沿って見た垂直断面図であって、符号100は半導体基板を、102はマスクパターンにより形成された素子分領域を、132はゲート絶縁膜を、134はトランジスタのゲートを、136及び140はトランジスタを絶縁するための第1絶縁層及び第2絶縁層を、138及び138’はトランジスタのソース及びドレインを、150はキャパシタのストレージ電極を、160はキャパシタの誘電体膜を、170はキャパシタのプレート電極を各々示す。
【0011】
図5Bは、図4に示すレイアウトのY−Y’方向に沿って見た垂直断面図であって、図5Cは同レイアウトのZ−Z’方向に沿って見た垂直断面図である。図5B及び図5Cにおいて、符号128は、素子分離領域102の中に形成されたビットラインを、130はビットラインを絶縁させるための絶縁層を示す。素子分離膜102(以下、トレンチ内の領域を素子分離領域、同領域の素子分離用の膜を素子分離膜という)は、半導体基板の表面の下に埋込まれていて、素子分離領域102が形成されない残り部分が活性領域である。ビットライン128は素子分離膜102の中に埋込まれているため半導体基板と絶縁されている。ビットライン128の上部には絶縁層130が形成されており、これにより、ビットライン128と上部に形成される導電層とが絶縁される。ビットラインの側面のビットラインコンタクトが形成される部分は素子分離膜102が除去され、これにより、ビットライン128とドレイン138’が直接接触することになる。ビットライン128とドレイン138’が接触する部分は、図4に示すレイアウト図において、活性領域を形成するためのマスクパターン(図4の50)の突出部Tとビットラインを形成するためのマスクパターン(図4の52)とがオーバラップした部分である。図5A乃至図5Cの断面図に示す構造によれば、ビットラインが半導体基板の表面の下に形成された素子分離領域内に、素子分離膜によって囲まれるようにして埋込まれ、ビットラインコンタクトがビットラインの側面に形成されることにより、ビットラインコンタクトが占める面積が小さくなく。
【0012】
次に、図6A乃至図10Cに基づいて本実施の形態に係る埋没ビットライン型のDRAMセルの製造方法を説明する。図6A乃至図10Cにおいて、各図のAは図4に示すレイアウト図をX−X’方向に、各図のBはY−Y’方向に、各図のCはZ−Z’方向に沿って見た垂直断面図である。
本実施の形態の埋没ビットラインDRAMセルの製造方法は、第1工程として素子分離膜(領域)の形成工程、第2工程としてビットライン及びビットラインコンタクトの形成工程、第3工程としてゲートの形成工程、第4工程としてソース及びドレインの形成工程、第5工程としてキャパシタの形成工程を有する。
図6A乃至図6Cは、素子分離膜(領域)102を形成する工程を示す断面図である。
【0013】
この素子分離膜の形成工程は、半導体基板100上にパッド酸化膜120を形成する第1工程、パッド酸化膜120上に第1窒化膜122を積層する第2工程、第1窒化膜122上の素子分離領域に開口部を有する第1感光膜パターン(図示せず)を形成する第3工程、第1感光膜パターンを蝕刻マスクとして第1窒化膜122及びパッド酸化膜120を蝕刻して素子分離領域の半導体基板100を露出させる第4工程、露出された部分の半導体基板100を蝕刻して第1トレンチを形成する第5工程、形成した第1トレンチを絶縁物質で埋込む第6工程、その結果物上の全面に対して化学的・物理的研磨(Chemical Mechanical Polishing:以下CMPと称する)を施してトレンチに埋込まれた絶縁物質の表面を平坦化する第7工程を有する。
具体的には、パッド酸化膜120は、熱酸化方法により100〜300Åほどの厚さで形成され、第1窒化膜122は、1000〜数千Åほどの厚さで形成される。
前記第1感光膜パターン(図示せず)は、図4に示す活性領域を形成するためのマスクパターン50を利用して形成し、第1トレンチは、3000〜5000Åほどの深さで形成することが望ましい。
【0014】
ここで、前記第1トレンチを形成するために基板100を蝕刻した後に、蝕刻時に損傷した表面を復旧するための熱酸化工程を追加しても良い。
前記第1トレンチを埋込むために、例えば化学気相蒸着(Chemical Vapor Deposition:以下CVDと称する)方法で、酸化膜を6000〜15000Åほどの厚さで蒸着した後、前記第1トレンチの内部にのみ酸化膜が形成されるように、第1窒化膜122の表面が現れるまで結果物の全面に反応性イオン蝕刻またはCMP工程を施して不要な酸化膜を除去する。
また素子間の分離特性を改善するために半導体基板100を蝕刻した後、チャンネル阻止用イオン注入を施しても良い。
【0015】
図6A乃至図6Cにより説明した素子分離膜(領域)の形成工程の後、シリコンが残っている部分は素子が形成される活性領域であり、シリコンがトレンチ形状に蝕刻され、絶縁物質が埋込まれた部分(酸化膜が形成された部分)は、素子分離領域となる。
図7A乃至図7Cは、ビットラインを形成するための写真蝕刻工程を示した断面図である。
【0016】
この写真蝕刻工程は、素子分離膜(領域)102が形成された結果物上に、ビットラインを形成するための第2感光膜パターン124を形成する第1工程、第2感光膜パターン124を蝕刻マスクとして、素子分離膜102を蝕刻することにより第2トレンチ126を形成する第2工程を有する。
具体的には、素子分離膜102が形成された結果物上に感光物質を塗布した後、図4に示すビットラインを形成するためのマスクパターン52を利用して前記感光物質をパタニングすることにより第2感光膜パターン124を形成する。次いで、第2感光膜パターン124を蝕刻マスクとして、前記第1トレンチの内部に埋込まれた酸化膜を、500〜1500Åほどの厚さが残るまで蝕刻することにより、ビットラインを形成するための第2トレンチ126を形成する。
この際、図7Bに示すように、突出部Tには素子分離膜102である酸化膜が残らず基板が露出され、この部分に後続の工程でビットラインコンタクトが形成されることになる。
【0017】
第2トレンチ126の形成後、その結果物から第2感光膜パターン124を除去する。
図8A乃至図8Cは、ビットライン128を形成する工程を示す断面図である。
【0018】
このビットラインの形成工程は、第2トレンチが形成された結果物に対してビットライン用の導電物質を蒸着した後、それをエッチバックして第2トレンチの一部を埋立てるビットライン128を形成する第1工程、ビットライン128が形成された結果物上に絶縁物質を堆積した後、それを平坦化することにより第1絶縁層130を形成する第2工程、第1窒化膜122を除去する第3工程、トランジスタのスレショルド電圧の調節及びウェルの形成のための不純物イオンを注入する第4工程を有する。
具体的には、第2トレンチが形成された結果物上に、例えば不純物がドーピングされた多結晶シリコンを蒸着した後、1000〜2000Åほどの厚さのみ残るようにエッチバックを施し、第2トレンチの一部を充填することによりビットライン128を形成する。
【0019】
ビットラインコンタクトは、活性領域とビットライン128の側面とを接触させ、別の写真蝕刻工程を施すことなくビットライン128に自己整合させて形成される。
また、前記ビットラインコンタクトが形成された部分を除く部分においては、ビットライン128と活性領域とは、第1絶縁層130及び素子分離膜102により分離(絶縁)されている。
また、ビットライン128の上層及び下層には、絶縁物質(素子分離膜102及び第1絶縁層130)が配されているため、前記ビットラインコンタクトが形成された部分を除き、ビットライン128は基板100と分離され、埋没ビットライン構造を成す。
ビットライン128を形成するための物質として、金属またはシリサイドを使用する場合には、ビットラインコンタクトをオームコンタクトとするために、ビットラインの構成物質を蒸着する前に不純物イオンを注入する必要があるが、本実施の形態のように、ドーピングされた多結晶シリコンを使用する場合にはイオン注入を施さなくても良い。
【0020】
第1絶縁層130が形成された結果物から活性領域上の第1窒化膜122を除去した後、パッド酸化膜120をエッチバックする。この際、パッド酸化膜120を除去する前に、半導体基板10の活性領域に対して、トランジスタのスレショルド電圧の調整及びウェルの形成のためにイオン注入を行うことが望ましい。図9A乃至図9Cは、ゲート電極134を形成する工程を示す断面図である。
【0021】
このゲート電極の形成工程は、図8A乃至図8Cにより説明したビットラインの形成工程の結果物上に、ゲート絶縁層132を形成する第1工程、ゲート絶縁層132上にゲート電極物質を塗布する第2工程、ゲート物質上に第2絶縁層136を形成する第3工程、第2絶縁層136、ゲート電極物質及びゲート絶縁層132を順次的にパタニングする第4工程、ソース138及びドレイン138’を形成する第5工程を有する。
具体的には、ゲート絶縁層132は、例えば酸化膜を30〜150Åほどの厚さで形成する。また、ゲート電極を形成する物質としては、例えばドーピングされた多結晶シリコンが好適である。
【0022】
第2絶縁層136は、後続の工程でストレージノードを形成する際、ストレージノードとゲート電極が電気的に短絡されないような厚さで形成し、図4に示すゲート電極用マスクパターン54を利用してパタニングする。
図10A乃至図10Cは、第3絶縁層140、ストレージ電極150、誘電体膜160及びプレート電極170を形成する工程を示す断面図である。
【0023】
この工程は、ゲート電極が形成された結果物上に、例えばシリコン酸化物のような絶縁物質を塗布して第3絶縁層を形成する第1工程、第3絶縁層140を部分的に蝕刻してストレージノードコンタクトを形成する第2工程、その結果物上に導電物質を蒸着することによりストレージ電極150を形成する第3工程、ストレージ電極150上に高誘電物質を塗布することにより誘電体膜160を形成する第4工程、誘電体膜160上に導電物質を蒸着することによりプレート電極170を形成する第5工程を有する。
具体的には、第3絶縁層140の厚さは、トランジスタの動作特性と、後続の工程で形成されるストレージノードとゲート電極との短絡防止、自己整合的に形成されるストレージノードコンタクトの大きさを考慮して決定する。
【0024】
図4に示すストレージノードコンタクト用のマスクパターン56を使用して第3絶縁層140を部分的に蝕刻することにより、ストレージノードコンタクトが形成される部分のみシリコンが露出され、残りの部分は絶縁膜が塗布されているため、ゲート電極とストレージノードとの電気的短絡を防止し、ストレージノードコンタクトを自己整合的に形成し得る。
前記ストレージノードを様々の形で形成することにより二重スタック構造、フィン構造、スプレッドスタック構造、ボックス構造及び円筒電極構造等の構造よりなるキャパシタを含むDRAMセルを実現することができる。
前述したように、本実施の形態は、トレンチを利用して半導体基板の表面下に素子分離領域を形成し、ビットラインを前記トレンチ内に形成された素子分離膜に埋込んで形成する。前記ビットラインコンタクトは、素子分離膜が除去された部分において、ビットラインの側面とドレインとを接触させるように形成される。
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲を逸脱しない範囲で様々な変形が可能である。
【発明の効果】
本発明に拠れば、ビットラインを素子分離膜に埋込んで形成するため、二重に素子分離膜を形成する必要がなくなり、製造工程を単純化することができ、ビットラインコンタクトをビットラインに自己整合的に形成し得るため、ビットラインコンタクトを形成するための写真工程を省略し、工程マージンを確保することができる。
【0025】
【図面の簡単な説明】
【図1】従来の埋没ビットライン型のDRAMセルを形成するためのマスクパターンを示すレイアウト図である。
【図2】図1のマスクパターンにより製造される半導体メモリ装置のX方向の垂直断面図である。
【図3A】図1に示す埋没ビットライン型のDRAMセルの製造方法を説明するためのY方向の垂直断面図である。
【図3B】図1に示す埋没ビットライン型のDRAMセルの製造方法を説明するためのY方向の垂直断面図である。
【図3C】図1に示す埋没ビットライン型のDRAMセルの製造方法を説明するためのY方向の垂直断面図である。
【図3D】図1に示す埋没ビットライン型のDRAMセルの製造方法を説明するためのY方向の垂直断面図である。
【図3E】図1に示す埋没ビットライン型のDRAMセルの製造方法を説明するためのY方向の垂直断面図である。
【図4】本発明の実施の形態に係る埋没ビットライン型のDRAMセルのレイアウト図である。
【図5A】図4に示す埋没ビットライン型のDRAMセルのX−X’線に沿って見た断面図である。
【図5B】図4に示す埋没ビットライン型のDRAMセルのY−Y’線に沿って見た断面図である。
【図5C】図4に示す埋没ビットライン型のDRAMセルのZ−Z’線に沿って見た断面図である。
【図6A】図4に示す埋没ビットライン型のDRAMセルのX−X’線に沿って見た断面図である。
【図6B】図4に示す埋没ビットライン型のDRAMセルのY−Y’線に沿って見た断面図である。
【図6C】図4に示す埋没ビットライン型のDRAMセルのZ−Z’線に沿って見た断面図である。
【図7A】図4に示す埋没ビットライン型のDRAMセルのX−X’線に沿って見た断面図である。
【図7B】図4に示す埋没ビットライン型のDRAMセルのY−Y’線に沿って見た断面図である。
【図7C】図4に示す埋没ビットライン型のDRAMセルのZ−Z’線に沿って見た断面図である。
【図8A】図4に示す埋没ビットライン型のDRAMセルのX−X’線に沿って見た断面図である。
【図8B】図4に示す埋没ビットライン型のDRAMセルのY−Y’線に沿って見た断面図である。
【図8C】図4に示す埋没ビットライン型のDRAMセルのZ−Z’線に沿って見た断面図である。
【図9A】図4に示す埋没ビットライン型のDRAMセルのX−X’線に沿って見た断面図である。
【図9B】図4に示す埋没ビットライン型のDRAMセルのY−Y’線に沿って見た断面図である。
【図9C】図4に示す埋没ビットライン型のDRAMセルのZ−Z’線に沿って見た断面図である。
【図10A】図4に示す埋没ビットライン型のDRAMセルのX−X’線に沿って見た断面図である。
【図10B】図4に示す埋没ビットライン型のDRAMセルのY−Y’線に沿って見た断面図である。
【図10C】図4に示す埋没ビットライン型のDRAMセルのZ−Z’線に沿って見た断面図である。
【符号の説明】
2 フィールド酸化膜
3 ビットライン
4 ビットラインコンタクト
5 ゲート電極
6 ストレージ電極
10 半導体基板
12 第2フィールド酸化膜
14 シリコン窒化膜
16 フォトレジスト
17 多結晶シリコン層
18 ソース/ドレイン18
20 ビットライン
22 第3フィールド酸化膜
50 マスクパターン(活性領域)
52 マスクパターン(ビットライン)
54 マスクパターン(ゲート電極)
56 マスクパターン(ストレージノードコンタクト)
100 半導体基板
102 素子分離膜(領域)
128 ビットライン
132 ゲート絶縁膜
134 ゲート
136 第1絶縁層
138 ソース/ドレイン
140 第2絶縁層
150 ストレージ電極
160 誘電体膜
170 プレート電極
Claims (5)
- 埋没ビットライン型のDRAMの製造方法であって、
半導体基板の非活性領域を触刻し、トランジスタを形成するための突出部を有する活性領域を形成する第1工程と、
前記第1工程により触刻された部分を絶縁物質で埋立てて素子分離膜を形成する第2工程と、
前記突出部の一部にオーバーラップするように埋没ビットラインを形成すべき領域を露出するマスクパターンを利用して前記素子分離膜を部分的に触刻し、前記突出部の側面で前記素子分離膜を除去して前記活性領域が露出するようにトレンチを形成する第3工程と、
前記トレンチに導電物質を埋立てることにより、前記素子分離膜に埋込まれ、露出した前記側面において前記突出部と接触する埋没ビットラインを形成する第4工程と、
前記埋没ビットライン上に絶縁物質を形成する第5工程と、
を備えることを特徴とするDRAMの製造方法。 - 前記トレンチは、前記活性領域の長手方向と実質的に平行になるように形成されることを特徴とする請求項1に記載のDRAMの製造方法。
- 前記第1工程の後に、前記半導体基板を酸化させる工程をさらに備えることを特徴とする請求項1に記載のDRAMの製造方法。
- 前記第4工程は、前記トレンチが形成された結果物の全面に導電物質を蒸着する工程と、前記活性領域の表面の下の所定の深さまで前記導電物質をエッチバックする工程とを含むことを特徴とする請求項1に記載のDRAMの製造方法。
- 前記埋没ビットラインは、多結晶シリコン、金属、シリサイドの中の何れか1つの物質で形成されることを特徴とする請求項1に記載のDRAMの製造方法。
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