KR100416837B1 - 반도체소자의 비트라인 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로서, 비트라인을 워드라인 보다 먼저 소자분리막에 트렌치를 형성한 후 다마신법으로 형성하여 비트라인 콘택을 없애고 플러그콘택 패드를 통해 액티브영역과 연결함으로써 플러그콘택 패드의 크기를 줄일 뿐만 아니라 비트라인을 기판 내부에 형성함으로써 반도체소자의 높이가 낮아져 이후 공정의 콘택 깊이도 낮출 수 있도록 하여 공정 마진을 높일 수 있는 이점이 있다.

Description

반도체소자의 비트라인 형성방법{METHOD FOR FORMING BITLINE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로서, 보다 상세하게는 비트라인을 워드라인 보다 먼저 소자분리막에 트렌치를 형성한 후 다마신법으로 형성하여 비트라인 콘택을 없애고 플러그콘택 패드를 통해 액티브영역과 연결함으로써 플러그콘택 패드의 크기를 줄일 뿐만 아니라 비트라인을 기판 내부에 형성함으로써 반도체소자의 높이가 낮아져 이후 공정의 콘택 깊이도 낮출 수 있도록 한 반도체소자의 비트라인 형성방법에 관한 것이다.

일반적으로, 반도체 소자가 고집적화 되면서 단위 셀이 차지하는 면적 또한 줄어들고 있는 추세이며, 이에 따라 비트라인의 폭이 좁아져 전기적 저항이 증가하는 문제점이 발생된다. 이를 해결하기 위하여 비트라인 물질로 저항이 비교적 작은텅스텐을 사용하고 있는 추세이다.

종래 반도체소자의 비트라인 형성방법을 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.

도 1a를 참조하면, 반도체 소자를 구성하기 위한 워드라인 등 여러 요소가 구비된 반도체 기판(11) 상에 층간 절연막(12)을 형성한다. 도시하지는 않았지만, 통상의 공정으로 층간 절연막(12)에 비트라인용 콘택홀을 형성하고, 이 콘택홀 내에 비트라인 콘택플러그를 형성한다. 이러한 층간 절연막(12) 상에 글루막(glue layer; 13), 확산 방지막(14), 텅스텐막(15), 제 1 절연막(16) 및 제 2 절연막(17)을 순차적으로 형성한다.

상기에서, 글루층(13)은 타이타늄(Ti)을 증착하여 형성하며, 확산방지막(14)은 타이타늄 나이트라이드(TiN)를 증착하여 형성한다. 제 1 절연막(16)은 실리콘 옥시 나이트라이드(SiON)를 증착하여 형성하며, 제 2 절연막(17)은 실리콘 나이트라이드(SiNx)를 증착하여 형성한다. 제 1 및 제 2 절연막(16 및 17)은 후속 포토리소그라피 공정 및 식각 공정을 위해 형성한다.

도 1b를 참조하면, 포토리소그라피 공정 및 식각 공정을 통해 제 2 절연막(17), 제 1 절연막(16), 텅스텐막(15), 확산 방지막(14) 및 글루막(13)을 순차적으로 식각하고, 이로 인하여 텅스텐 비트라인(150)이 형성된다.

도 1c를 참조하면, 텅스텐 비트라인(150)을 포함한 전체 상부면에 절연막을 증착한 후, 전면 식각공정을 통해 스페이서절연막(18)을 형성하여 텅스텐 비트라인(150) 형성 공정을 완료한다.

위와 같은 비트라인 형성방법에서는 워드라인을 형성한 후에 비트라인을 형성하게 된다.

이때 비트라인 콘택과 셀 액티브를 연결하기 위해 플러그폴리를 사용하며 이 플러그폴리는 제 2폴리콘택 패드와 제 3폴리콘택 패드를 동시에 형성하기 때문에 그 크기가 제한적일 수밖에 없다. 그렇다고 크기를 너무 작게 만들면 제 2폴리콘택과 제 3폴리콘택과의 오버랩 결함이 발생하게 된다.

또한, 플러그폴리 포토에서 패드를 작게 만들고 폴리머 형성공정으로 패드의 크기를 키우고 있는데 이러한 공정은 진행되는 장비에 따라 그 크기와 모양이 달라져서 진행상 어려움이 따르는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 비트라인을 워드라인 보다 먼저 소자분리막에 트렌치를 형성한 후 다마신법으로 형성하여 비트라인 콘택을 없애고 플러그콘택 패드를 통해 액티브영역과 연결함으로써 플러그콘택 패드의 크기를 줄일 뿐만 아니라 비트라인을 기판 내부에 형성함으로써 반도체소자의 높이가 낮아져 이후 공정의 콘택 깊이도 낮출 수 있도록 한 반도체소자의 비트라인 형성방법을 제공하는 데 있다.

도 1은 종래 기술에 의한 반도체소자의 비트라인 형성방법을 설명하기 위한 단면도이다.

도 2 내지 도 10은 본 발명에 의한 반도체소자의 비트라인 형성방법을 설명하기 위한 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

20 : 반도체 기판 30 : 소자분리막

40 : 감광막 패턴 50 : 트렌치 라인

60 : 스페이서산화막 70 : 텅스텐실리사이드

80 : 절연산화막 90 : 액티브 영역

100 : 비트라인 110 : 플러그폴리 패드

상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판상에 형성된 소자분리막 위에 비트라인을 형성하기 위한 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 트렌치 식각하여 트렌치 라인을 형성하는 단계와, 트렌치 라인을 형성한 후 결과물 전면에 스페이서 산화막을 증착하는 단계와, 스페이서 산화막을 증착한후 금속막을 증착하는 단계와, 금속막을 증착한 후 트렌치 라인에 매립된 금속막이 기판 높이보다 깊어지도록 에치백하는 단계와, 에치백한 후 트렌치 라인에 매립되도록 결과물 전면에 절연막을 증착하고 기판이 노출되도록 평탄화하여 비트라인을 형성하는 단계와, 비트라인을 형성한 후 워드라인을 형성하고 트랜지스터의 스페이서를 형성할 때 비트라인 위의 절연산화막을 완전히 제거한 상태에서 플러그폴리를 증착하고 식각하여 비트라인과 트랜지스터의 드레인을 연결시키는 단계를 포함하여 이루어진 것을 특징으로 한다.

위에서 금속막은 텅스텐실리사이드 또는 텅스텐인 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도 2 내지 도 10은 본 발명에 의한 반도체소자의 비트라인 형성방법을 설명하기 위한 단면도들이다.

도 2에 도시된 바와 같이 반도체 기판(20) 상에 소자간 분리를 위해 STI(Shallow Trench Isolation) 법에 의해 소자분리막(30)을 형성한다.

그런다음 도 3에 도시된 바와 같이 소자분리막(30)을 식각하여 비트라인을 형성하기 위한 감광막 패턴(40)을 형성한다.

그런다음 도 4에 도시된 바와 같이 감광막 패턴(40)을 마스크로 건식식각하여 비트라인이 형성될 트렌치 라인(50)을 형성한다.

그런다음 도 5에 도시된 바와 같이 트렌치 라인(50)을 형성한 결과물 전면에스페이서산화막(60)을 전면에 증착한다. 상기 스페이서산화막(60)은 비트라인 폭을 결정함과 동시에 이후에 진행될 텅스텐실리사이드막이나 텅스텐막을 에치백할 때 액티브 영역이 식각되지 않도록 장벽역할을 하게 된다.

그런다음 도 6에 도시된 바와 같이 결과물 전면에 텅스텐실리사이드막(70)을 증착하여 트렌치 라인(50)이 매립되도록 한다.

이때 비트라인으로 텅스텐막을 사용할 경우 텅스텐막을 증착하여 트랜치 라인을 매립하게 된다.

그런다음 도 7에 도시된 바와 같이 텅스텐실리사이드막(70)을 에치백하여 트렌치 라인(50)에 매립된 텅스텐실리사이드막(70)이 기판(20) 높이 보다 낮아지도록 에치백하여 텅스텐실리사이드막(70)을 제거한다.

그런다음 도 8에 도시된 바와 같이 결과물 전면에 절연산화막(80)을 증착하여 트렌치 라인(50)을 매립한다.

그런다음 도 9에 도시된 바와 같이 평탄화하여 기판(20)의 액티브 영역(90)상부의 에치백 공정을 진행하여 절연산화막(80)을 제거하여 비트라인(100)을 형성한다. 이때, 상기 트렌치 라인(50)에 매립된 텅스텐실리사이드막(70) 위에 남아있는 절연산화막(80)이 비트라인(100)과 워드라인(미도시)을 절연시키게 된다.

그런다음 도 10에 도시된 바와 같이 상기 스페이서 산화막(60)을 제거한 다음 워드라인(100)을 형성하고 트랜지스터의 스페이서를 형성할 때 비트라인 위의 절연산화막(80)을 완전히 제거한 상태에서 플러그폴리를 증착하고 식각하여 플러그콘택 패드(110)를 형성함으로써 비트라인과 트랜지스터의 드레인을 연결시킨다.

한편, 비트라인(100)과 액티브 영역(90)을 연결하기 위해 플러그폴리 SAC를 이용하여 연결할 수도 있다.

이렇게 형성된 비트라인은 도 11에 도시된 바와 같이 비트라인(100)이 다마신 기법에 의해 소자분리막을 따라 형성되고 액티브 영역(90)과 비트라인(100)이 플러그콘택 패드(110)나 플러그폴리 SAC에 의해 서로 연결된 상태를 알 수 있다.

이와 같이 비트라인을 워드라인 보다 먼저 기판 하부에 형성함으로서 반도체소자의 전체 높이를 낮출 수 있을 뿐만 아니라 이후 금속라인과 연결하기 위한 콘택의 깊이를 낮출 수 있게 된다.

상기한 바와 같이 본 발명은 비트라인을 워드라인 보다 먼저 소자분리막에 트렌치를 형성한 후 다마신법으로 형성하여 비트라인 콘택을 없애고 플러그콘택 패드를 통해 액티브영역과 연결함으로써 플러그콘택 패드의 크기를 줄일 뿐만 아니라 비트라인을 기판 내부에 형성함으로써 반도체소자의 높이가 낮아져 이후 공정의 콘택 깊이도 낮출 수 있어 공정 마진을 높일 수 있는 이점이 있다.

Claims (2)

1. 반도체 기판상에 형성된 소자분리막 위에 비트라인을 형성하기 위한 감광막 패턴을 형성하는 단계와,

   상기 감광막 패턴을 마스크로 트렌치 식각하여 트렌치 라인을 형성하는 단계와,

   상기 트렌치 라인을 형성한 후 결과물 전면에 스페이서 산화막을 증착하는 단계와,

   상기 스페이서 산화막을 증착한 후 금속막을 증착하는 단계와,

   상기 금속막을 증착한 후 상기 트렌치 라인에 매립된 상기 금속막이 기판 높이보다 깊어지도록 에치백하는 단계와,

   상기에서 에치백한 후 상기 트렌치 라인에 매립되도록 상기 결과물 전면에 절연산화막을 증착하고 상기 기판이 노출되도록 평탄화하여 비트라인을 형성하는 단계와,

   상기 비트라인을 형성한 후 워드라인을 형성하고 트랜지스터의 스페이서를 형성할 때 비트라인 위의 상기 절연산화막을 완전히 제거한 상태에서 플러그폴리를 증착하고 식각하여 상기 비트라인과 상기 트랜지스터의 드레인을 연결시키는 단계

   를 포함하여 이루어진 것을 반도체소자의 비트라인 형성방법.
2. 제 1항에 있어서, 상기 금속막은 텅스텐실리사이드 또는 텅스텐인 것을 특징으로 하는 반도체소자의 비트라인 형성방법.