KR100430556B1 - 반도체 소자의 비트 라인 형성 방법 - Google Patents

반도체 소자의 비트 라인 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것으로, 비트라인 주위에 질화막을 형성하여 비트라인과 다른 배선라인 간의 쇼트를 방지할 수 있다. 이를 위한 본 발명에 의한 반도체 소자의 비트라인 형성 방법은 필드 산화막이 형성된 실리콘 기판 위에 게이트 절연막과 게이트 전극 및 마스크 질화막을 차례로 형성하는 단계와, 상기 마스크 질화막, 상기 게이트 전극 및 상기 게이트 절연막을 소정 부분 패터닝하여 워드 라인을 형성하는 단계와, 상기 워드 라인 외측의 상기 실리콘 기판에 소오스/드레인용 불순물을 주입하여 소오스/드레인 영역을 형성한 후 상기 워드 라인 측벽에 질화막 스페이서를 형성하는 단계와, 상기 질화막 스페이서를 형성한 후 습식식각으로 상기 소오스/드레인 영역의 실리콘을 노출시킨 다음 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그를 동시에 형성하는 단계와, 상기 워드 라인 사이에 제 1 산화막을 충진한 후 화학기계적연마 또는 에치백으로 평탄화한 다음 상기 제 1 산화막 위에 질화막을 형성하는 단계와, 상기 전체 구조물 위에 제 2 산화막을 두껍게 적층한 다음 그 위에 비트라인 콘택 마스크 패턴을 형성하는 단계와, 상기 비트라인 콘택 마스크 패턴을 이용하여 상기 비트라인 콘택 플러그가 드러나도록 상기 제 2 산화막을 건식 식각하는 단계와, 상기 비트라인 마스크 패턴를 제거한 후 상기 제 2 산화막의 식각된 콘택홀 내부에 질화막을 충진한 다음 블랭킷 에치백 공정으로 질화막 스페이서를 형성하는 단계와, 상기 전체 구조물 위에 비트라인 물질층을 적층하여 블랭킷 에치백 또는화학기계적연마(CMP) 공정을 실시하는 단계와, 상기 비트라인 물질층 위에 갭핑 질화막을 충진한 다음 에치백하여 비트라인을 완료하는 단계와, 상기 전체 구조물 위에 갭핑 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 비트 라인 형성 방법{METHOD FOR FORMING BIT LINE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 비트 라인 형성 방법에 관한 것으로, 특히 비트라인 주위를 질화막으로 형성하여 비트라인과 다른 배선라인과의 사이에 쇼트(short)를 방지할 수 있는 비트 라인 형성 방법에 관한 것이다.
일반적으로, 메모리 소자에 있어서 워드 라인은 셀을 선택하는 역할을 하고, 비트 라인은 선택된 셀에 데이터를 전달하는 역할을 한다. 여기서, 메모리 소자의 주변 영역에서는 워드 라인과 비트 라인이 콘택된다.
이러한 워드 라인과 비트 라인은 신호지연을 방지하기 위하여 전도성이 우수한 물질로 형성되어야 한다. 따라서, 종래에는 워드라인과 비트 라인으로 전도특성이 우수한 도핑된 폴리실리콘막과 텅스텐 실리사이드막의 2중막으로 된 텅스텐 폴리사이드 구조가 이용된다.
즉, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 절연막(2)과 도핑된 폴리실리콘막(3)과 텅스텐 실리사이드막(4) 및 보호용 산화막(5)을 순차적으로 증착한다. 그후, 적층된 보호용 산화막(5), 텅스텐 실리사이드막(4), 도핑된 폴리실리콘막(3) 및 게이트 절연막(2)을 소정 부분 패터닝하여, 워드 라인(6)을 형성한다. 그후, 워드 라인(6)이 형성된 기판(1) 상부에 절연막을 증착한다음, 보호용산화막(5) 표면이 노출되도록 블랭킷 식각하여, 워드 라인(6) 측벽에 스페이서(7)을 형성한다. 그후, 도면에는 도시되지 않았지만, 워드 라인(6)의 양측에 소오스, 드레인용 불순물을 주입하고, 결과물 상에 층간 절연막(8)을 증착한다.
그리고나서, 도 1b에 도시된 바와 같이, 워드 라인(6)의 텅스텐 실리사이드막(4) 표면이 노출되도록 층간 절연막(8)의 소정 부분을 식각한다음, 노출된 텅스텐 실리사이드막(4)과 콘택되도록, 비트 라인(도시되지 않음)을 형성한다.
그러나, 종래기술에 따른 반도체 소자의 비트 라인 형성 방법은 반도체 소자의 집적도가 증가함에 따라 비트 라인과 스토리지 노드(storage node)간에 쇼트가 발생되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 비트라인 주위를 질화막으로 형성하여 비트라인과 다른 배선라인 사이의 쇼트(short)를 방지할 수 있는 반도체 소자의 비트라인 형성 방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도
도 2는 본 발명을 설명하기 위한 디램 셀의 래이아웃을 나타낸 도면
도 3 내지 도 7은 본 발명에 의한 반도체 소자의 비트 라인 형성 방법을 설명하기 위한 제조공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 아이소레이션 마스크 2 : 워드라인 형성용 마스크
3 : 비트라인 형성용 마스크
4 : 비트라인 콘택 플러그 형성부분
5 : 스토리지 콘택 플러그 형성부분
6 : 실리콘 기판 7 : 필드 산화막
8 : 게이트 산화막 9 : 게이트
10a : 질화막 10b : 질화막 스페이서
10c : 질화막 11 : 소오스/드레인 영역
12 : 비트라인 콘택 플러그
13 : 스토리지 노드 형성용 콘택 플러그 14, 15 : 산화막
16 : 비트라인 마스크 패턴 17 : 비트라인 물질층
18 : 갭핑 질화막 19 : 갭핑 산화막
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 비트 라인 형성 방법은,
필드 산화막이 형성된 실리콘 기판 위에 게이트 절연막과 게이트 전극 및 마스크 질화막을 차례로 형성하는 단계와,
상기 마스크 질화막, 상기 게이트 전극 및 상기 게이트 절연막을 소정 부분패터닝하여 워드 라인을 형성하는 단계와,
상기 워드 라인 외측의 상기 실리콘 기판에 소오스/드레인용 불순물을 주입하여 소오스/드레인 영역을 형성한 후 상기 워드 라인 측벽에 질화막 스페이서를 형성하는 단계와,
상기 질화막 스페이서를 형성한 후 습식식각으로 상기 소오스/드레인 영역의 실리콘을 노출시킨 다음 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그를 동시에 형성하는 단계와,
상기 워드 라인 사이에 제 1 산화막을 충진한 후 화학기계적연마 또는 에치백으로 평탄화한 다음 상기 제 1 산화막 위에 질화막을 형성하는 단계와,
상기 전체 구조물 위에 제 2 산화막을 두껍게 적층한 다음 그 위에 비트라인 콘택 마스크 패턴을 형성하는 단계와,
상기 비트라인 콘택 마스크 패턴을 이용하여 상기 비트라인 콘택 플러그가 드러나도록 상기 제 2 산화막을 건식 식각하는 단계와,
상기 비트라인 마스크 패턴를 제거한 후 상기 제 2 산화막의 식각된 콘택홀 내부에 질화막을 충진한 다음 블랭킷 에치백 공정으로 질화막 스페이서를 형성하는 단계와,
상기 전체 구조물 위에 비트라인 물질층을 적층하여 블랭킷 에치백 또는 화학기계적연마(CMP) 공정을 실시하는 단계와,
상기 비트라인 물질층 위에 갭핑 질화막을 충진한 다음 에치백하여 비트라인을 완료하는 단계와,
상기 전체 구조물 위에 갭핑 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 비트 라인 콘택 플러그와 상기 스토리지 노드 콘택 플러그는 선택적 폴리 공정에 의해 동시에 형성하는 것을 특징으로 한다.
상기 비트 라인 콘택 플러그와 상기 스토리지 노드 콘택 플러그는 선택적으로 도핑된 폴리 실리콘 공정에 의해 동시에 형성하는 것을 특징으로 한다.
상기 비트 라인 콘택 플러그와 상기 스토리지 노드 콘택 플러그는 선택적인 에피텍셜 성장 공정에 의해 동시에 형성하는 것을 특징으로 한다.
상기 제 2 산화막 식각때 상기 제 2 산화막과 상기 질화막의 높은 건식식각 선택비를 이용하여 상기 제 1 산화막이 에택크(attack)를 받지 않도록 상기 질화막 위에서 식각이 정지되도록 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명을 설명하기 위한 디램 셀의 래이아웃을 나타낸 도면으로, 아이소레이션 마스크(1), 워드라인 형성용 마스크(2), 비트라인 형성용 마스크(3), 비트라인 콘택 플러그 형성 부분(4), 스토리지 노드 콘택 플러그 형성 부분(5)으로 구성된다.
도 3 내지 도 7는 본 발명의 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 3에 도시된 공정은, 실리콘 기판(6) 위에 STI 방법으로 필드 산화막(7)을 형성한다. 그후, 필드 산화막(7)이 형성된 실리콘 기판(6) 위에 게이트 절연막(8)과 게이트 전극(9) 및 마스크 질화막(10a)을 차례로 증착한다. 그후, 적층된 마스크 질화막(10a), 게이트 전극(9) 및 게이트 절연막(8)을 소정 부분 패터닝하여, 워드 라인을 형성한다. 그후, 워드 라인 외측의 실리콘 기판에 소오스/드레인용 불순물을 주입하여 소오스/드레인 영역(11)을 형성한다. 그후, 워드 라인 측벽에 질화막 스페이서(10b)를 형성한다.
질화막 스페이서(10b)를 형성한 후 습식식각으로 소오스/드레인 영역(11)의 실리콘을 노출시키고 선택적 폴리(Selective Poly) 또는 선택적으로 도핑된 폴리 실리콘(Selective Doped Poly-Silicon) 또는 선택적인 에피텍셜 성장(Selective Epitaxial Growing)으로 동시에 비트 라인 콘택 플러그(12)와 스토리지 노드 콘택 플러그(13)를 형성시킨다. 그후, 워드 라인 사이에 산화막(14)을 충진한 다음 화학기계적연마(CMP) 또는 에치백(Etchback)으로 평탄화한 후 질화막(10c)으로 보호한 단계이다.
도 4에 도시된 공정은, 도 3의 상부에 비트라인 형성을 위한 산화막(15)을 두껍게 적층한 다음, 비트라인을 형성하기 위한 비트라인 콘택 마스크 패턴(16)을 형성한다. 그후, 상기 비트라인 콘택 마스크 패턴(16)을 이용하여 상기 비트라인 콘택 플러그(12)가 드러나도록 산화막(15)을 건식 식각한 단계이다. 이때, 산화막(15) 식각때 산화막(15)과 질화막(10c)의 높은 건식식각 선택비를 이용하여하부 산화막(14)이 에택크(attack) 받지 않도록 질화막(10c) 위에서 식각이 정지하도록 한다.
도 5에 도시된 공정은, 도 4의 비트라인 마스크 패턴(16)를 제거한 후 스토리지 노드와 비트라인의 쇼트를 방지하기 위하여, 식각된 콘택홀의 내부에 질화막을 충진한 다음 블랭킷 에치백(Blanket Etchback) 공정으로 질화막 스페이서(16)를 형성한 단계이다.
도 6에 도시된 공정은, 도 5의 구조물 위에 비트라인(17) 물질을 적층하여 질화막 스페이서(16)가 형성된 콘택홀 내부에 충진한 단계이다.
도 7에 도시된 공정은, 비트라인(17)을 블랭킷 에치백 또는 화학기계적연마(CMP) 공정을 실시한 후 비트라인(17) 상부에 갭핑 질화막(17)을 충진한 다음 에치백하여 비트라인을 완료한다. 그후, 전체 구조물 위에 갭핑 산화막(19)을 형성한 단계이다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 비트라인 형성 방법은 비트라인 주위를 질화막으로 형성함으로써 비트라인과 다른 배선라인 간의 쇼트(short)를 방지할 수 있는 잇점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 필드 산화막이 형성된 실리콘 기판 위에 게이트 절연막과 게이트 전극 및 마스크 질화막을 차례로 형성하는 단계와,
    상기 마스크 질화막, 상기 게이트 전극 및 상기 게이트 절연막을 소정 부분 패터닝하여 워드 라인을 형성하는 단계와,
    상기 워드 라인 외측의 상기 실리콘 기판에 소오스/드레인용 불순물을 주입하여 소오스/드레인 영역을 형성한 후 상기 워드 라인 측벽에 질화막 스페이서를 형성하는 단계와,
    상기 질화막 스페이서를 형성한 후 습식식각으로 상기 소오스/드레인 영역의 실리콘을 노출시킨 다음 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그를 동시에 형성하는 단계와,
    상기 워드 라인 사이에 제 1 산화막을 충진한 후 화학기계적연마 또는 에치백으로 평탄화한 다음 상기 제 1 산화막 위에 질화막을 형성하는 단계와,
    상기 전체 구조물 위에 제 2 산화막을 두껍게 적층한 다음 그 위에 비트라인 콘택 마스크 패턴을 형성하는 단계와,
    상기 비트라인 콘택 마스크 패턴을 이용하여 상기 비트라인 콘택 플러그가 드러나도록 상기 제 2 산화막을 건식 식각하는 단계와,
    상기 비트라인 마스크 패턴를 제거한 후 상기 제 2 산화막의 식각된 콘택홀 내부에 질화막을 충진한 다음 블랭킷 에치백 공정으로 질화막 스페이서를 형성하는단계와,
    상기 전체 구조물 위에 비트라인 물질층을 적층하여 블랭킷 에치백 또는 화학기계적연마(CMP) 공정을 실시하는 단계와,
    상기 비트라인 물질층 위에 갭핑 질화막을 충진한 다음 에치백하여 비트라인을 완료하는 단계와,
    상기 전체 구조물 위에 갭핑 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성방법.
  2. 제 1 항에 있어서,
    상기 비트 라인 콘택 플러그와 상기 스토리지 노드 콘택 플러그는 선택적 폴리 공정에 의해 동시에 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  3. 제 1 항에 있어서,
    상기 비트 라인 콘택 플러그와 상기 스토리지 노드 콘택 플러그는 선택적으로 도핑된 폴리 실리콘 공정에 의해 동시에 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  4. 제 1 항에 있어서,
    상기 비트 라인 콘택 플러그와 상기 스토리지 노드 콘택 플러그는 선택적인에피텍셜 성장 공정에 의해 동시에 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 2 산화막 식각때 상기 제 2 산화막과 상기 질화막의 높은 건식식각 선택비를 이용하여 상기 제 1 산화막이 에택크(attack)를 받지 않도록 상기 질화막 위에서 식각이 정지되도록 하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
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