KR20010003745A - 반도체 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터의 형성시 스토리지 전극과 비트라인 사이의 스페이서 마진을 확보하고, 스토리지 전극 사이의 브리지를 방지할 수 있는 반도체 메모리 소자의 제조방법을 제공한다.
본 발명에 따라, 상부에 마스크 산화막이 형성된 다수개의 워드라인과, 마스크 산화막과 상기 다수개의 워드라인의 측벽에 형성된 제 1 절연막 스페이서와, 제 1 절연막 스페이서 사이에 형성된 폴리실리콘막 플러그가 형성된 반도체 기판을 제공한다. 그런 다음, 기판 전면에 제 1 층간절연막 및 질화막을 순차적으로 증착하고, 질화막 및 제 1 층간절연막을 상기 워드라인 일측의 폴리실리콘막 플러그가 노출되도록 식각하여 비트라인용 제 1 콘택홀을 형성한다. 그리고 나서, 질화막 상에 상기 제 1 콘택홀을 통하여 상기 노출된 폴리실리콘막 플러그와 콘택하는 비트라인을 형성하고, 기판 전면에 제 2 층간절연막 및 PE-TEOS막을 형성한다. 그 후, 제 2 층간절연막 및 PE-TEOS막을 상기 워드라인 다른 측의 폴리실리콘막 플러그가 노출되도록 식각하여 캐패시터용 제 2 콘택홀을 형성하고, PE-TEOS막 상에 상기 제 2 콘택홀을 통하여 상기 노출된 폴리실리콘막 플러그와 콘택하는 실린더형 스토리지 전극을 형성한다. 그리고 나서, 결과물 구조의 기판을 산화하여 상기 비트라인 표면 상부와 상기 스토리지 전극 주변 및 표면 상부에 산화막을 형성한다.

Description

반도체 메모리 소자의 제조방법{Method of manufacturing semiconductor memory device}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 반도체 메모리 소자의 실린더형 캐패시터 형성방법에 관한 것이다.
메모리 소자의 집적도가 증가됨에 따라, 셀면적 및 셀 사이의 간격은 축소되는 반면, 캐패시터는 일정용량을 보유해야 하기 때문에, 좁은 면적에 큰 용량을 가지는 캐패시터가 요구된다. 이러한 캐패시터의 용량을 극대화하기 위하여, 유전막으로서 고유전율을 가지는 절연체를 이용하거나, 스토리지 전극을 실린더 구조로 형성하여 전극의 면적을 증가시켰다.
도 1은 종래의 실린더형 캐패시터의 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 상부에 마스크 산화막(12)이 형성된 다수개의 워드라인(11A, 11B, 11C)을 형성하고, 워드라인(11A, 11B, 11C) 및 마스크 산화막(12)의 측벽에 제 1 절연막 스페이서(13)를 각각 형성한다. 여기서, 워드라인(11A, 11B, 11C)은 도시되지는 않았지만, 제 1 폴리실리콘막과 제 1 금속 실리사이드막의 적층막으로 이루어진다. 그런 다음, 스페이서(13) 사이에 매립되도록 기판 전면에 제 2 폴리실리콘막을 증착하고 패터닝하여, 스페이서(13) 사이의 기판(10)과 각각 콘택하는 다수개의 랜딩(landing) 폴리실리콘막 플러그(14A, 14B)를 형성한다.
그런 다음, 기판 전면에 제 1 층간절연막(15) 및 TEOS(Tetra-Ethyl ortho silicate)막(16)을 순차적으로 증착하고, 워드라인(11B) 일측의 랜딩 폴리실리콘막 플러그(14A)가 노출되도록 식각하여 비트라인용 제 1 콘택홀을 형성한다. 여기서, TEOS막(16)은 비트라인의 형성시 공정 마진을 확보함과 더불어 식각 배리어로서 작용한다. 상기 제 1 콘택홀의 측벽에 제 2 절연막 스페이서(17)를 형성하고, 상기 스페이서(17)가 형성된 제 1 콘택홀 표면 및 TEOS막(16) 상에 제 3 폴리실리콘막(18)과 제 2 금속-실리사이드막(19)을 순차적으로 증착하고 패터닝하여 비트라인(100)을 형성한다. 기판 전면에 제 2 층간절연막(20) 및 PE(Plasma Enhanced)-TEOS막(21)을 순차적으로 증착하고, 워드라인(11B) 다른측의 랜딩 폴리실리콘막 플러그(14B)가 노출되도록 식각하여 캐패시터용 제 2 콘택홀을 형성한다. 여기서, PE-TEOS막(21)은 이후 세정공정에 대한 식각배리어 역할 및 스토리지 전극 형성시 공정마진을 확보한다.
그런 다음, 상기 제 2 콘택홀의 표면에 제 3 절연막 스페이서(22)를 형성하고, 제 2 콘택홀에 매립되도록 제 4 폴리실리콘막과 O3-PSG막(Phospho Silicate Glass; 미도시)을 순차적으로 증착하고 패터닝한다. 그런 다음, 패터닝된 O3-PSG막과 제 4 비정질 실리콘막(23A)의 측벽에 폴리실리콘막 스페이서(23B)를 형성하고, O3-PSG막을 제거하여 실린더형 스토리지 전극(23)을 형성한다. 그리고 나서, 스토리지 전극(23) 표면에 표면적 증대를 위하여 MPS막(미도시)을 성장하고, 소정의 세정공정을 진행한다. 그 후, MPS막이 형성된 스토리지 전극(23) 및 기판 전면에 유전체막(24)을 형성하고 그 상부에 플레이트 전극(25)을 형성하여 캐패시터(200)를 형성한다.
그러나, 상기한 바와 같은 종래의 실린더형 캐패시터 형성에 있어서는 다음과 같은 문제가 발생한다.
먼저, 표면적 증대를 위한 MPS막은 폴리실리콘막 스페이서(23B)의 에지에서 매우 얇은 두께로 형성되어, 후속 유전체막의 형성시 스페이서(23B)의 에지에서 MPS막이 붕괴되기 쉽고 이러한 붕괴된 MPS막에 의해 인접한 실린더형 스토리지 전극들 사이의 브리지가 유발된다. 또한, 상기한 폴리실리콘막 스페이서(23B)의 형성 후 폴리실리콘막의 잔유물로 인하여 또 다른 브리지가 발생된다.
또한, 메모리 소자의 고집적화에 따라, 스토리지 전극(23)과 비트라인(100)과의 스페이서 마진이 감소되어 심한 경우, 이들 사이에서 브리지가 발생됨으로써, 결국 소자의 특성 및 수율이 저하된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 캐패시터의 형성시 스토리지 전극과 비트라인 사이의 스페이서 마진을 확보하고, 스토리지 전극 사이의 브리지를 방지할 수 있는 반도체 메모리 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
30 : 반도체 기판
31A, 31B, 31C : 워드라인
32 : 마스크 산화막 33 : 제 1 절연막 스페이서
35A, 35B : 랜딩 폴리실리콘막 플러그
36 : 제 1 층간절연막 37 : 질화막
38 : 제 1 콘택홀 39 : 제 2 절연막 스페이서
300 : 비트라인 42 : 제 2 층간절연막
43 : PE-TEOS막 44 : 스토리지 전극
45A, 45B, 45C : 산화막
46 : 유전체막 47 : 플레이트 전극
400 : 캐패시터
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따라, 상부에 마스크 산화막이 형성된 다수개의 워드라인과, 마스크 산화막과 상기 다수개의 워드라인의 측벽에 형성된 제 1 절연막 스페이서와, 제 1 절연막 스페이서 사이에 형성된 폴리실리콘막 플러그가 형성된 반도체 기판을 제공한다. 그런 다음, 기판 전면에 제 1 층간절연막 및 질화막을 순차적으로 증착하고, 질화막 및 제 1 층간절연막을 상기 워드라인 일측의 폴리실리콘막 플러그가 노출되도록 식각하여 비트라인용 제 1 콘택홀을 형성한다. 그리고 나서, 질화막 상에 상기 제 1 콘택홀을 통하여 상기 노출된 폴리실리콘막 플러그와 콘택하는 비트라인을 형성하고, 기판 전면에 제 2 층간절연막 및 PE-TEOS막을 형성한다. 그 후, 제 2 층간절연막 및 PE-TEOS막을 상기 워드라인 다른 측의 폴리실리콘막 플러그가 노출되도록 식각하여 캐패시터용 제 2 콘택홀을 형성하고, PE-TEOS막 상에 상기 제 2 콘택홀을 통하여 상기 노출된 폴리실리콘막 플러그와 콘택하는 실린더형 스토리지 전극을 형성한다. 그리고 나서, 결과물 구조의 기판을 산화하여 상기 비트라인 표면 상부와 상기 스토리지 전극 주변 및 표면 상부에 산화막을 형성한다.
본 실시예에서, 산화는 습식 또는 건식산화로 인-시튜 또는 익스-시튜 공정으로 진행하고, 산화막은 100 내지 1,000Å의 두께로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(30) 상에 상부에 마스크 산화막(32)이 형성된 다수개의 워드라인(31A, 31B, 31C)을 형성하고, 워드라인(31A, 31B, 31C) 및 마스크 산화막(32)의 측벽에 제 1 절연막 스페이서(33)를 각각 형성한다. 여기서, 워드라인(31A, 31B, 31C)은 도시되지는 않았지만, 제 1 폴리실리콘막과 제 1 금속 실리사이드막의 적층막으로 이루어진다. 그런 다음, 스페이서(33) 사이에 매립되도록 기판 전면에 제 2 폴리실리콘막을 증착하고 패터닝하여, 스페이서(33) 사이의 기판(30)과 각각 콘택하는 다수개의 랜딩 폴리실리콘막 플러그(35A, 35B)를 형성한 후, 기판 전면에 제 1 층간절연막(36)을 증착한다.
그리고 나서, 도 2b에 도시된 바와 같이, 제 1 층간절연막(36) 상에 Si3N4와 같은 질화막(37)을 증착한다. 여기서, 질화막(37)은 이후 비트라인 형성시 공정 마진을 확보하면서 식각배리어로서 작용하면서, 종래의 TEOS막과는 달리, 이후 캐패시터 절연막 증착전의 산화반응시 하부층으로 산소가 침투하는 것을 방지하는 확산배리어로서 작용한다.
도 2c를 참조하면, 워드라인(31B) 일측의 랜딩 폴리실리콘막 플러그(35A)가 노출되도록 질화막(37) 및 제 1 층간절연막(36)을 식각하여 비트라인용 제 1 콘택홀(38)을 형성한다. 그런 다음, 기판 전면에 산화막 계열의 절연막을 증착하고 블랭킷 식각하여, 제 1 콘택홀(38)의 측벽에 제 2 절연막 스페이서(39)를 형성한다. 도 2d를 참조하면, 제 2 절연막 스페이서(39)가 형성된 제 1 콘택홀(38)의 표면 및 질화막(37) 상부에 제 3 폴리실리콘막(40)과 제 2 금속-실리사이드막(41)을 순차적으로 증착하고 패터닝하여 비트라인(300)을 형성한다.
도 2e를 참조하면, 기판 전면에 제 2 층간절연막(42) 및 PE-TEOS막(43)을 증착한다. 여기서, PE-TEOS막(43)은 이후 세정공정시 식각 배리어로서 작용함과 더불어 스토리지 전극 형성시 공정 마진을 확보한다. 그리고 나서, 워드라인(31B) 다른측의 랜딩 폴리실리콘막 플러그(35B)가 노출되도록 PE-TEOS막 (43)과 제 2 층간절연막(42)을 식각하여, 캐패시터용 제 2 콘택홀을 형성한다. 그런 다음, 상기 제 2 콘택홀에 매립되도록 제 4 폴리실리콘막을 증착하고 그 상부에 O3-PSG막(Phospho Silicate Glass; 미도시)을 순차적으로 증착한다.
여기서, 제 4 폴리실리콘막은 PH3개스와 SiH4개스를 이용하여 800 내지 1,200Å의 두께로 형성하고, O3-PSG막은 5,000 내지 7,000Å의 두께로 증착한다. 그런 다음, O3-PSG막과 제 4 폴리실리콘막을 패터닝하고, 기판 전면에 제 5 폴리실리콘막을 600 내지 800Å의 두께로 증착하고 블랭킷 식각하여, 패터닝된 O3-PSG막과 제 4 폴리실리콘막(44A)의 측벽에 폴리실리콘막 스페이서(44B)를 형성한다. 그 후, HF나 BOE를 이용한 습식식각으로 O3-PSG막을 제거하여, 도 2f에 도시된 바와 같은, 실린더형 스토리지 전극(44)을 형성한다.
그리고 나서, 스토리지 전극(44) 표면에 표면적 증대를 위하여 MPS막(미도시)을 성장시켜 형성하고, 상기 결과물 구조의 기판을 습식 또는 건식산화공정으로 600 내지 1,000℃의 온도에서 산화시켜, 도 2g에 도시된 바와 같이, 비트라인(300) 표면 상부와, 질화막(37) 상부의 스토리지 전극(44) 주변 및 표면 상부에 산화막(45A, 45B, 45C)을 100 내지 1,000Å의 두께로 비교적 얇게 형성한다. 이때, 산화공정은 인시튜(in-situ) 공정으로 진행하거나 또는 익스-시튜(ex-situ) 공정으로 진행한다.
즉, 비트라인(100) 표면 및 스토리지 전극 (44) 주변에 형성된 산화막(45A, 45B)에 의해, 고집적화에 따른 비트라인(100)과 스토리지 전극(44) 사이의 스페이서가 A에서 B로 증가됨으써 스페이서 마진을 충분히 확보할 수 있다. 또한, MPSG막 표면에 산화막(45C)이 직접 형성되었기 때문에, 이후 유전체막의 증착시 스페이서(44B) 에지의 MPSG막의 붕괴가 방지된다.
도 2h를 참조하면, 도 2g의 구조를 세정하고 기판 전면에 유전체막(46) 및 플레이트 전극(47)을 형성하여 캐패시터(400)을 형성한다.
상기한 본 발명에 의하면, 스토리지 전극의 형성후 진행되는 산화공정에 의해 비트라인 표면과 스토리지 전극 주변에 산화막을 형성함으로써, 비트라인과 스토리지 전극 사이의 스페이서 마진을 충분히 확보할 수 있다. 이에 따라, 고집적화에 따른 비트라인과 스토리지 전극 사이의 브리지가 방지된다. 또한, 산화막에 의해 실린더 에지의 MPS막 붕괴가 방지되어, 스토리지 전극 사이의 브리지가 방지됨으로써, 소자의 특성 및 수율이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (8)

  1. 상부에 마스크 산화막이 형성된 다수개의 워드라인과, 상기 마스크 산화막과 상기 다수개의 워드라인의 측벽에 형성된 제 1 절연막 스페이서와, 상기 제 1 절연막 스페이서 사이에 형성된 폴리실리콘막 플러그가 형성된 반도체 기판을 제공하는 단계;
    상기 기판 전면에 제 1 층간절연막 및 질화막을 순차적으로 증착하는 단계;
    상기 질화막 및 제 1 층간절연막을 상기 워드라인 일측의 폴리실리콘막 플러그가 노출되도록 식각하여 비트라인용 제 1 콘택홀을 형성하는 단계;
    상기 질화막 상에 상기 제 1 콘택홀을 통하여 상기 노출된 폴리실리콘막 플러그와 콘택하는 비트라인을 형성하는 단계;
    상기 기판 전면에 제 2 층간절연막 및 PE-TEOS막을 형성하는 단계;
    상기 제 2 층간절연막 및 PE-TEOS막을 상기 워드라인 다른 측의 폴리실리콘막 플러그가 노출되도록 식각하여 캐패시터용 제 2 콘택홀을 형성하는 단계;
    상기 PE-TEOS막 상에 상기 제 2 콘택홀을 통하여 상기 노출된 폴리실리콘막 플러그와 콘택하는 실린더형 스토리지 전극을 형성하는 단계; 및
    상기 결과물 구조의 기판을 산화하여 상기 비트라인 표면 상부와 상기 스토리지 전극 주변 및 표면 상부에 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 산화는 습식 또는 건식산화로 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 산화는 인-시튜 또는 익스-시튜 공정으로 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 산화막은 100 내지 1,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제 1 콘택홀을 형성하는 단계와 상기 비트라인을 형성하는 단계 사이에, 상기 제 1 콘택홀의 측벽에 제 2 절연막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제 2 콘택홀을 형성하는 단계와 상기 스토리지 전극을 형성하는 단계 사이에, 상기 제 2 콘택홀의 측벽에 제 3 절연막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 비트라인은 폴리실리콘막과 금속-실리사이드막의 적층막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 실린더형 스토리지 전극을 형성하는 단계는
    상기 제 2 콘택홀에 매립되도록 상기 PE-TEOS막 상에 제 1 폴리실리콘막 및 O3-PSG막을 순차적으로 형성하는 단계;
    상기 O3-PSG막 및 제 1 폴리실리콘막을 패터닝하는 단계;
    상기 패터닝된 제 1 폴리실리콘막 및 O3-PSG막의 측벽에 폴리실리콘막 스페이서를 형성하는 단계;
    상기 O3-PSG막을 제거하여 실린더형 스토리지 전극을 형성하는 단계; 및
    상기 스토리지 전극 표면에 MPS막을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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