KR0126622B1

KR0126622B1 - 반도체소자의 캐패시터 제조방법

Info

Publication number: KR0126622B1
Application number: KR1019940019193A
Authority: KR
Inventors: 김석수
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-08-03
Filing date: 1994-08-03
Publication date: 1997-12-26

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체소자가 고집적화됨에 따라 좁은 면적에서 더욱 많은 정전용량을 요구하고 측벽을 스페이서형으로 형성함으로써 일정한 유효면적을 유지하기 어렵기 때문에 많은 문제점을 발생시켰다. 따라서 본 발명은 제1도전층 상부에 절연막을 형성하고 선택적으로 성장시켜 선택적 성장산화막을 형성한 다음, 제2저장전극마스크를 형성하고 식각공정을 실시하여 선택적 성장 산화막패턴을 형성한 다음, 상기 선택적 성장 산화막패턴의 측벽에 제2도전층 스페이서와 제3도전층 스페이서를 순차적으로 형성하고 상기 절연막과 선택적 성장 산화막을 제거함으로써 표면적이 증가된 실린더형 저장전극을 형성하고, 그 상부에 유전체막과 플레이트전극을 형성하여 캐패시터를 형성함으로써 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1A도 내지 제1D도는 종래기술에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

제2A도 내지 제2F도는 본 발명에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

*도면의 주요부분에 대한 부호의 설명*

1,25 : 반도체기판3,27 : 하부절연층

5,27 : 제1절연막7,29 : 제1도전층

7',29' : 제1도전층패턴9 : 제2절연막

9' : 제2절연막 패턴10,30 : 콘택홀

11 : 제1저장전극마스크13 : 선택적 성장 도전층

13' : 선택적 성장 도전층패턴15 : 제2저장전극마스크

17,35 : 제2도전층18,37 : 제2도전층 스페이서

19 : 제3도전층20 : 제3도전층 스페이서

21 : 유전체막22,39 : 실린더형 저장전극

23 : 플레이트 전극24 : 홈

31 : 희생막31 : 희생막패턴

33 : 저장전극마스크

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 고집적화된 반도체소자에 캐패시터의 정전용량을 확보하기 위하여 실린더형의 저장전극을 형성하되 측벽내부에 상부로부터 홈을 구비하여 저장 전극의 표면적을 증가시키는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성이 확실하게 확인되어 있지 않아 실제 소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

또한 캐패시터의 표면적을 증가시키기 위하여 다결정실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조나, 원통 또는 사각틀체 형상의 미로 구조로 형성하기도 하며, 소정구조의 저장전극의 표면에 실리콘으로된 반구체 그레인(hemi spherical grain)을 형성하기도 한다. 그러나, 이러한 방법들도 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전용량을 갖지 못하는 문제점이 있다.

이하, 첨부된 도면을 참고로하여 종래의 실린더형 캐패시터를 상세히 설명하기로 한다.

제1A도 내지 제1D도는 종래기술에 의한 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제1A도는 반도체기판(25) 상부에 하부절연층(27)을 형성하고 콘택마스크(도시안됨)를 이용하여 상기 하부절연층(27)의 예정된 부분을 제거함으로써 상기 반도체기판(25)을 노출시키는 콘택홀(30)을 형서한 다음, 상기 콘택홀(30)을 통하여 상기 반도체기판(25)에 접속되도록 제1도전체(29)를 증착하고 그 상부에 희생막(31)을 도포한 다음, 그 상부에 저장전극마스크(33)를 형성한 것을 도시한 단면도로서, 상기 하부절연층(27)은 소자분리산화막, 비트라인 및 워드라인을 형성하고 플로우(flow)가 잘되는 테오스(TEOS : Tetra Ethyl Ortho Silicate, 이하에서 TEOS라 함) 또는 비.피.에스.지.(BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG라 함) 등과 같이 실리콘이 함유된 산화막으로 평탄화시킨 것으로 상기 소자분리산화막, 비트라인 및 워드라인이 생략된 것이고 상기 희생막(31)은 산화막으로 형성한 것이며 상기 제1도전층(7)은 다결정실리콘으로 형성한 것이다.

제1B도는 상기 저장전극마스크(33)를 이용하여 상기 희생막(31)을 식각함으로써 희생막패턴(31')을 형성하고 상기 저장전극마스크(33)를 제거한 다음, 전체구조상부에 일정두께의 제2도전층(35)을 증착한 것을 도시한 단면도로서, 상기 제2도전층(35)은 다결정실리콘으로 형성한 것이다. 여기서, 상기 저장전극마스크(33)의 제거공정은 산소플라즈마를 이용하여 실시한 것이다.

제1C도는 상기 제2도전층(35)의 두께만큼 이방성식각을 실시하되 과도식각하여 상기 희생막패턴(31')의 측벽에 제2도전층 스페이서(37)를 형성하는 동시에 제2도전층패턴(29')을 형성한 것을 도시한 단면도로서, 상기 희생막패턴(31')이 노출된 것을 도시한다.

제1D도는 상기 노출된 희생막패턴(31')을 습식방법으로 제거하여 실린더형 저장전극(39)을 형성한 것을 도시한 단면도로서, 전체구조상부에 유전체막과 플레이트전극을 형성함으로써 캐패시터를 형성한다. 여기서, 상기 습식방법은 비.오.이(BOE : Buffered Oxide Etchant, 이하에서 BOE라 함) 또는 HF 용액을 이용하여 실시한 것이다.

상기한 종래기술에 의하여, 공동형(cavity type) 캐패시터에 비하여 단차를 낮추었으나 고집적화되는 반도체소자의 정전용량 확보가 어려운 문제점이 있다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 실린더형 저장전극의 측벽을 선택적 성장 기술, 식각물질의 식각선택비, 단차피복성이 좋은 도전층을 이용함으로써 표면적이 증가된 저장전극을 형성할 수 있는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체기판 상부에 하부절연층을 형성하고 그 상부에 제1절연막을 증착한 다음, 콘택 마스크를 상기 반도체기판을 노출시키는 콘택홀을 형성하고 상기 콘택홀을 통하여 상기 반도체기판과 접속되도록 제1도전층을 증착한 다음, 그 상부에 제2절연막을 증착하고 전체구조상부에 제1저장전극마스크를 형성하는 공정과, 상기 제2절연막을 선택적으로 성장시켜 선택적 성장산화막을 일정높이로 형성하는 공정과, 상기 제1저장전극마스크와 선택적 성장 산화막 상부에 상기 제1저장전극마스크보다 양측으로 일정폭 확대된 제2저장전극마스크를 형성하는 공정과, 상기 제2저장전극마스크를 이용하여 상기 선택적 성장 산화막, 제2절연막 및 일정두께의 제1도전층을 식각함으로써 선택적 성장 샨화막패턴을 형성하고 상기 제2저장전극마스크와 제1저장전극마스크를 제거한 다음 전체구조상부에 제2도전층을 일정두께로 증착하는 공정과, 상기 제2도전층을 이방성식각하여 제2도전층 스페이서를 형성하고 상기 제2도전층 스페이서를 마스크로하여 상기 제2절연막을 식각한 다음, 전체구조상부에 제3도전층을 일정두께 증착하는 공정과, 상기 제3도전층과 제1도전층의 식각된 부분만큼 이방성 식각하여 상기 제2도전층 스페이서의 바깥쪽에 제3도전층 스페이서를 형성하고 제1도전층패턴을 형성하는 공정과, 습식방법으로 상기 선택적 성장 산화막패턴, 제1절연막 및 제2절연막패턴을 제거함으로써 표면저깅 증가된 실린더형 저장전극을 형성하는 공정을 포함하는데 있다.

이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.

제2A도 내지 제2F도는 본 발명의 실시예로서 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제2A도는 반도체기판(1) 상부에 하부절연층(3)을 형성하고 그 상부에 제1절연막(5)을 증착한 다음, 콘택마스크를 이용하여 상기 반도체기판(1)의 예정된 부위를 노출시키는 콘택홀(10)을 형성하고 상기 콘택홀(10)을 통하여 상기 반도체기판(1)에 접속되도록 제1도전층(7)을 증착하고 그 상부에 제2절연막(9)을 일정두께 증착한 다음, 제1저장전극마스크(11)를 형성한 것을 도시한 단면도로서, 상기 하부절연층(3)은 소자분리산화막, 비트라인 및 워드라인을 형성하고 플로우가 잘되는 TEOS 또는 BPSG 등과 같이 실리콘이 함유된 산화막으로 평탄화시킨 것으로 상기 소자분리산화막, 비트라인 및 워드라인이 생략된 것이고 상기 제1절연막(5)과 제2절연막(9)은 산화막으로 형성한 것이며 상기 제1도전층(7)은 다결정실리콘으로 형성한 것이다.

제2B도는 상기 제1저장전극마스크(11)를 성장장벽으로 이용하여 상기 제1저장전극마스크(11)의 높이만큼 상기 제2절연막(9)을 선택적으로 성장시켜 선택적 성장 산화막(13)을 형성하고 그 상부에 제2저장전극마스크(15)를 형성한 것을 도시한 단면도로서, 상기 제2저장전극마스크(15)는 상기 제1저장전극마스크(11)보다 양측으로 일정폭을 더 확대시켜 형성한 것을 도시한다.

제2C도는 상기 제2저장전극마스크(15)를 이용하여 상기 선택적 성장산화막(13), 제2절연막(9) 및 일정두께의 제1도전층(7)을 식각함으로써 선택적 성장 산화막패턴(13')을 형성하고 상기 제2저장전극마스크(15)와 제1저장전극마스크(11)를 제거한 다음, 전체구조상부에 제2도전층(17)을 일정두께 증착한 것을 도시한 단면도로서, 상기 제1,2저장전극마스크(154,11)의 제거공정은 산소플라즈마를 이용하여 형성한 것이다.

제2D도는 상기 제2도전층(17)을 이방성식각하여 상기 선택적 성장 산화막(13')의 측벽에 제2도전층 스페이서(18)를 형성하고 상기 제2도전층 스페이서(18)를 마스크로하여 상기 제2절연막(9)을 식각함으로써 제2절연막패턴(9')을 형성한 다음, 전체구조상부에 제3도전층(19)을 일정두께 증착한 것을 도시한 단면도로서, 상기 제2절연막(9)의 식각공정은 상기 제1도전층(7)을 식각장벽으로하여 실시한 것이다. 상기 제2절연막(9) 식각공정시 제1절연막(5)은 일정두께의 제1도전층(7)에 의하여 보호받게 된다.

제2E도는 상기 제3도전층(19)과 제1도전층(7)의 식각된 부분만큼 이방성식각을 실시하여 상기 제2도전층 스페이서(18)의 바깥쪽에 제3도전층 스페이서(20)를 형성하고 제1도전층패턴(7')을 형성하는 동시에 상기 선택적 성장 산화막패턴(13')과 제1절연막(5)을 노출시킨 다음, 습식방법으로 상기 선택적 성장 산화막패턴(13')과 제1절연막(5)을 제거하고 그로인하여 노출되는 제2절연막패턴(9')을 제거함으로써 측벽에 상부로부터 홈(24)이 구비된 실린더형 저장전극(22)을 형성한 것을 도시한 단면도로서, 상기 습식방법은 BOE 용액이나 HF 용액을 이용하여 실시한 것이다.

제2F도는 전체구조상부에 유전체막(21)과 플레이트전극(23)을 형성함으로써 실린더형 캐패시터를 형성한 것을 도시한 단면도로서, 상기 유전체막(21)은 절연막으로 형성하고 상기 플레이트전극(23)은 도전체로 형성한 것이다.

상기한 본 발명에 의하면, 실린더형 저장전극을 형성하되, 상기 저장전극의 측벽에 상부로부터 홈을 형성하여 실린더형 저장전극의 표면적을 증가시키고 그 상부에 유전체막과 플레이트전극을 형성함으로써 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 한다.

Claims

반도체소자의 캐패시터 제조방법에 있어서, 반도체기판 상부에 하부절연층을 형성하고 그 상부에 제1절연막을 증착한 다음, 콘택마스크를 이용하여 상기 반도체기판을 노출시키는 콘택홀을 형성하고 상기 콘택홀을 통하여 상기 반도체기판과 접속되도록 제1도전층을 증착한 다음, 그 상부에 제2절연막을 증착하고 전체구조상부에 제1저장전극마스크를 형성하는 공정과, 상기 제2절연막을 선택적으로 성장시켜 선택적 성장 산화막을 일정높이로 형성하는 공정과, 상기 제1저장전극마스크와 선택적 성장 산화막 상부에 상기 제1저장전극마스크보다 양측으로 일정폭 확대된 제2저장전극마스크를 형성하는 공정과, 상기 제2저장전극마스크를 이용하여 상기 선택적 성장 산화막, 제2절연막 및 일정두께의 제1도전층을 식각함으로써 선택적 성장산화막패턴을 형성하고 상기 제2저장전극마스크와 제1저장전극마스크를 제거한 다음, 전체구조상부에 제2도전층을 일정두께 증착하는 공정과, 상기 제2도전층을 이방성식각하여 제2도전층 스페이서를 형성하고 상기 제2도전층 스페이서를 마스크로하여 상기 제2절연막을 식각한 다음, 전체구조상부에 제3도전층을 일정두께 증착하는 공정과, 상기 제3도전층과 제1도전층의 식각된 부분만큼 이방성식각하여 상기 제2도전층 스페이서 바깥쪽에 제3도전층 스페이서를 형성하고 제1도전층패턴을 형성하는 공정과, 상기 습식방법으로 상기 선택적 산화막패턴, 제1절연막 및 제2절연막패턴을 제거함으로써 표면적이 증가된 실린더형 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 선택적 성장 산화막은 상기 제1저장전극마스크를 성장장벽으로 하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 선택적 산화막은 상기 제1저장전극마스크와 같은 높이로 성장시키는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 제2절연막패턴을 상기 제2도전층 스페이서를 마스크로하고 상기 제1도전층을 식각장벽으로하여 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 습식방법은 BOE 용액이나 이방성식각시 제1도전층의 일정두께를 남겨서 추후 공정의 제2절연막 식각공정시 제1절연막을 보호하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 상기 제2저장전극마스크는 상기 제1저장전극마스크를 제거하지 않은 상태에서 양측으로 일정폭 확대시켜 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
제1항에 있어서, 사기 제2저장전극마스크를 이용하여 이방성식각시 제1도전층의 일정두께를 남겨서 추후공정의 제2절연막 식각공정시 제1절연막을 보호하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.